CN116994621A - 存储电路及半导体器件 - Google Patents

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CN116994621A CN202310395919.4A CN202310395919A CN116994621A CN 116994621 A CN116994621 A CN 116994621A CN 202310395919 A CN202310395919 A CN 202310395919A CN 116994621 A CN116994621 A CN 116994621A
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姜营民
张益准
孙教民
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Samsung Electronics Co Ltd
Kyung Hee University
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Abstract

提供了存储电路及半导体器件。一种存储电路包括其中具有第一晶体管对至第四晶体管对的多级锁存电路，第一晶体管对至第四晶体管对分别包括通过第一存储节点至第四存储节点中的对应一者串联连接的上拉晶体管和下拉晶体管。设置有其中具有不同导电类型的多个存取晶体管的存取电路。所述多个存取晶体管电耦接到所述第一存储节点至所述第四存储节点中的至少两个存储节点，并且被配置为：使得数据位能够写入所述第一存储节点至所述第四存储节点中的至少一些存储节点中，以及使得能够从所述第一存储节点至所述第四存储节点中的至少一些存储节点读取数据位。设置有在所述写入和所述读取期间控制所述存取电路的控制电路。

Description

存储电路及半导体器件
相关申请的交叉引用
本申请要求于2022年5月2日提交的韩国专利申请No.10-2022-0054120和2022年8月2日提交的韩国专利申请No.10-2022-0096046的优先权，上述韩国专利申请的公开内容通过引用并入本文。
技术领域
本公开涉及集成电路器件，更具体地，涉及其中具有基于锁存器的存储装置的集成电路存储器件。
背景技术
用于存储数据的锁存电路是集成电路器件中使用最广泛的电路之一。随着集成电路集成度增加，锁存电路的存储节点处的电容减小。因此，当锁存电路的存储节点中存储的数据意外地改变时，会导致更多的软错误。软错误是锁存电路中存储的数据由于诸如阿尔法(alpha)粒子等宇宙射线而发生改变的现象。
已经提出了更能抵抗软错误的锁存电路。对此最具代表的锁存电路是被称为双互锁存储单元(dual interlocked storage cell，DICE)的锁存电路。
发明内容
示例实施例可以提供一种基于锁存器的存储电路，其具有小尺寸同时对软错误具有鲁棒性并保持高性能。
示例实施例可以提供其中具有基于锁存器的存储电路的集成电路器件，其具有小尺寸并且抵抗软错误且保持高性能(例如，高写入/读取速度)。
根据一些示例实施例，一种存储电路包括锁存电路、存取电路和控制电路。所述锁存电路包括第一晶体管对至第四晶体管对，所述第一晶体管对至所述第四晶体管对分别包括通过第一存储节点至第四存储节点中的对应一者串联连接的p沟道金属氧化物半导体(PMOS)晶体管和n沟道金属氧化物半导体(NMOS)晶体管，所述第一存储节点至所述第四存储节点中的每一者连接到前一级晶体管对的NMOS晶体管的栅极和后一级晶体管对的PMOS晶体管的栅极。所述存取电路包括具有不同导电类型的存取晶体管。这些存取晶体管电耦接到所述第一存储节点至所述第四存储节点中的至少两个存储节点。此外，所述存取电路将数据位写入所述第一存储节点至所述第四存储节点中的至少一部分存储节点中，或者从所述第一存储节点至所述第四存储节点中的至少一部分存储节点读取数据位。所述控制电路控制所述存取电路。
根据示例实施例，一种半导体器件包括：并联地电耦接到位线的多个双互锁存储单元(DICE)锁存器、连接到所述位线的写入驱动器、以及控制电路。所述控制电路通过字线和互补字线控制所述多个DICE锁存器中的相应DICE锁存器。所述多个DICE锁存器中的每一者包括锁存电路、存取电路和控制电路。所述锁存电路包括第一晶体管对至第四晶体管对，每一晶体管对包括通过第一存储节点至第四存储节点中的对应一者串联连接的p沟道金属氧化物半导体(PMOS)晶体管和n沟道金属氧化物半导体(NMOS)晶体管。所述第一存储节点至所述第四存储节点中的每一者连接到前一级晶体管对的NMOS晶体管的栅极和后一级晶体管对的PMOS晶体管的栅极。所述存取电路包括具有不同导电类型的存取晶体管，所述存取晶体管耦接到所述第一存储节点至所述第四存储节点中的至少两个存储节点。所述存取电路被配置为：将数据位写入所述第一存储节点至所述第四存储节点中的至少一部分存储节点中，以及读取所述第一存储节点至所述第四存储节点中的至少一部分存储节点中存储的数据位。
根据另外的实施例，一种存储电路包括锁存电路、存取电路和控制电路。所述锁存电路包括第一晶体管对至第四晶体管对，每一晶体管对包括通过第一存储节点至第四存储节点中的对应一者串联连接的p沟道金属氧化物半导体(PMOS)晶体管和n沟道金属氧化物半导体(NMOS)晶体管。所述第一存储节点至所述第四存储节点中的每一者连接到前一级晶体管对中的NMOS晶体管的栅极和后一级晶体管对中的PMOS晶体管的栅极。所述存取电路包括存取晶体管，所述存取晶体管连接到所述第一存储节点至所述第四存储节点中的至少两个存储节点。所述存取电路被配置为将数据位写入所述第一存储节点至所述第四存储节点的至少一部分存储节点中，或者读取所述第一存储节点至所述第四存储节点的至少一部分存储节点中存储的数据位。所述控制电路被配置为控制所述存取电路。所述存取电路包括第一NMOS存取晶体管、第二NMOS存取晶体管、第三NMOS存取晶体管和第四NMOS存取晶体管。所述第一NMOS存取晶体管具有连接到所述第一存储节点的源极、连接到字线的栅极以及连接到位线的漏极。所述第二NMOS存取晶体管具有连接到所述第二存储节点的源极、连接到所述字线的栅极以及连接到互补位线的漏极。所述第三NMOS存取晶体管具连接到所述第三存储节点的源极、连接到写入字线的栅极以及连接到写入位线的漏极。所述第四NMOS存取晶体管具有连接到所述第四存储节点的源极、连接到所述写入字线的栅极和连接到互补写入位线的漏极。
因此，在存储电路中，存取电路包括具有不同导电类型的存取晶体管，这些存取晶体管连接到锁存电路的第一至第四存储节点中中的至少两个存储节点。存取电路被配置为将数据位写入到第一至第四存储节点中的至少一部分存储节点中，以及读取第一至第四存储节点的至少一部分存储节点中存储的数据位。控制电路被配置为在写入操作期间启用字线和互补字线，以及在读取操作期间停用互补字线并启用字线。因此，存储电路可以减少占用面积，防止读取干扰，并且在防止软错误方面具有鲁棒性。
附图说明
下面将参考附图更详细地描述示例实施例。
图1是示出根据示例实施例的存储电路的框图。
图2是示出根据示例实施例的图1的存储电路的示例的电路图。
图3示出根据示例实施例的图2的存储电路中的锁存电路和存取电路的示例布局。
图4示出根据示例实施例的在图2的存储电路的写入操作中字线和互补字线的电压电平。
图5是示出根据示例实施例的图1的存储电路的示例的电路图。
图6示出根据示例实施例的图2的存储电路的读取操作。
图7示出根据示例实施例的图2的存储电路的读取操作。
图8是示出根据示例实施例的图1的存储电路的示例的电路图。
图9示出根据示例实施例的图8的存储电路中的锁存电路和存取电路的示例布局。
图10是示出根据示例实施例的图1的存储电路的示例的电路图。
图11示出根据示例实施例的图8的存储电路的读取操作。
图12示出根据示例实施例的图8的存储电路的读取操作。
图13A示出当图4的字线和互补字线的电压电平被施加到图2的存储电路时第一存储节点至第四存储节点的波形。
图13B示出当图2的存储电路通过启用字线来执行读取操作时的互补字线、位线、第一存储节点和第三存储节点的波形。
图14是示出根据示例实施例的图1的存储电路的示例的电路图。
图15是示出根据示例实施例的半导体存储器件的框图。
图16是图15的半导体存储器件中的差分字线结构的存储单元的视图。
图17示出根据示例实施例的图15的半导体存储器件的一部分。
图18是示出根据示例实施例的操作存储装置的方法的流程图。
图19是示出根据示例实施例的存储器系统的框图。
图20是示出根据示例实施例的图19中的半导体存储器件的示例的框图。
图21是示出根据示例实施例的计算机存储装置的示例的框图。
具体实施方式
在下文中将参考示出了示例实施例的附图更全面地描述各种示例实施例。
图1是示出根据示例实施例的存储电路的框图。参考图1，存储电路100可以包括锁存电路110、存取电路130和控制电路140。如所示出的，锁存电路110可以包括如图所示连接的第一至第四晶体管对TP1、TP2、TP3和TP4。第一至第四晶体管对TP1、TP2、TP3和TP4中的每一者可以包括通过第一至第四存储节点SN1、SN2、SN3和SN4中的对应一者串联连接的p沟道金属氧化物半导体(PMOS)“上拉”晶体管和n沟道金属氧化物半导体(NMOS)“下拉”晶体管。第一至第四存储节点SN1、SN2、SN3和SN4中的每一者可以连接到前一级晶体管对的NMOS下拉晶体管的栅极和后一级晶体管对的PMOS上拉晶体管的栅极。
存取电路130可以连接到字线WL、互补字线WLB和位线BL。存取电路130可以包括具有不同导电类型的存取晶体管。存取晶体管可以连接到第一至第四存储节点SN1、SN2、SN3和SN4中的至少两个存储节点，并且存取电路130可以将数据位存储在第一至第四存储节点SN1、SN2、SN3和SN4的至少一部分存储节点中，或者可以读取第一至第四存储节点SN1、SN2、SN3和SN4的至少一部分存储节点中存储的数据位。控制电路140可以通过控制字线WL和互补字线WLB的电压电平来控制存取电路130。
第一晶体管对TP1可以包括PMOS晶体管111和NMOS晶体管112。PMOS晶体管111可以具有耦接到电源电压VCC的源极、耦接到第四存储节点SN4的栅极和耦接到第一存储节点SN1的漏极。NMOS晶体管112可以具有耦接到第一存储节点SN1的漏极、耦接到第二存储节点SN2的栅极和耦接到接地电压VSS的源极。类似地，第二晶体管对TP2可以包括PMOS晶体管113和NMOS晶体管114。PMOS晶体管113可以具有耦接到电源电压VCC的源极、耦接到第一存储节点SN1的栅极和耦接到第二存储节点SN2的漏极。NMOS晶体管114可以具有耦接到第二存储节点SN2的漏极、耦接到第三存储节点SN3的栅极和耦接到接地电压VSS的源极。第三晶体管对TP3可以包括PMOS晶体管115和NMOS晶体管116。PMOS晶体管115可以具有耦接到电源电压VCC的源极、耦接到第二存储节点SN2的栅极和耦接到第三存储节点SN3的漏极。NMOS晶体管116可以具有耦接到第三存储节点SN3的漏极、耦接到第四存储节点SN4的栅极和耦接到接地电压VSS的源极。最后，第四晶体管对TP4可以包括PMOS晶体管117和NMOS晶体管118。PMOS晶体管117可以具有耦接到电源电压VCC的源极、耦接到第三存储节点SN3的栅极和耦接到第四存储节点SN4的漏极。NMOS晶体管118可以具有耦接到第四存储节点SN4的漏极、耦接到第一存储节点SN1的栅极和耦接到接地电压VSS的源极。
存取电路130可以连接到第一至第四存储节点SN1、SN2、SN3和SN4中的至少两个存储节点(例如，第一存储节点SN1和第三存储节点SN3)。控制电路140通过调整用于控制存取电路130的字线WL和互补字线WLB的电压电平，可以将通过位线BL输入的数据位存储在第一至第四存储节点SN1、SN2、SN3和SN4的至少一部分存储节点中，以及可以通过位线BL输出第一至第四存储节点SN1、SN2、SN3和SN4的至少一部分存储节点中存储的数据位。
图2是示出图1的存储电路的示例的电路图。参考图2，存储电路100a可以包括锁存电路110、存取电路130a和控制电路140。锁存电路110可以包括第一至第四晶体管对TP1、TP2、TP3和TP4。第一至第四晶体管对TP1、TP2、TP3和TP4中的每一者可以包括通过第一至第四存储节点SN1、SN2、SN3和SN4中的对应一者串联连接的PMOS晶体管和NMOS晶体管。第一至第四存储节点SN1、SN2、SN3和SN4中的每一者可以连接到前一级晶体管对的NMOS晶体管的栅极和后一级晶体管对的PMOS晶体管的栅极。将省略如先前关于图1描述的锁存电路110和控制电路140的配置和操作。
存取电路130a可以包括第一PMOS存取晶体管131a和第一NMOS存取晶体管133a。第一PMOS存取晶体管131a可以具有连接到第一存储节点SN1的源极、连接到互补字线WLB的栅极和通过节点N11连接到位线BL的漏极。此外，第一NMOS存取晶体管133a可以具有连接到第三存储节点SN3的源极、连接到字线WL的栅极和通过节点N11连接到位线BL的漏极。
因为存取电路130a包括第一PMOS存取晶体管131a和第一NMOS存取晶体管133a，所以图2中的锁存电路110和存取电路130a可以称为DICE锁存器(即，双互锁存储单元)，它通常对单粒子翻转(single event upset，SEU)具有高抵抗力。在写入操作中，控制电路140可以通过调整互补字线WLB和字线WL的电压电平来导通第一PMOS存取晶体管131a和第一NMOS存取晶体管133a，将通过位线BL提供的数据位存储在第一存储节点SN1和第三存储节点SN3中。另外，在读取操作期间，通过调整互补字线WLB和字线WL的电压电平，可以通过关断第一PMOS存取晶体管131a并且导通第一NMOS存取晶体管133a来读取第三存储节点SN3中存储的数据位，或者可以通过导通第一PMOS存取晶体管131a并且关断第一NMOS存取晶体管133a来读取第一存储节点SN1中存储的数据位。另外，当数据位存储在第一存储节点SN1和第三存储节点SN3中时，逻辑电平与第一存储节点SN1和第三存储节点SN3中存储的数据位互补的数据位可以存储在第二存储节点SN2和第四存储节点SN4中。
图3示出根据示例实施例的图2的存储电路中的锁存电路和存取电路的示例布局。参考图2和图3，第一晶体管对TP1和第二晶体管对TP2可以由第一有源图案ACT1和第二有源图案ACT2以及设置在第一有源图案ACT1和第二有源图案ACT2上的第一栅极图案GS1和第二栅极图案GS2提供(或者，第一晶体管对TP1和第二晶体管对TP2可以包括第一有源图案ACT1和第二有源图案ACT2以及设置在第一有源图案ACT1和第二有源图案ACT2上的第一栅极图案GS1和第二栅极图案GS2)，第一有源图案ACT1和第二有源图案ACT2在第一方向D1上延伸并且在与第一方向D1交叉的第二方向D2上彼此间隔开。第一栅极图案GS1和第二栅极图案GS2可以在第二方向D2上延伸并且可以在第一方向D1上彼此间隔开。
第三晶体管对TP3和第四晶体管对TP4可以由第三有源图案ACT3和第四有源图案ACT4以及设置在第三有源图案ACT3和第四有源图案ACT4上的第三栅极图案GS3和第四栅极图案GS4提供(或者，第三晶体管对TP3和第四晶体管对TP4可以包括第三有源图案ACT3和第四有源图案ACT4以及设置在第三有源图案ACT3和第四有源图案ACT4上的第三栅极图案GS3和第四栅极图案GS4)，第三有源图案ACT3和第四有源图案ACT4在第一方向D1上延伸并且在第二方向D2上彼此间隔开。第三有源图案ACT3可以在第一方向D1上与第一有源图案ACT1间隔开，第四有源图案ACT4可以在第一方向D1上与第二有源图案ACT2间隔开。第三栅极图案GS3和第四栅极图案GS4在第二方向D2上延伸并且可以在第一方向D1上彼此间隔开。
此外，第一PMOS存取晶体管131a可以由第三有源图案ACT3和设置在第三有源图案ACT3上的第五栅极图案GS5提供，第五栅极图案GS5在第一方向D1上与第四栅极图案GS4间隔开并且在第二方向D2上延伸。第一NMOS存取晶体管133a可以由第四有源图案ACT4以及设置在第四有源图案ACT4上的第六栅极图案GS6提供，第六栅极图案GS6在第一方向D1上与第四栅极图案GS4间隔开，在第二方向D2上与第五栅极图案GS5间隔开并且在第二方向D2上延伸。NMOS晶体管114的栅极和第三存储节点SN3可以通过在第一方向D1上从第二栅极图案GS2延伸的第一连接图案CM1和在第一方向D1上从第三栅极图案GS3延伸的第二连接图案CM2彼此连接。
用于连接另一图案的直接接触DC可以形成在第一栅极图案GS1、第二栅极图案GS2、第三栅极图案GS3、第四栅极图案GS4、第五栅极图案GS5和第六栅极图案GS6中的每一者中以及第一有源图案ACT1、第二有源图案ACT2、第三有源图案ACT3和第四有源图案ACT4中的每一者中。此外，第一存储节点SN1、第二存储节点SN2、第三存储节点SN3和第四存储节点SN4中的每一者可以设置在第一栅极图案GS1、第二栅极图案GS2、第三栅极图案GS3和第四栅极图案GS4中的相应一者中。第一栅极图案GS1、第二栅极图案GS2、第三栅极图案GS3、第四栅极图案GS4、第五栅极图案GS5和第六栅极图案GS6可以在第二方向D2上延伸，并且可以在第一方向D1上平行布置。
第一栅极图案GS1和第一有源图案ACT1可以对应于PMOS晶体管111，第一栅极图案GS1和第二有源图案ACT2可以对应于NMOS晶体管112。第二栅极图案GS2和第一有源图案ACT1可以对应于PMOS晶体管113，第二栅极图案GS2和第二有源图案ACT2可以对应于NMOS晶体管114。第三栅极图案GS3和第三有源图案ACT3可以对应于PMOS晶体管115，第三栅极图案GS3和第四有源图案ACT4可以对应于NMOS晶体管116。第四栅极图案GS4和第三有源图案ACT3可以对应于PMOS晶体管117，第四栅极图案GS4和第四有源图案ACT4可以对应于NMOS晶体管118。第五栅极图案GS5和第三有源图案ACT3可以对应于第一PMOS存取晶体管131a，第六栅极图案GS6和第四有源图案ACT4可以对应于第一NMOS存取晶体管133a。互补字线WLB和位线BL可以连接到第五栅极图案GS5上的直接接触DC，字线WL和位线BL可以连接到第六栅极图案GS6上的直接接触DC。
图4示出根据示例实施例的在图2的存储电路的写入操作中字线和互补字线的电压电平。参考图2和图4，控制电路140可以通过在从第一时间点T11至第二时间点T12的第一时间间隔期间以逻辑高电平VCC启用字线WL以导通第一NMOS存取晶体管133a，以及通过在从第三时间点T13至第二时间点T12的第二时间间隔期间以逻辑低电平VSS启用互补字线WLB以导通第一PMOS存取晶体管131a，来执行写入操作以将通过位线BL提供的数据位存储在第一存储节点SN1和第三存储节点SN3中。第三时间点T13可以介于第一时间点T11与第二时间点T12之间。有利地，当相对于字线WL延迟启用互补字线WLB时，可以防止在共享字线WL时可能发生的数据翻转。
图5是示出图1的存储电路的另一示例的电路图。参考图5，存储电路100b可以包括锁存电路110、存取电路130b和控制电路140。锁存电路110可以包括第一至第四晶体管对TP1、TP2、TP3和TP4。第一至第四晶体管对TP1、TP2、TP3和TP4中的每一者可以包括通过第一至第四存储节点SN1、SN2、SN3和SN4中的对应一者串联连接的PMOS晶体管和NMOS晶体管。第一至第四存储节点SN1、SN2、SN3和SN4中的每一者可以连接到前一级晶体管对的NMOS晶体管的栅极和后一级晶体管对的PMOS晶体管的栅极。将省略如先前关于图1描述的锁存电路110和控制电路140的配置和操作。
存取电路130b可以包括第一PMOS存取晶体管131和第一NMOS存取晶体管133。第一PMOS存取晶体管131可以具有连接到第一存储节点SN1的源极、连接到互补字线WLB的栅极和连接到第一位线BL1的漏极。第一NMOS存取晶体管133可以具有连接到第三存储节点SN3的源极、连接到字线WL的栅极和连接到第二位线BL2的漏极。
在写入操作中，控制电路140可以通过调整互补字线WLB和字线WL的电压电平导通第一PMOS存取晶体管131和第一NMOS存取晶体管133，将通过第一位线BLl和第二位线BL2提供的数据位存储在第一存储节点SN1和第三存储节点SN3中。另外，在读取操作期间，可以通过调整互补字线WLB和字线WL的电压电平关断第一PMOS存取晶体管131并且导通第一NMOS存取晶体管133，通过第二位线BL2读取存储在第三存储节点SN3中的数据位。
图6示出根据示例实施例的图2的存储电路的读取操作。在图6中，假设具有逻辑高电平“H”的数据位存储在第一存储节点SN1和第三存储节点SN3中，具有逻辑低电平“L”的数据位存储在第二存储节点SN2和第四存储节点SN4中。参考图6，为了执行读取操作，当以高电平“H”对位线BL预充电之后，控制电路140通过将具有高电平“H”的电压施加到互补字线WLB来关断第一PMOS存取晶体管131a并且通过将具有高电平“H”的电压施加到字线WL来导通第一NMOS存取晶体管133a时，通过位线BL读取第三存储节点SN3中存储的具有逻辑高电平“H”的数据位。
图7示出根据示例实施例的图2的存储电路的读取操作。在图7中，假设具有逻辑低电平“L”的数据位存储在第一存储节点SN1和第三存储节点SN3中，具有逻辑高电平“H”的数据位存储在第二存储节点SN2和第四存储节点SN4中。参考图7，为了执行读取操作，当以高电平“H”对位线BL预充电之后，控制电路140通过将具有高电平“H”的电压施加到互补字线WLB来关断第一PMOS存取晶体管131a并且通过将具有高电平“H”的电压施加到字线WL来导通第一NMOS存取晶体管133a时，位线的电压电平为高电平“H”。因为第一PMOS存取晶体管131a被关断，所以第一存储节点SN1的电压电平保持低电平“L”，与位线BL的高电平“H”无关；并且第三存储节点SN3的电压电平保持低电平“L”，因此，位线BL的电压电平可以从高电平“H”转变为低电平“L”。
如果第一PMOS存取晶体管131a导通，则会发生如下数据翻转：第一存储节点SN1的电压电平由于位线BL的电压电平为高电平“H”而转变为高电平，并且第三存储节点SN3的电压电平由于第一存储节点SN1的电压电平而转变为高电平。然而，根据示例实施例的存储电路100a可以通过在读取操作期间关断第一PMOS存取晶体管131a来防止数据翻转。
图8是示出根据示例实施例的图1的存储电路的示例的电路图。参考图8，存储电路100c可以包括锁存电路110、存取电路130c和控制电路140。锁存电路110可以包括第一至第四晶体管对TP1、TP2、TP3和TP4。第一至第四晶体管对TP1、TP2、TP3和TP4中的每一者可以包括通过第一至第四存储节点SN1、SN2、SN3和SN4中的对应一者串联连接的PMOS晶体管和NMOS晶体管。第一至第四存储节点SN1、SN2、SN3和SN4中的每一者可以连接到前一级晶体管对的NMOS晶体管的栅极和后一级晶体管对的PMOS晶体管的栅极。将省略如先前关于图1描述的锁存电路110和控制电路140的配置和操作。
存取电路130c可以包括第一PMOS存取晶体管131c、第二PMOS存取晶体管132c、第一NMOS存取晶体管133c和第二NMOS存取晶体管134c。第一PMOS存取晶体管131c可以具有连接到第一存储节点SN1的源极、连接到互补字线WLB的栅极和通过节点N21连接到位线BL的漏极。第二PMOS存取晶体管132c可以具有连接到第二存储节点SN2的源极、连接到互补字线WLB的栅极和通过节点N22连接到互补位线BLB的漏极。第一NMOS存取晶体管133c可以具有连接到第三存储节点SN3的源极、连接到字线WL的栅极以及通过节点N21连接到位线BL的漏极。第二NMOS存取晶体管134c可以具有连接到第四存储节点SN4的源极、连接到字线WL的栅极和通过节点N22连接到互补位线BLB的漏极。
在写入操作期间，控制电路140可以通过调整互补字线WLB和字线WL的电压电平来导通第一PMOS存取晶体管131c、第二PMOS存取晶体管132c、第一NMOS存取晶体管133c和第二NMOS存取晶体管134c，从而将通过位线BL和互补位线BLB提供的数据位存储在第一至第四存储节点SN1、SN2、SN3和SN4中。另外，在读取操作期间，可以通过调整互补字线WLB和字线WL的电压电平，来关断第一PMOS存取晶体管131c和第二PMOS存取晶体管132c并且导通第一NMOS存取晶体管133c和第二NMOS存取晶体管134c，从而通过位线BL和互补位线BLB读取第三存储节点SN3和第四存储节点SN4中存储的数据位。
因为存取电路130c包括第一PMOS存取晶体管131c、第二PMOS存取晶体管132c、第一NMOS存取晶体管133c和第二NMOS存取晶体管134c，并且存取电路130c对第一至第四存储节点SN1、SN2、SN3和SN4中的两个或四个存储节点进行存取，所以图8中的锁存电路110和存取电路130c可以被称为互补DICE。
图9示出根据示例实施例的图8的存储电路中的锁存电路和存取电路的示例布局。参考图8和图9，第一晶体管对TP1和第二晶体管对TP2可以由第一有源图案ACT1和第二有源图案ACT2以及设置在第一有源图案ACT1和第二有源图案ACT2上的第一栅极图案GS1和第二栅极图案GS2提供(或者，第一晶体管对TP1和第二晶体管对TP2可以包括第一有源图案ACT1和第二有源图案ACT2以及设置在第一有源图案ACT1和第二有源图案ACT2上的第一栅极图案GS1和第二栅极图案GS2)，第一有源图案ACT1和第二有源图案ACT2在第一方向D1上延伸并且在与第一方向D1交叉的第二方向D2上彼此间隔开。第一栅极图案GS1和第二栅极图案GS2可以在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开。
第三晶体管对TP3和第四晶体管对TP4可以由第三有源图案ACT3和第四有源图案ACT4以及设置在第三有源图案ACT3和第四有源图案ACT4上的第三栅极图案GS3和第四栅极图案GS4提供(或者，第三晶体管对TP3和第四晶体管对TP4可以包括第三有源图案ACT3和第四有源图案ACT4以及设置在第三有源图案ACT3和第四有源图案ACT4上的第三栅极图案GS3和第四栅极图案GS4)，第三有源图案ACT3和第四有源图案ACT4在第一方向D1上延伸，并且在第二方向D2上彼此间隔开。第三有源图案ACT3可以在第一方向D1上与第一有源图案ACT1间隔开，第四有源图案ACT4可以在第一方向D1上与第二有源图案ACT2间隔开。第三栅极图案GS3和第四栅极图案GS4在第二方向D2上延伸并且可以在第一方向D1上彼此间隔开。
此外，第一PMOS存取晶体管131c可以由第三有源图案ACT3和设置在第三有源图案ACT3上的第五栅极图案GS5提供，第五栅极图案GS5在第一方向D1上与第四栅极图案GS4间隔开并且在第二方向D2上延伸。第一NMOS存取晶体管133c可以由第四有源图案ACT4和设置在第四有源图案ACT4上的第六栅极图案GS6提供，第六栅极图案GS6在第一方向D1上与第四栅极图案GS4间隔开，在第二方向D2上与第五栅极图案GS5间隔开，并且在第二方向D2上延伸。
此外，第二PMOS存取晶体管132c可以由第一有源图案ACT1和设置在第一有源图案ACT1上的第七栅极图案GS7提供，第七栅极图案GS7在第一方向D1上与第一栅极图案GS1间隔开并且在第二方向D2上延伸。第二NMOS存取晶体管134c可以由第二有源图案ACT2和设置在第二有源图案ACT2上的第八栅极图案GS8提供，第八栅极图案GS8在第一方向D1上与第一栅极图案GS1间隔开，在第二方向D2上与第七栅极图案GS7间隔开并且在第二方向D2上延伸。NMOS晶体管114的栅极和第三存储节点SN3可以通过在第一方向D1上从第二栅极图案GS2延伸的第一连接图案CM1和在第一方向D1上从第三栅极图案GS3延伸的第二连接图案CM2彼此连接。
用于连接另一图案的直接接触DC可以形成在第一栅极图案GS1、第二栅极图案GS2、第三栅极图案GS3、第四栅极图案GS4、第五栅极图案GS5、第六栅极图案GS6、第七栅极图案GS7和第八栅极图案GS8中的每一者中，以及第一有源图案ACT1、第二有源图案ACT2、第三有源图案ACT3和第四有源图案ACT4中的每一者中。
此外，第一存储节点SN1、第二存储节点SN2、第三存储节点SN3和第四存储节点SN4中的每一者可以设置在第一栅极图案GS1、第二栅极图案GS2、第三栅极图案GS3和第四栅极图案GS4中的相应一者中。
第一栅极图案GS1、第二栅极图案GS2、第三栅极图案GS3、第四栅极图案GS4、第五栅极图案GS5和第六栅极图案GS6可以在第二方向D2上延伸，并且可以在第一方向D1上平行布置。第一栅极图案GS1和第一有源图案ACT1可以对应于PMOS晶体管111，第一栅极图案GS1和第二有源图案ACT2可以对应于NMOS晶体管112。第二栅极图案GS2和第一有源图案ACT1可以对应于PMOS晶体管113，第二栅极图案GS2和第二有源图案ACT2可以对应于NMOS晶体管114。
第三栅极图案GS3和第三有源图案ACT3可以对应于PMOS晶体管115，第三栅极图案GS3和第四有源图案ACT4可以对应于NMOS晶体管116。第四栅极图案GS4和第三有源图案ACT3可以对应于PMOS晶体管117，第四栅极图案GS4和第四有源图案ACT4可以对应于NMOS晶体管118。
第五栅极图案GS5和第三有源图案ACT3可以对应于第一PMOS存取晶体管131c，第六栅极图案GS6和第四有源图案ACT4可以对应于第一NMOS存取晶体管133c。第七栅极图案GS7和第一有源图案ACT1可以对应于第二PMOS存取晶体管132c，第八栅极图案GS8和第二有源图案ACT2可以对应于第二NMOS存取晶体管134c。
互补字线WLB和位线BL可以连接到第五栅极图案GS5上的直接接触DC，字线WL和位线BL可以连接到第六栅极图案GS6上的直接接触DC。互补字线WLB和互补位线BLB可以连接到第七栅极图案GS7上的直接接触DC，字线WL和互补位线BLB可以连接到第八栅极图案GS8上的直接接触DC。
图10是示出根据示例实施例的图1的存储电路的示例的电路图。参考图10，存储电路100d可以包括锁存电路110、存取电路130d和控制电路140。锁存电路110可以包括第一至第四晶体管对TP1、TP2、TP3和TP4。第一至第四晶体管对TP1、TP2、TP3和TP4中的每一者可以包括通过第一至第四存储节点SN1、SN2、SN3和SN4中的对应一者串联连接的PMOS晶体管和NMOS晶体管。第一至第四存储节点SN1、SN2、SN3和SN4中的每一者可以连接到前一级晶体管对的NMOS晶体管的栅极和后一级晶体管对的PMOS晶体管的栅极。将省略如先前关于图1描述的锁存电路110和控制电路140的配置和操作。
存取电路130d可以包括第一PMOS存取晶体管131、第二PMOS存取晶体管132、第一NMOS存取晶体管133和第二NMOS存取晶体管134。第一PMOS存取晶体管131可以具有连接到第一存储节点SN1的源极、连接到互补字线WLB的栅极和连接到第一位线BL1的漏极。第二PMOS存取晶体管132可以具有连接到第二存储节点SN2的源极、连接到互补字线WLB的栅极和连接到第一互补位线BLB1的漏极。第一NMOS存取晶体管133可以具有连接到第三存储节点SN3的源极、连接到字线WL的栅极和连接到第二位线BL2的漏极。第二NMOS存取晶体管134可以具有连接到第四存储节点SN4的源极、连接到字线WL的栅极和连接到第二互补位线BLB2的漏极。
图11示出根据示例实施例的图8的存储电路的读取操作。在图11中，假设具有逻辑高电平“H”的数据位存储在第一存储节点SN1和第三存储节点SN3中，具有逻辑低电平“L”的数据位存储在第二存储节点SN2和第四存储节点SN4中。参考图11，当执行读取操作时，以高电平“H”对位线BL和互补位线BLB预充电，互补位线BLB的电压电平为高电平“H”。
当控制电路140通过将具有高电平“H”的电压施加到互补字线WLB来关断第一PMOS存取晶体管131c和第二PMOS存取晶体管132c并且通过将具有高电平“H”的电压施加到字线WL来导通第一NMOS存取晶体管133c和第二NMOS存取晶体管134c时，通过位线BL读取第三存储节点SN3中存储的具有逻辑高电平“H”的数据位，通过互补位线BLB读取第四存储节点SN4中存储的具有逻辑低电平“L”的数据位。
存取电路130c可以通过关断第一PMOS存取晶体管131c和第二PMOS存取晶体管132c来防止第二存储节点SN2的电压电平受到互补位线BLB的高电平“H”的影响，互补位线BLB的电压电平从高电平“H”转变为低电平“L”。
图12示出根据示例实施例的图8的存储电路的读取操作。在图12中，假设具有逻辑低电平“L”的数据位存储在第一存储节点SN1和第三存储节点SN3中，具有逻辑高电平“H”的数据位存储在第二存储节点SN2和第四存储节点SN4中。参考图12，当执行读取操作时，以高电平“H”对位线BL和互补位线BLB预充电，互补位线BLB的电压电平为高电平“H”。
当控制电路140通过将具有高电平“H”的电压施加到互补字线WLB来关断第一PMOS存取晶体管131c和第二PMOS存取晶体管132c，并且通过将具有高电平“H”的电压施加到字线WL来导通第一NMOS存取晶体管133c和第二NMOS存取晶体管134c时，通过位线BL读取第三存储节点SN3中存储的具有逻辑低电平“L”的数据位，通过互补位线BLB读取第四存储节点SN4中存储的具有逻辑高电平“H”的数据位。
存取电路130c可以通过关断第一PMOS存取晶体管131c和第二PMOS存取晶体管132c来防止第一存储节点SN1的电压电平受到位线BL的高电平“H”的影响，并且位线BL的电压电平从高电平“H”转变为低电平“L”。
参考图4描述的调整字线WL和互补字线WLB的电压电平可以应用于图8的存储电路100c的写入操作。
控制电路140可以通过在从第一时间点至第二时间点的第一时间间隔期间以逻辑高电平启用字线WL以导通第一NMOS存取晶体管133c和第二NMOS存取晶体管134c，并且通过在从第三时间点至第二时间点的第二时间间隔期间以逻辑低电平启用互补字线WLB以导通第一PMOS存取晶体管131c和第二PMOS存取晶体管132c，来执行写入操作以将通过位线BL和互补位线BLB提供的数据位存储在第一至第四存储节点SN1、SN2、SN3和SN4中。第三时间点可以介于第一时间点与第二时间点之间。
图13A示出当图4的字线和互补字线的电压电平施加到图2的存储电路时第一存储节点至第四存储节点的波形。在图13A中，参考标号151表示字线WL的电压电平，参考标号152表示互补字线WLB的电压电平，参考标号153表示第一存储节点SN1的电压电平，参考标号154表示第二存储节点SN2的电压电平，参考标号155表示第三存储节点SN3的电压电平，参考标号156表示第四存储节点SN4的电压电平。
参考图2、图4和图13A，当控制电路140在第一时间间隔期间通过以逻辑高电平VCC启用字线WL来导通第一NMOS存取晶体管133a并且在相对于第一时间间隔延迟且小于第一时间间隔的第二时间间隔期间通过以逻辑低电平VSS启用互补字线WLB来导通第一PMOS存取晶体管131a时，第三存储节点SN3的电压电平增加并且基本上变得与第二存储节点SN2的电压电平相同。
图13B示出当图2的存储电路通过启用字线执行读取操作时的互补字线、位线、第一存储节点和第三存储节点的波形图。在图13B中，参考标号161表示字线WL的电压电平，参考标号162表示互补字线WLB的电压电平，参考标号133表示位线BL的电压电平，参考标号164表示第一存储节点SN1的电压电平，参考标号165表示第三存储节点SN3的电压电平。
参考图2、图7和图13B，当控制电路140通过在一个时间间隔期间以逻辑高电平VCC启用字线WL来导通第一NMOS存取晶体管133a并且通过以逻辑高电平VCC启用互补字线WLB来关断第一PMOS存取晶体管131a时，第一存储节点SN1的电压电平保持低电平而与位线BL的高电平无关，并且第三存储节点SN3的电压电平由于位线BL的高电平而增加，并且返回到低电平。
图2的存储电路100a和图12的存储电路100c将字线WL和互补字线WLB分开，因此可以减小第一至第四晶体管对TP1、TP2、TP3和TP4中的NMOS晶体管112、114、116和118中的每一者的尺寸，并且可以减少在施加到第一至第四晶体管对TP1、TP2、TP3和TP4的电源电压VCC的电压电平变化时的软错误。
图14是示出根据示例实施例的图1的存储电路的示例的电路图。参考图14，存储电路100e可以包括锁存电路110、存取电路130e和控制电路140a。锁存电路110可以包括第一至第四晶体管对TP1、TP2、TP3和TP4。第一至第四晶体管对TP1、TP2、TP3和TP4中的每一者可以包括通过第一至第四存储节点SN1、SN2、SN3和SN4中的对应一者串联连接的PMOS晶体管和NMOS晶体管。第一至第四存储节点SN1、SN2、SN3和SN4中的每一者可以连接到前一级晶体管对的NMOS晶体管的栅极和后一级晶体管对的PMOS晶体管的栅极。将省略如先前关于图1描述的锁存电路110的配置和操作。
存取电路130e可以包括第一NMOS存取晶体管131e、第二NMOS存取晶体管132e、第三NMOS存取晶体管133e和第四NMOS存取晶体管134e。第一NMOS存取晶体管131e可以具有连接到第一存储节点SN1的源极、连接到字线WL的栅极和连接到位线BL的漏极。第二NMOS存取晶体管132e可以具有连接到第二存储节点SN2的源极、连接到字线WL的栅极和连接到互补位线BLB的漏极。第三NMOS存取晶体管133e可以具有连接到第三存储节点SN3的源极、连接到写入字线WWL的栅极和连接到写入位线WBL的漏极。第四NMOS存取晶体管134e可以具有连接到第四存储节点SN4的源极、连接到写入字线WWL的栅极和连接到互补写入位线WBLB的漏极。
在写入操作期间，控制电路140可以通过将具有低电平的电压施加到字线WL关断第一NMOS存取晶体管131e和第二NMOS存取晶体管132e，并且通过将具有高电平的电压施加到写入字线WWL导通第三NMOS存取晶体管133e和第四NMOS存取晶体管134e，将通过写入位线WBL和互补写入位线WBLB提供的数据位存储在第三存储节点SN3和第四存储节点SN4中。当数据位存储在第三存储节点SN3和第四存储节点SN4中时，由于锁存电路110的配置，与第三存储节点SN3中存储的数据位具有相同电压电平的数据位可以存储在第一存储节点SN1中，与第四存储节点SN4中存储的数据位具有相同电压电平的数据位可以存储在第二存储节点SN2中。
相比之下，在读取操作期间，控制电路140可以通过将具有高电平的电压施加到字线WL导通第一NMOS存取晶体管131e和第二NMOS存取晶体管132e，并且通过将具有低电平的电压施加到写入字线WWL关断第三NMOS存取晶体管133e和第四NMOS存取晶体管134e，来通过位线BL和互补位线BLB读取第一存储节点SN1和第二存储节点SN2中存储的数据位。
图15是示出根据示例实施例的半导体存储器件的框图。参考图15，半导体存储器件200可以包括存储单元阵列210、行译码器220、控制电路230、读出放大器(S/A)和写入驱动器240、列译码器250和数据输入/输出(I/O)电路260。半导体存储器件200可以称为半导体器件。
存储单元阵列210可以包括多条字线WLl至WLg(g是大于或等于2的整数)、多条位线BLl至BLp(p是大于或等于2的整数)、以及用于存储数据的多个存储单元。每个存储单元可以采用图1的存储电路100，每个存储单元可以称为DICE锁存器。字线WL1至WLg均可以包括字线和互补字线。
行译码器220可以对行地址进行译码，并且可以根据译码结果选择性地驱动字线WLl至WLg之中的一条字线。例如，控制电路230可以基于从半导体存储器件200外部输入的控制信号，来控制读出放大器和写入驱动器240的操作。
读出放大器和写入驱动器240可以在写入操作期间执行写入驱动器的功能：将通过数据输入/输出电路260输入的数据DQ写入存储单元阵列210。读出放大器和写入驱动器240可以执行读出放大器的功能：对从存储单元阵列210输出的数据进行读出-放大，并且可以将放大的数据传输到数据输入/输出电路160。
例如，读出放大器和写入驱动器240可以包括分别被配置为对来自位线BL1至BLp的数据进行读出-放大的多个读出放大器。每一个读出放大器可以响应于从控制电路230输出的控制信号对位线BL1至BLp中的每一者的数据进行读出-放大。由读出放大器和写入驱动器240读出的数据可以作为数据DQ从数据输入/输出电路260输出。
图16是图15的半导体存储器件中的差分字线结构的存储单元的视图。为了描述方便，假设存储单元211是DICE锁存器。参考图16，在由于精细工艺(fine process)中金属的电阻增加而导致位线BL长度增加的情况下，由于相对较大的位线电阻BLR，写入驱动器的输出可能无法正确地传输到DICE锁存器211。
图17示出根据示例实施例的图15的半导体存储器件的一部分。参考图17，半导体存储器件200可以包括多个DICE锁存器211、电源电压选择器270和多路选择器(MUX)280。多个DICE锁存器211可以连接到多条位线BL1、BL2、BL3、BL4、…、BLp、字线WL1和WL2以及互补字线WLB1和WLB2。多个DICE锁存器211中的每一者可以包括图2的存储电路100a，或者可以采用图2的存储电路100a中的锁存电路110和存取电路130a。
电源电压选择器270可以接收具有第一电压电平的第一电源电压VCC_L和具有大于第一电压电平的第二电压电平的第二电源电压VCC_H，基于选择信号PSEL，可以在写入操作中通过电力线PL向多个DICE锁存器211提供第一电源电压VCC_L，以及可以在读取操作中通过电力线PL向多个DICE锁存器211提供第二电源电压VCC_H。多路选择器280可以向读出放大器和写入驱动器240提供从与位线BL1、BL2、BL3和BL4、字线WL1和WL2以及互补字线WLB1和WLB2连接的DICE锁存器211提供的数据。
图18是示出根据示例实施例的操作存储装置的方法的流程图。参考图2至图4、图6、图7和图18，通过具有不同类型的两个存取晶体管131a和133a，将数据位存储在包括第一至第四晶体管对TP1、TP2、TP3和TP4的锁存电路110的第一至第四存储节点SN1、SN2、SN3和SN4的一部分存储节点中，每个晶体管对包括通过第一至第四存储节点SN1、SN2、SN3和SN4中的对应一者串联连接的PMOS晶体管和NMOS晶体管，第一至第四存储节点SN1、SN2、SN3和SN4中的每一者连接到前一级晶体管对的NMOS晶体管的栅极和后一级晶体管对的PMOS晶体管的栅极(操作S110)。
通过两个存取晶体管131a和133a中的一者读取第一至第四存储节点SN1、SN2、SN3和SN4的至少一部分存储节点中存储的数据位(操作S130)。
图19是示出根据示例实施例的存储器系统的框图。参考图19，存储器系统20可以包括存储器控制器30和半导体存储器件300。存储器控制器30可以控制存储器系统20的总体操作。存储器控制器30可以控制外部主机和半导体存储器件300之间的总体数据交换。例如，存储器控制器30可以响应于来自主机的请求将数据写入半导体存储器件300或从半导体存储器件300读取数据。
此外，存储器控制器30可以向半导体存储器件300发出操作命令以控制半导体存储器件200。在一些示例实施例中，半导体存储器件300是包括诸如以下动态存储单元的存储器件：动态随机存取存储器(DRAM)、双倍数据速率5(DDR5)同步DRAM(SDRAM)或DDR6SDRAM。
存储器控制器30将时钟信号CK(时钟信号CK可以称为命令时钟信号)、命令CMD和地址(信号)ADDR传输到半导体存储器件300。当存储器控制器30从半导体存储器件300读取数据信号DQ时，存储器控制器30可以从半导体存储器件300接收数据选通信号DQS。地址ADDR可以伴随命令CMD，并且地址ADDR可以称为访问地址。
存储器控制器30可以包括控制存储器控制器30的总体操作的中央处理器(CPU)35。半导体存储器件300可以包括存储数据信号DQ的存储单元阵列410、控制逻辑电路310和纠错码(ECC)引擎450。控制逻辑电路310可以控制半导体存储器件300的操作。存储单元阵列410可以包括多个存储单元行，并且每个存储单元行可以包括多个易失性存储单元。
ECC引擎450可以对要被存储在存储单元阵列410的目标页中的写入数据执行ECC编码操作以生成奇偶校验数据，并且可以对从目标页读取的数据和奇偶校验数据执行ECC解码操作，以纠正读取数据中的错误。
图20是示出根据示例实施例的图19中的半导体存储器件的示例的框图。参考图20，半导体存储器件300可以包括控制逻辑电路310、地址寄存器320、存储体控制逻辑330、刷新计数器345、行地址多路选择器(RA MUX)340、列地址锁存器350、行译码器360、列译码器370、存储单元阵列410、读出放大器单元385、输入/输出(I/O)门控电路390、ECC引擎450、时钟缓冲器325、选通信号发生器335和数据I/O缓冲器420。
存储单元阵列410可以包括第一至第十六存储体阵列行译码器360可以包括分别耦接到第一至第十六存储体阵列/>的第一至第十六行译码器列译码器370可以包括分别耦接到第一至第十六存储体阵列/>的第一至第十六列译码器/>读出放大器单元385可以包括分别耦接到第一至第十六存储体阵列/>的第一至第十六读出放大器/>
第一至第十六存储体阵列第一至第十六行译码器/> 第一至第十六列译码器/>和第一至第十六读出放大器/> 可以形成第一至第十六存储体。第一至第十六存储体阵列/>中的每一者包括形成在多条字线WL和多条位线BTL的交叉处的多个存储单元MC。
地址寄存器320可以从存储器控制器30接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器320可以将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑330，可以将接收到的行地址ROW_ADDR提供给行地址多路选择器340，并且可以将接收到的列地址COL_ADDR提供给列地址锁存器350。
地址寄存器320可以采用图1的存储电路100，并且可以存储地址ADDR，地址ADDR包括对软错误具有鲁棒性的存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR。存储体控制逻辑330可以响应于存储体地址BANK_ADDR生成存储体控制信号。第一至第十六行译码器中的对应于存储体地址BANK_ADDR的一者响应于存储体控制信号被激活，并且第一至第十六列译码器370a～370s中的对应于存储体地址BANK_ADDR的一者响应于存储体控制信号被激活。
行地址多路选择器340可以从地址寄存器320接收行地址ROW_ADDR，并且可以从刷新计数器345接收刷新行地址REF_ADDR。行地址多路选择器340可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址多路选择器340输出的行地址RA被施加到第一至第十六行译码器
刷新计数器345可以在控制逻辑电路310的控制下在正常刷新模式下顺序地增加或减少刷新行地址REF_ADDR。第一至第十六行译码器中的由存储体控制逻辑330激活的一者可以对从行地址多路选择器340输出的行地址RA进行译码，并且可以激活对应于行地址RA的字线。例如，被激活的行译码器将字线驱动电压施加到与该行地址对应的字线。
列地址锁存器350可以从地址寄存器320接收列地址COL_ADDR，并且可以临时存储接收到的列地址COL_ADDR。在一些实施例中，在突发(burst)模式下，列地址锁存器350可以生成从接收到的列地址COL_ADDR递增的列地址COL_ADDR'。列地址锁存器350可以将临时存储或生成的列地址COL_ADDR'应用到第一至第十六列译码器
第一至第十六列译码器中被激活的一者通过I/O门控电路290激活与存储体地址BANK_ADDR和列地址COL_ADDR对应的读出放大器。I/O门控电路390可以包括门控输入/输出数据的电路，并且还可以包括输入数据屏蔽(mask)逻辑、存储从第一至第十六存储体阵列/>输出的数据的读取数据锁存器、以及将数据写入第一至第十六存储体阵列/>的写入驱动器。
从第一至第十六存储体阵列中的一个存储体阵列读取的码字CW由耦接到要从中读取数据的一个存储体阵列的读出放大器感测，并且被存储在读取数据锁存器中。在ECC引擎450对码字CW执行ECC解码之后，存储在读取数据锁存器中的码字CW可以作为数据DTA提供给数据I/O缓冲器420。数据I/O缓冲器420可以将数据DTA转换为数据信号DQ并且可以将数据信号DQ与数据选通信号DQS一起传输到存储器控制器30。
要写入第一至第十六存储体阵列中的一个存储体阵列的数据信号DQ可以从存储器控制器30提供给数据I/O缓冲器420。数据I/O缓冲器420可以将数据信号DQ转换为数据DTA，并且可以将数据DTA提供给ECC引擎450。ECC引擎450可以对数据DTA执行ECC编码以生成奇偶校验数据(位)，并且ECC引擎350可以将包括数据DTA和奇偶校验位的码字CW提供给I/O门控电路390。I/O门控电路390可以通过写入驱动器将码字CW写入一个存储体阵列中的子页中。
数据I/O缓冲器320可以通过在半导体存储器件300的写入操作中将数据信号DQ转换为数据DTA，将来自存储器控制器30的数据信号DQ提供给ECC引擎450，并且可以在半导体存储器件300的读取操作中，将来自ECC引擎350的数据DTA转换为数据信号DQ，并且可以将数据信号DQ和数据选通信号DQS传输到存储器控制器30。
ECC引擎450可以基于来自控制逻辑电路310的第二控制信号CTL2对数据DTA执行ECC编码(操作)和ECC解码(操作)。时钟缓冲器325可以接收时钟信号CK，可以通过缓冲时钟信号CK来生成内部时钟信号ICK，并且可以将内部时钟信号ICK提供给处理命令CMD和地址ADDR的电路组件。
选通信号发生器335可以接收时钟信号CK，可以基于时钟信号CK生成数据选通信号DQS，并且可以将数据选通信号DQS提供给数据I/O缓冲器420。
控制逻辑电路310可以控制半导体存储器件300的操作。例如，控制逻辑电路310可以生成半导体存储器件300的控制信号以执行写入操作、读取操作和刷新操作。控制逻辑电路310包括对从存储器控制器30接收的命令CMD进行译码的命令译码器311和设置半导体存储器件300的操作模式的模式寄存器312。
例如，命令译码器311可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行译码来生成与命令CMD对应的控制信号。控制逻辑电路310可以生成控制I/O门控电路390的第一控制信号CTL1和控制ECC引擎450的第二控制信号CTL2。
图21是示出根据示例实施例的计算机存储装置的示例的框图。计算机存储阵列，也称为磁盘阵列，通常是一种其中连接有诸如硬盘驱动器(HDD)和固态磁盘驱动器(SSD)的多个数据存储装置的数据存储系统。计算机存储阵列被设计为具有高度可扩展性，并且向多个发起方提供共享数据访问，这些发起方可以是端点客户端、计算机服务器和/或其他数据使用者。
支持基于架构的快速非易失性存储器(NVMe-oF)规范的存储装置(在下文，为了方便称为“NVMe-oF装置”)由于它们的高性能和可扩展性正变得越来越普遍，特别是用于计算机存储阵列。NVMe-oF是一种技术规范，旨在启用基于NVMe消息的命令以通过诸如以太网、光纤通道和InfiniBand等网络在发起方(例如，主机计算机)与NVMe-oF设备或系统之间传送数据。因此，NVMe-oF设备通常包括网络设备(例如，具有(一个或更多个)以太网控制器)和存储装置(例如，具有(一个或更多个)SSD)二者的功能。
作为网络设备，NVMe-oF设备容易受到网络攻击(cyber-attack)，诸如，拒绝服务(DoS)攻击。DoS攻击是一种攻击者试图通过暂时或无限期地中断连接到因特网的主机的服务而使机器或网络资源对于其目标用户不可用的网络攻击。DoS攻击通常是通过利用多余的请求使目标机器或资源泛洪(flooding)以试图使系统过载并且阻止满足部分或所有合法请求来实现的。当泛洪来自多个源时，DoS攻击被视为分布式DoS(DDoS)攻击。
DoS攻击类似于一群人挤在商店或企业的大门或门口，并且不让合法方进入商店或企业，扰乱正常操作。因此，典型的DoS攻击本身的目标不是窃取或暴露计算机服务器或存储阵列上存储的机密数据，而是简单地用虚假流量淹没它。然而，众所周知，DoS攻击被用来分散对其他更邪恶的网络攻击的注意力。
在一些情况下，其固件或软件已被感染或受损的NVMe-oF设备可能成为针对其他系统的DoS攻击的不知情参与者。无论在何种情况下，检测和对抗DoS攻击通常都需要公司耗费宝贵的资源。此外，DoS攻击持续时间越长，受DoS攻击影响的公司的成本就越高。
参考图21，计算机存储阵列500可以包括计算机主板520、本地中央处理器(CPU)521、基板管理控制器(BMC)523、PCIe交换机524、网络设备525和多个NVMe-oF设备540。在这种情况下，NVMe-oF设备540可以是包括以太网端口、PCIe端口和SMBus端口的支持以太网的SSD(eSSD)，并且网络设备525可以是网络地址转换(NAT)路由器、网络交换机(例如，第3层(layer 3)交换机)等。计算机存储阵列500向一个或更多个远程发起方511提供对连接到存储阵列500的一个或更多个NVMe-oF设备540的访问。根据示例实施例，本地CPU 521、BMC523、PCIe交换机524和网络设备525可以集成或内置到主板520中，或者可以作为分立组件安装到主板520上。这些组件可以使用硬件组件、软件组件、或者硬件组件和软件组件的组合来实现。尽管图21将这些组件显示为单独的组件，但是这些组件中的一个或更多个组件可以被组合。计算机主板520至少包括以太网总线531和532、PCIe总线533和534以及SMBus535。本地CPU 521可以运行管理网络协议的操作系统。网络设备525可以以数据包(packet)级别监控网络流量，并且路由进出NVMe-oF设备106的网络流量。网络设备525可以访问已知源/目的地地址的列表，诸如，网络地址转换表。连接到NVMe-oF设备的任何新发起方都可以添加为列表或表中的条目。已知源/目的地地址的列表可以存储在采用存储电路100的查找表中，并且可以对软错误具有鲁棒性。
BMC 523可以经由与通过以太网总线建立的带内连接分开的带外连接，与管理服务器513通信。BMC 523可以使用智能平台管理接口(IPMI)与管理服务器513通信。IPMI是用于提供独立于系统的本地CPU、固件和操作系统的管理和监控能力的计算机子系统(诸如，BMC 523)的一组计算机接口规范。
BMC 523和本地CPU 521可以经由本地总线，本地地连接到NVMe-oF设备540。例如，PCIe交换机524经由单独的PCIe总线533和534将BMC 523和本地CPU 521与每个NVMe-oF设备540连接。BMC 523和本地CPU 521均能够配置NVMe-oF设备540的网络设置。BMC 523还可以基于通过网络设备525对进出NVMe-oF设备540的网络流量的监控(例如，监控统计数据)来检测DoS攻击。
本公开的各方面可以应用于使用DICE锁存器存储数据的系统。例如，本公开的各方面可以应用于使用半导体存储器件作为工作存储器的诸如以下系统：智能手机、导航系统、笔记本电脑、台式电脑和游戏机。
上述是示例实施例的说明并且不应被解释为对其的限制。尽管已经描述了若干示例实施例，但是本领域技术人员将容易理解，在实质上不脱离本公开的新颖教导和优点的情况下，可以对示例实施例进行许多修改。因此，所有这样的修改旨在被包括在如权利要求所限定的本公开的范围内。

Claims (20)

1.一种存储电路，包括：
多级锁存电路，所述多级锁存电路包括第一晶体管对至第四晶体管对，所述第一晶体管对至所述第四晶体管对分别包括通过第一存储节点至第四存储节点中的对应一者串联连接的上拉晶体管和下拉晶体管，所述第二存储节点至所述第三存储节点中的每一者连接到前一级晶体管对的下拉晶体管的栅极和后一级晶体管对的上拉晶体管的栅极；
存取电路，所述存取电路中具有不同导电类型的多个存取晶体管，所述多个存取晶体管电耦接到所述第一存储节点至所述第四存储节点中的至少两个存储节点，并且被配置为：(i)使得数据位能够写入所述第一存储节点至所述第四存储节点中的至少一些存储节点中，以及(ii)使得能够从所述第一存储节点至所述第四存储节点中的至少一些存储节点读取数据位；以及
控制电路，所述控制电路被配置为：在所述写入和所述读取期间控制所述存取电路。
2.根据权利要求1所述的存储电路，
其中，所述存取电路包括：
第一PMOS存取晶体管，所述第一PMOS存取晶体管具有电耦接到所述第一存储节点的源极、电耦接到互补字线的栅极以及电耦接到位线的漏极；和
第一NMOS存取晶体管，所述第一NMOS存取晶体管具有电耦接到所述第三存储节点的源极、电耦接到字线的栅极以及电耦接到所述位线的漏极；
其中，所述第一存储节点电连接到所述第四晶体管对中的下拉晶体管的栅极；
其中，所述第四存储节点电连接到所述第一晶体管对中的上拉晶体管的栅极。
3.根据权利要求2所述的存储电路，其中，所述控制电路被配置为：
在写入操作期间，通过导通所述第一PMOS存取晶体管和所述第一NMOS存取晶体管，将通过所述位线提供的数据位写入所述第一存储节点和所述第三存储节点；和
在读取操作期间，通过关断所述第一PMOS存取晶体管并且导通所述第一NMOS存取晶体管，读取所述第三存储节点中存储的数据位，或者通过导通所述第一PMOS存取晶体管并且关断所述第一NMOS存取晶体管，读取所述第一存储节点中存储的数据位。
4.根据权利要求3所述的存储电路，其中，所述控制电路被配置为：通过在从第一时间点至第二时间点的第一时间间隔期间以逻辑高电平驱动所述字线，并且通过在从第三时间点至所述第二时间点的第二时间间隔期间以逻辑低电平驱动所述互补字线，来执行所述写入操作，其中，所述第三时间点出现在所述第一时间点与所述第二时间点之间。
5.根据权利要求2所述的存储电路，
其中，所述第一晶体管对和所述第二晶体管对中的每一者包括：
第一有源图案和第二有源图案，所述第一有源图案和所述第二有源图案在第一方向上延伸并且在与所述第一方向交叉的第二方向上彼此间隔开；和
第一栅极图案和第二栅极图案，所述第一栅极图案和所述第二栅极图案设置在所述第一有源图案和所述第二有源图案上，其中，所述第一栅极图案和所述第二栅极图案在所述第二方向上延伸并且在所述第一方向上彼此间隔开；
其中，所述第三晶体管对和所述第四晶体管对中的每一者包括：
第三有源图案和第四有源图案，所述第三有源图案和所述第四有源图案在所述第一方向上延伸并且在所述第二方向上彼此间隔开，所述第三有源图案在所述第一方向上与所述第一有源图案间隔开，并且所述第四有源图案在所述第一方向上与所述第二有源图案间隔开；和
第三栅极图案和第四栅极图案，所述第三栅极图案和所述第四栅极图案设置在所述第三有源图案和所述第四有源图案上，其中，所述第三栅极图案和所述第四栅极图案在所述第二方向上延伸并且在所述第一方向上彼此间隔开。
6.根据权利要求5所述的存储电路，
其中，所述第一PMOS存取晶体管包括：
所述第三有源图案；和
第五栅极图案，所述第五栅极图案设置在所述第三有源图案上，所述第五栅极图案在所述第一方向上与所述第四栅极图案间隔开，并且在所述第二方向上延伸；
其中，所述第一NMOS存取晶体管包括：
所述第四有源图案；和
第六栅极图案，所述第六栅极图案设置在所述第四有源图案上，所述第六栅极图案在所述第一方向上与所述第四栅极图案间隔开，在所述第二方向上与所述第五栅极图案间隔开并且在所述第二方向上延伸。
7.根据权利要求2所述的存储电路，还包括：
电源电压选择器，所述电源电压选择器被配置为：在写入操作期间，向所述第一晶体管对至所述第四晶体管对提供具有第一电压电平的第一电源电压，并且被配置为：在读取操作期间，向所述第一晶体管对至所述第四晶体管对提供具有大于所述第一电压电平的第二电压电平的第二电源电压。
8.根据权利要求1所述的存储电路，其中，所述存取电路包括：
第一PMOS存取晶体管，所述第一PMOS存取晶体管具有电耦接到所述第一存储节点的源极、电耦接到互补字线的栅极以及电耦接到第一位线的漏极；和
第一NMOS存取晶体管，所述第一NMOS存取晶体管具有电耦接到所述第三存储节点的源极、电耦接到字线的栅极和电耦接到第二位线的漏极。
9.根据权利要求8所述的存储电路，其中，所述控制电路被配置为：
在写入操作期间，通过导通所述第一PMOS存取晶体管和所述第一NMOS存取晶体管，将通过所述第一位线和所述第二位线提供的数据位写入所述第一存储节点和所述第三存储节点；和
在读取操作期间，通过关断所述第一PMOS存取晶体管并且导通所述第一NMOS存取晶体管，读取所述第三存储节点中存储的数据位。
10.根据权利要求1所述的存储电路，其中，所述存取电路包括：
第一PMOS存取晶体管，所述第一PMOS存取晶体管具有电耦接到所述第一存储节点的源极、电耦接到互补字线的栅极以及电耦接到位线的漏极；
第二PMOS存取晶体管，所述第二PMOS存取晶体管具有电耦接到所述第二存储节点的源极、电耦接到所述互补字线的栅极以及电耦接到互补位线的漏极；
第一NMOS存取晶体管，所述第一NMOS存取晶体管具有电耦接到所述第三存储节点的源极、电耦接到字线的栅极以及电耦接到所述位线的漏极；和
第二NMOS存取晶体管，所述第二NMOS存取晶体管具有电耦接到所述第四存储节点的源极、电耦接到所述字线的栅极和电耦接到所述互补位线的漏极。
11.根据权利要求10所述的存储电路，其中，所述控制电路被配置为：
在写入操作期间，通过导通所述第一PMOS存取晶体管、所述第二PMOS存取晶体管、所述第一NMOS存取晶体管和所述第二NMOS存取晶体管，将通过所述位线和所述互补位线提供的数据位写入所述第一存储节点至所述第四存储节点；和
在读取操作期间，通过关断所述第一PMOS存取晶体管和所述第二PMOS存取晶体管，并且通过导通所述第一NMOS存取晶体管和所述第二NMOS存取晶体管，从所述第三存储节点和所述第四存储节点读取数据位。
12.根据权利要求11所述的存储电路，其中，所述控制电路被配置为通过以下操作执行所述写入操作：(i)在从第一时间点至第二时间点的第一时间间隔期间以逻辑高电平驱动所述字线，以及(ii)在从第三时间点至所述第二时间点的第二时间间隔期间以逻辑低电平驱动所述互补字线，其中，所述第三时间点出现在所述第一时间点与所述第二时间点之间。
13.根据权利要求10所述的存储电路，
其中，所述第一晶体管对和所述第二晶体管对包括：
第一有源图案和第二有源图案，所述第一有源图案和所述第二有源图案在第一方向上延伸并且在与所述第一方向交叉的第二方向上彼此间隔开；和
第一栅极图案和第二栅极图案，所述第一栅极图案和所述第二栅极图案设置在所述第一有源图案和所述第二有源图案上，其中，所述第一栅极图案和所述第二栅极图案在所述第二方向上延伸并且在所述第一方向上彼此间隔开；
其中，所述第三晶体管对和所述第四晶体管对包括：
第三有源图案和第四有源图案，所述第三有源图案和所述第四有源图案在所述第一方向上延伸并且在所述第二方向上彼此间隔开，所述第三有源图案在所述第一方向上与所述第一有源图案间隔开，并且所述第四有源图案在所述第一方向上与所述第二有源图案间隔开；和
第三栅极图案和第四栅极图案，所述第三栅极图案和所述第四栅极图案设置在所述第三有源图案和所述第四有源图案上，其中，所述第三栅极图案和所述第四栅极图案在所述第二方向上延伸并且在所述第一方向上彼此间隔开。
14.根据权利要求13所述的存储电路，
其中，所述第一PMOS存取晶体管包括：
所述第三有源图案；和
第五栅极图案，所述第五栅极图案设置在所述第三有源图案上，所述第五栅极图案在所述第一方向上与所述第四栅极图案间隔开并且在所述第二方向上延伸；
其中，所述第一NMOS存取晶体管包括：
所述第四有源图案；和
第六栅极图案，所述第六栅极图案设置在所述第四有源图案上，所述第六栅极图案在所述第一方向上与所述第四栅极图案间隔开，在所述第二方向上与所述第五栅极图案间隔开并且在所述第二方向上延伸；
其中，所述第二PMOS存取晶体管包括：
所述第一有源图案；和
第七栅极图案，所述第七栅极图案设置在所述第一有源图案上，所述第七栅极图案在所述第一方向上与所述第一栅极图案间隔开并且在所述第二方向上延伸；
其中，所述第二NMOS存取晶体管包括：
所述第二有源图案；和
第八栅极图案，所述第八栅极图案设置在所述第二有源图案上，所述第八栅极图案在所述第一方向上与所述第一栅极图案间隔开，在所述第二方向上与所述第七栅极图案间隔开并且在所述第二方向上延伸。
15.根据权利要求1所述的存储电路，其中，所述存取电路包括：
第一PMOS存取晶体管，所述第一PMOS存取晶体管具有电耦接到所述第一存储节点的源极、电耦接到互补字线的栅极以及电耦接到第一位线的漏极；
第二PMOS存取晶体管，所述第二PMOS存取晶体管具有电耦接到所述第二存储节点的源极、电耦接到所述互补字线的栅极以及电耦接到第一互补位线的漏极；
第一NMOS存取晶体管，所述第一NMOS存取晶体管具有电耦接到所述第三存储节点的源极、电耦接到字线的栅极以及电耦接到第二位线的漏极；和
第二NMOS存取晶体管，所述第二NMOS存取晶体管具有电耦接到所述第四存储节点的源极、电耦接到所述字线的栅极和电耦接到第二互补位线的漏极。
16.一种半导体器件，包括：
多个DICE锁存器，所述多个DICE锁存器并联地电耦接到位线，并且各自耦接到对应的字线和互补字线对，所述DICE即双互锁存储单元；
写入驱动器，所述写入驱动器连接到所述位线；以及
控制电路，所述控制电路被配置为：通过所述多个DICE锁存器中的每一个DICE锁存器的对应的字线和互补字线对控制该DICE锁存器；
其中，所述多个DICE锁存器中的每一者包括：
锁存电路，所述锁存电路包括第一晶体管对至第四晶体管对，每一晶体管对包括通过第一存储节点至第四存储节点中的对应一者串联电连接的上拉晶体管和下拉晶体管，其中，所述第二存储节点和所述第三存储节点中的每一者连接到前一级晶体管对的下拉晶体管的栅极和后一级晶体管对的上拉晶体管的栅极；和
存取电路，所述存取电路包括具有不同导电类型的多个存取晶体管，所述多个存取晶体管电耦接到所述第一存储节点至所述第四存储节点中的至少两个存储节点，并且所述存取电路被配置为：将数据位写入所述第一存储节点至所述第四存储节点中的至少一部分存储节点中，以及从所述第一存储节点至所述第四存储节点中的至少一部分存储节点读取数据位。
17.根据权利要求16所述的半导体器件，
其中，所述存取电路包括：
第一PMOS存取晶体管，所述第一PMOS存取晶体管具有电耦接到所述第一存储节点的源极、电耦接到互补字线的栅极以及电耦接到所述位线的漏极；和
第一NMOS存取晶体管，所述第一NMOS存取晶体管具有电耦接到所述第三存储节点的源极、电耦接到字线的栅极以及电耦接到所述位线的漏极；
其中，所述控制电路被配置为：
在写入操作期间，通过导通所述第一PMOS存取晶体管和所述第一NMOS存取晶体管，将通过所述位线提供的数据位写入所述第一存储节点和所述第三存储节点；并且
在读取操作期间，通过关断所述第一PMOS存取晶体管并且导通所述第一NMOS存取晶体管，来读取所述第三存储节点中存储的数据位，或者通过导通所述第一PMOS存取晶体管并且关断所述第一NMOS存取晶体管，来读取所述第一存储节点中存储的数据位。
18.根据权利要求17所述的半导体器件，其中，所述控制电路被配置为：通过在从第一时间点至第二时间点的第一时间间隔期间以逻辑高电平驱动所述字线，并且通过在从第三时间点至所述第二时间点的第二时间间隔期间以逻辑低电平驱动所述互补字线，来执行所述写入操作，其中，所述第三时间点出现在所述第一时间点与所述第二时间点之间。
19.根据权利要求16所述的半导体器件，
其中，所述存取电路包括：
第一PMOS存取晶体管，所述第一PMOS存取晶体管具有电耦接到所述第一存储节点的源极、电耦接到互补字线的栅极以及电耦接到所述位线的漏极；
第二PMOS存取晶体管，所述第二PMOS存取晶体管具有电耦接到所述第二存储节点的源极、电耦接到所述互补字线的栅极以及电耦接到互补位线的漏极；
第一NMOS存取晶体管，所述第一NMOS存取晶体管具有电耦接到所述第三存储节点的源极、电耦接到字线的栅极以及电耦接到所述位线的漏极；和
第二NMOS存取晶体管，所述第二NMOS存取晶体管具有电耦接到所述第四存储节点的源极、电耦接到所述字线的栅极以及电耦接到所述互补位线的漏极；
其中，所述控制电路被配置为：
在写入操作期间，通过导通所述第一PMOS存取晶体管、所述第二PMOS存取晶体管、所述第一NMOS存取晶体管和所述第二NMOS存取晶体管，将通过所述位线和所述互补位线提供的数据位写入所述第一存储节点至所述第四存储节点；以及
在读取操作期间，通过关断所述第一PMOS存取晶体管和所述第二PMOS存取晶体管并且通过导通所述第一NMOS存取晶体管和所述第二NMOS存取晶体管，来读取所述第三存储节点和所述第四存储节点中存储的数据位。
20.一种存储电路，包括：
锁存电路，所述锁存电路包括第一晶体管对至第四晶体管对，每一晶体管对包括通过第一存储节点至第四存储节点中的对应一者串联连接的PMOS晶体管和NMOS晶体管，其中，第二存储节点和第三存储节点中的每一者电耦接到前一级晶体管对中的NMOS晶体管的栅极与后一级晶体管对中的PMOS晶体管的栅极，所述PMOS即p沟道金属氧化物半导体，所述NMOS即n沟道金属氧化物半导体，
存取电路，所述存取电路包括连接到所述第一存储节点至所述第四存储节点的多个存取晶体管，所述存取电路被配置为在所述第一存储节点至所述第四存储节点中的至少一部分存储节点中存储数据位，或者被配置为读取所述第一存储节点至所述第四存储节点中的至少一部分存储节点中存储的数据位；和
控制电路，所述控制电路被配置为控制所述存取电路；
其中，所述存取电路包括：
第一NMOS存取晶体管，所述第一NMOS存取晶体管具有电耦接到所述第一存储节点的源极、电耦接到字线的栅极和电耦接到位线的漏极；
第二NMOS存取晶体管，所述第二NMOS存取晶体管具有电耦接到所述第二存储节点的源极、电耦接到所述字线的栅极和电耦接到互补位线的漏极；
第三NMOS存取晶体管，所述第三NMOS存取晶体管具有电耦接到所述第三存储节点的源极、电耦接到写入字线的栅极和电耦接到写入位线的漏极；以及
第四NMOS存取晶体管，所述第四NMOS存取晶体管具有电耦接到所述第四存储节点的源极、电耦接到所述写入字线的栅极和电耦接到互补写入位线的漏极。
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