CN111208688A - 阵列基板 - Google Patents

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Abstract

本申请公开了一种阵列基板，包括多个呈阵列式排布的子像素，每一所述子像素分为主区和次区，对应每一行所述子像素分别设置一条扫描线，所述扫描线设在所述主区和所述次区之外，对应每一列所述子像素分别设置一条数据线；其中，每一所述子像素还包括主区薄膜晶体管以及次区薄膜晶体管，所述主区薄膜晶体管和所述次区薄膜晶体管的马蹄形U型开口方向为同向。本申请实施例在3TFT_8畴的像素结构中，通过将扫描线设在像素结构的主区和次区之外，且使得主区薄膜晶体管和次区薄膜晶体管的马蹄形U型开口方向为同向，有效提升了像素结构的开口率，从而提升了阵列基板的穿透率。

Description

阵列基板
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板。
背景技术
随着液晶显示技术的发展，显示屏幕的尺寸越来越大，传统采用4畴(4domain)的PSVA(聚合物稳定垂直配向)像素会凸显视角色偏的不良表现。为了提升面板视角表现，3T_8domain(8畴3晶体管)的PSVA像素逐渐应用于大尺寸电视面板的设计，使同一个子像素(subpixel)内主(main)区的4个畴与次(sub)区的4个畴，通过空间和液晶取向差异化的特性，使得正视/侧视之差异减小，即改善侧视色偏等特性。
目前一般利用增加TFT(薄膜晶体管)器件数量进行分压比调节，但将会造成画素开口率/原生穿透率受限；同时，为了防止像素电极中金属走线产生的串扰风险，一般需要增加遮挡金属层做电场屏蔽，降低耦合电容影响像素电压的影响，这将进一步限制开口率提升。
因此，需要改善阵列基板的像素结构设计，尤其针对高分辨率的显示面板而言，亟需提升其像素结构的开口率。
发明内容
本申请实施例提供一种阵列基板，可以有效提升阵列基板的像素结构的开口率，从而提升了阵列基板的穿透率。
本申请实施例提供一种阵列基板，包括多个呈阵列式排布的子像素，每一所述子像素分为主区和次区，对应每一行所述子像素分别设置一条扫描线，所述扫描线设在所述主区和所述次区之外，对应每一列所述子像素分别设置一条数据线；
其中，每一所述子像素还包括主区薄膜晶体管以及次区薄膜晶体管，所述主区薄膜晶体管和所述次区薄膜晶体管的马蹄形U型开口方向为同向。
在一些实施例中，所述主区靠近所述扫描线的一侧，所述次区远离所述扫描线的一侧。
在一些实施例中，所述子像素还包括黑色矩阵，对应设于所述数据线上方或所述扫描线上方。
在一些实施例中，所述主区薄膜晶体管包括第一源极、第一漏极以及第一栅极，所述第一栅极连接至所述扫描线，所述第一源极连接至所述数据线，所述第一漏极经由第一过孔连接至公共电极；所述子像素还包括第一电容以及第二电容，所述第一电容为主区存储电容，所述第一电容的一端连接至所述第一漏极，另一端连接至所述公共电极；所述第二电容为主区液晶电容，所述第二电容的一端连接至所述第一漏极，另一端连接至所述公共电极。
在一些实施例中，所述次区薄膜晶体管包括第二源极、第二漏极以及第二栅极，所述第二栅极连接至所述扫描线，所述第二源极连接至所述数据线，所述第二漏极经由所述次区的像素电极上的竖直主干中心上设置的第二过孔连接至所述公共电极；所述子像素还包括第三电容以及第四电容，所述第三电容为次区存储电容，所述第三电容的一端连接至所述第二漏极，另一端连接至所述公共电极；所述第四电容为次区液晶电容，所述第四电容的一端连接至所述第二漏极，另一端连接至所述公共电极。
在一些实施例中，所述子像素还包括分压薄膜晶体管，所述分压薄膜晶体管包括第三源极、第三漏极以及第三栅极。
在一些实施例中，所述第三漏极的一端连接至所述次区的像素电极，所述第三漏极的另一端经第三过孔桥接至所述公共电极，所述第三源极连接至所述数据线，所述第三栅极连接至所述扫描线。
在一些实施例中，所述子像素在所述主区的像素电极以及所述次区的像素电极的竖直主干上设置有共享棒，所述第三漏极的一端连接至所述次区的像素电极，所述第三漏极的另一端经第三过孔桥接至所述共享棒，所述第三源极连接至所述数据线，所述第三栅极连接至所述扫描线。
在一些实施例中，所述主区的像素电极的竖直主干上或所述次区的像素电极的竖直主干上设置有遮挡金属层。
在一些实施例中，所述次区的像素电极半包围所述主区的像素电极。
本申请实施例提供的阵列基板，在3TFT_8畴的像素结构中，通过将扫描线设在像素结构的主区和次区之外，且使得主区薄膜晶体管和次区薄膜晶体管的马蹄形U型开口方向为同向，有效提升了像素结构的开口率，从而提升了阵列基板的穿透率。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的阵列基板为3T_8畴像素结构时的等效电路示意图。
图2为本申请实施例提供的阵列基板为3T_8畴像素结构时的一实施例像素结构示意图。
图3为本申请实施例提供的阵列基板为3T+_8畴像素结构时的等效电路示意图。
图4为本申请实施例提供的阵列基板为3T+_8畴像素结构时的一实施例像素结构示意图。
图5为本申请实施例提供的阵列基板为3T_8畴像素结构时另一实施例的像素结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
如图1所示，为本申请实施例提供的阵列基板为3T_8畴像素结构时的等效电路示意图。其中，所述阵列基板包括多个呈阵列式排布的子像素，每个子像素可分为主区子像素(main pixel)和次区子像素(sub pixel)，包括主区薄膜晶体管T1、主区液晶电容Clc_main、主区存储电容Cst_main，次区薄膜晶体管T2、分压薄膜晶体管T3、次区液晶电容Clc_sub以及次区存储电容Cst_sub。
具体地，对应每一行所述子像素分别设置一条扫描线(Gate)，所述扫描线(Gate)设在所述主区和所述次区之外，对应每一列所述子像素分别设置一条数据线(Data)。在所述子像素内(pixel)，主区薄膜晶体管(T1)与次区薄膜晶体管(T2)之间电性连接所述扫描线(Gate)。
具体地，所述子像素还包括第一电容以及第二电容，所述第一电容为主区存储电容(Cst_main)，由主区存储电极与相对的公共电极(Acom，阵列基板侧的公共电极)形成，所述主区存储电极经由过孔与主区的像素电极相连接；所述第二电容为主区液晶电容(Cst_sub)，由次区存储电极与相对的公共电极(Acom，阵列基板侧的公共电极)形成，所述次区存储电极经由过孔与次区的像素电极相连接。在同一所述子像素(pixel)内，所述次区存储电极及所述主区存储电极跨过所述扫描线(Gate)相互导通。
具体地，所述主区薄膜晶体管(T1)的第一栅极连接所述扫描线(Gate)，第一源极连接所述数据线(Data)，第一漏极连接所述主区的存储电极或所述主区的像素电极；所述第二薄膜晶体管(T2)的第二栅极连接所述扫描线(Gate)，第二源极连接所述数据线(Data)，第二漏极连接次区存储电极或次区的像素电极。在所述子像素内(pixel)，对应的所述分压薄膜晶体管(T3)的第三栅极连接所述扫描线(Gate)，第三源级连接所述数据线(Data)，第三漏级连接所述公共电极(Acom)。
此等效电路图的作用机理如下：
当所述扫描线(Gate)分别打开所述子像素内(pixel)的3个薄膜晶体管时，所述数据线(Data)的信号通过所述子像素内(pixel)的所述主区薄膜晶体管(T1)和所述次区薄膜晶体管(T2)进入相应的主区子像素(main pixel)和次区子像素(sub pixel),并通过所述子像素内(pixel)的所述分压薄膜晶体管(T3)将所述次区子像素(sub pixel)的部分电压释放到所述公共电极(Acom)上，避免了所述子像素内(pixel)的水平串扰等问题。
如图2所示，为本申请实施例提供的阵列基板为3T_8畴像素结构时的一实施例像素结构示意图。其中，所述阵列基板包括多个呈阵列式排布的子像素，每个子像素分为主区10(main)和次区20(sub)；对应每一行所述子像素分别设置一条扫描线30(Gate)，所述扫描线30(Gate)设在所述主区10(main)和所述次区20(sub)之外，对应每一列所述子像素分别设置一条数据线40(Data)。
优选地，所述主区10靠近所述扫描线30(Gate)的一侧，所述次区20(sub)远离所述扫描线30(Gate)的一侧；所述子像素还包括黑色矩阵，对应设于所述数据线40(Data)上方或所述扫描线30(Gate)上方。
具体地，每一所述子像素还包括主区薄膜晶体管31以及次区薄膜晶体管32，所述主区薄膜晶体管31和所述次区薄膜晶体管32的马蹄形U型开口方向为同向。
其中，所述主区薄膜晶体管31包括第一源极、第一漏极以及第一栅极，所述第一栅极连接至所述扫描线30(Gate)，所述第一源极连接至所述数据线40(Data)，所述第一漏极经由第一过孔311连接至公共电极51(或第二公共电极52，所述第二公共电极52也可以去除)；所述子像素还包括第一电容以及第二电容，所述第一电容为主区存储电容(Cst_main)，所述第一电容的一端连接至所述第一漏极，另一端连接至所述公共电极51；所述第二电容为主区液晶电容(Clc_main)，所述第二电容的一端连接至所述第一漏极，另一端连接至所述公共电极51。
具体地，所述次区薄膜晶体管32包括第二源极、第二漏极以及第二栅极，所述第二栅极连接至所述扫描线30(Gate)，所述第二源极连接至所述数据线40(Data)，所述第二漏极经由所述次区20的像素电极上的竖直主干(Trunk)中心上设置的第二过孔21连接至所述公共电极51；所述子像素还包括第三电容以及第四电容，所述第三电容为次区存储电容(Cst_sub)，所述第三电容的一端连接至所述第二漏极，另一端连接至所述公共电极51；所述第四电容为次区液晶电容(Clc_sub)，所述第四电容的一端连接至所述第二漏极，另一端连接至所述公共电极51。
具体地，所述子像素还包括分压薄膜晶体管33，所述分压薄膜晶体管33包括第三源极、第三漏极以及第三栅极。所述第三漏极的一端连接至所述次区20的像素电极，所述第三漏极的另一端经第三过孔331桥接至所述公共电极51，所述第三源极连接至所述数据线40(Data)，所述第三栅极连接至所述扫描线30(Gate)。
优选地，所述主区10的像素电极的竖直主干(Trunk)上或所述次区20的像素电极的竖直主干(Trunk)上设置有遮挡金属层60；所述主区10与所述次区20的畴交界处还存在暗纹区22。
具体地，所述主区10和所述次区20分别对应四个畴的液晶分子。制程中，所述主区存储电极可以经由过孔与主区像素电极相连接；所述次区存储电极可以经由过孔与次区像素电极相连接。所述公共电极51、所述遮挡金属层60、所述第一栅极、所述第二栅极、所述第三栅极以及所述扫描线30(Gate)通过第一金属层M1制作；所述第一源极、所述第二源极、所述第三源极、所述第一漏极、所述第二漏极、所述第三漏极以及所述数据线40通过第二金属层M2制作。
优选地，所述第一金属层M1其含有Ti、Mo、Ta及Nb中的任一种，所述第二金属层M2含有Cu、Al以及Ag中的任一种。所述主区10的像素电极以及所述次区20的像素电极可以由氧化铟锡(ITO)制成。
如图3所示，为本申请实施例提供的阵列基板为3T+_8畴像素结构时的等效电路示意图。其中，所述阵列基板包括多个呈阵列式排布的子像素，每个子像素可分为主区子像素(main pixel)和次区子像素(sub pixel)，包括主区薄膜晶体管T1、主区液晶电容Clc_main、主区存储电容Cst_main，次区薄膜晶体管T2、分压薄膜晶体管T3、次区液晶电容Clc_sub以及次区存储电容Cst_sub。
具体地，对应每一行所述子像素分别设置一条扫描线(Gate)，所述扫描线(Gate)设在所述主区和所述次区之外，对应每一列所述子像素分别设置一条数据线(Data)。在所述子像素内(pixel)，主区薄膜晶体管(T1)与次区薄膜晶体管(T2)之间电性连接所述扫描线(Gate)。
具体地，所述子像素还包括第一电容以及第二电容，所述第一电容为主区存储电容(Cst_main)，由主区存储电极与相对的公共电极(Acom，阵列基板侧的公共电极)形成，所述主区存储电极经由过孔与主区的像素电极相连接；所述第二电容为主区液晶电容(Cst_sub)，由次区存储电极与相对的公共电极(Acom，阵列基板侧的公共电极)形成，所述次区存储电极经由过孔与次区的像素电极相连接。在同一所述子像素(pixel)内，所述次区存储电极及所述主区存储电极跨过所述扫描线(Gate)相互导通。
具体地，所述主区薄膜晶体管(T1)的第一栅极连接所述扫描线(Gate)，第一源极连接所述数据线(Data)，第一漏极连接所述主区的存储电极或所述主区的像素电极；所述第二薄膜晶体管(T2)的第二栅极连接所述扫描线(Gate)，第二源极连接所述数据线(Data)，第二漏极连接次区存储电极或次区的像素电极。在所述子像素内(pixel)，对应的所述分压薄膜晶体管(T3)的第三栅极连接所述扫描线(Gate)，第三源级连接所述数据线(Data)，第三漏级连接共享棒(Share bar)。
此等效电路图的作用机理如下：
当所述扫描线(Gate)分别打开所述子像素内(pixel)的3个薄膜晶体管时，所述数据线(Data)的信号通过所述子像素内(pixel)的所述主区薄膜晶体管(T1)和所述次区薄膜晶体管(T2)进入相应的主区子像素(main pixel)和次区子像素(sub pixel),并通过所述子像素内(pixel)的所述分压薄膜晶体管(T3)将所述次区子像素(sub pixel)的部分电压释放到所述共享放电棒(Share bar)上，避免了所述子像素内(pixel)的水平串扰等问题。
如图4所示，为本申请实施例提供的阵列基板为3T+_8畴像素结构时的一实施例像素结构示意图。其中，所述阵列基板包括多个呈阵列式排布的子像素，每个子像素分为主区10(main)和次区20(sub)；对应每一行所述子像素分别设置一条扫描线30(Gate)，所述扫描线30(Gate)设在所述主区10(main)和所述次区20(sub)之外，对应每一列所述子像素分别设置一条数据线40(Data)。
优选地，所述主区10靠近所述扫描线30(Gate)的一侧，所述次区20(sub)远离所述扫描线30(Gate)的一侧；所述子像素还包括黑色矩阵，对应设于所述数据线40(Data)上方或所述扫描线30(Gate)上方。
具体地，每一所述子像素还包括主区薄膜晶体管31以及次区薄膜晶体管32，所述主区薄膜晶体管31和所述次区薄膜晶体管32的马蹄形U型开口方向为同向。
其中，所述主区薄膜晶体管31包括第一源极、第一漏极以及第一栅极，所述第一栅极连接至所述扫描线30(Gate)，所述第一源极连接至所述数据线40(Data)，所述第一漏极经由第一过孔311连接至公共电极51(或第二公共电极52，所述第二公共电极52也可以去除)；所述子像素还包括第一电容以及第二电容，所述第一电容为主区存储电容(Cst_main)，所述第一电容的一端连接至所述第一漏极，另一端连接至所述公共电极51；所述第二电容为主区液晶电容(Clc_main)，所述第二电容的一端连接至所述第一漏极，另一端连接至所述公共电极51。
具体地，所述次区薄膜晶体管32包括第二源极、第二漏极以及第二栅极，所述第二栅极连接至所述扫描线30(Gate)，所述第二源极连接至所述数据线40(Data)，所述第二漏极经由所述次区20的像素电极上的竖直主干(Trunk)中心上设置的第二过孔21连接至所述公共电极51；所述子像素还包括第三电容以及第四电容，所述第三电容为次区存储电容(Cst_sub)，所述第三电容的一端连接至所述第二漏极，另一端连接至所述公共电极51；所述第四电容为次区液晶电容(Clc_sub)，所述第四电容的一端连接至所述第二漏极，另一端连接至所述公共电极51。
具体地，所述子像素还包括分压薄膜晶体管33，所述分压薄膜晶体管33包括第三源极、第三漏极以及第三栅极。所述第三漏极的一端连接至所述次区20的像素电极，所述第三漏极的另一端经第三过孔331桥接至共享棒70(Share bar)，所述第三源极连接至所述数据线40(Data)，所述第三栅极连接至所述扫描线30(Gate)。其中，所述次区20的像素电极连接的走线上设置所述共享棒70(Share bar)，所述共享棒70(Share bar)经由所述主区10的像素电极的竖直主干(Trunk)延伸至所述次区20的像素电极的竖直主干(Trunk)中心。
优选地，所述次区20的像素电极的竖直主干(Trunk)上设置有遮挡金属层60；所述主区10与所述次区20的畴交界处还存在暗纹区22。
具体地，所述主区10和所述次区20分别对应四个畴的液晶分子。制程中，所述主区存储电极可以经由过孔与主区像素电极相连接；所述次区存储电极可以经由过孔与次区像素电极相连接。所述公共电极51、所述遮挡金属层60、所述第一栅极、所述第二栅极、所述第三栅极、所述次区20的像素电极连接的走线以及所述扫描线30(Gate)通过第一金属层M1制作；所述第一源极、所述第二源极、所述第三源极、所述第一漏极、所述第二漏极、所述第三漏极、所述共享棒70(Share bar)以及所述数据线40通过第二金属层M2制作。
优选地，所述第一金属层M1其含有Ti、Mo、Ta及Nb中的任一种，所述第二金属层M2含有Cu、Al以及Ag中的任一种。所述主区10的像素电极以及所述次区20的像素电极可以由氧化铟锡(ITO)制成。
如图5所示，为本申请实施例提供的阵列基板为3T_8畴像素结构时另一实施例的像素结构示意图。为了极致开口率/穿透率提升，本申请实施例将3T_8畴像素结构中的数据线侧屏蔽用的第一层金属层M1部件—公共电极(ACOM)去除，通过将主区10的像素电极被次区20的像素电极形成半包围结构23，以此减小低灰阶下较亮的主区之水平串扰风险，由此保证显示面板的显示品质，在控制所述主区10与所述次区20的畴交界处存在的暗纹区的同时，大幅提高开口率。优选地，图5所述实施例也适用于3T+_8畴像素结构。
优选地，本申请实施例提供的阵列基板所具有的3T_8畴像素结构以及3T+_8畴的像素结构均适用于常规COA(阵列上彩色滤光片，color filter on array)阵列基板或者不采用COA制程的阵列基板。
本申请实施例提供的阵列基板，在3TFT_8畴的像素结构中，通过将扫描线设在像素结构的主区和次区之外，且使得主区薄膜晶体管和次区薄膜晶体管的马蹄形U型开口方向为同向，有效提升了像素结构的开口率，从而提升了阵列基板的穿透率。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种阵列基板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种阵列基板，其特征在于，包括多个呈阵列式排布的子像素，每一所述子像素分为主区和次区，对应每一行所述子像素分别设置一条扫描线，所述扫描线设在所述主区和所述次区之外，对应每一列所述子像素分别设置一条数据线；
其中，每一所述子像素还包括主区薄膜晶体管以及次区薄膜晶体管，所述主区薄膜晶体管和所述次区薄膜晶体管的马蹄形U型开口方向为同向。
2.如权利要求1所述的阵列基板，其特征在于，所述主区靠近所述扫描线的一侧，所述次区远离所述扫描线的一侧。
3.如权利要求2所述的阵列基板，其特征在于，所述子像素还包括黑色矩阵，对应设于所述数据线上方或所述扫描线上方。
4.如权利要求3所述的阵列基板，其特征在于，所述主区薄膜晶体管包括第一源极、第一漏极以及第一栅极，所述第一栅极连接至所述扫描线，所述第一源极连接至所述数据线，所述第一漏极经由第一过孔连接至公共电极；所述子像素还包括第一电容以及第二电容，所述第一电容为主区存储电容，所述第一电容的一端连接至所述第一漏极，另一端连接至所述公共电极；所述第二电容为主区液晶电容，所述第二电容的一端连接至所述第一漏极，另一端连接至所述公共电极。
5.如权利要求3所述的阵列基板，其特征在于，所述次区薄膜晶体管包括第二源极、第二漏极以及第二栅极，所述第二栅极连接至所述扫描线，所述第二源极连接至所述数据线，所述第二漏极经由所述次区的像素电极上的竖直主干中心上设置的第二过孔连接至所述公共电极；所述子像素还包括第三电容以及第四电容，所述第三电容为次区存储电容，所述第三电容的一端连接至所述第二漏极，另一端连接至所述公共电极；所述第四电容为次区液晶电容，所述第四电容的一端连接至所述第二漏极，另一端连接至所述公共电极。
6.如权利要求3所述的阵列基板，其特征在于，所述子像素还包括分压薄膜晶体管，所述分压薄膜晶体管包括第三源极、第三漏极以及第三栅极。
7.如权利要求6所述的阵列基板，其特征在于，所述第三漏极的一端连接至所述次区的像素电极，所述第三漏极的另一端经第三过孔桥接至所述公共电极，所述第三源极连接至所述数据线，所述第三栅极连接至所述扫描线。
8.如权利要求6所述的阵列基板，其特征在于，所述子像素在所述主区的像素电极以及所述次区的像素电极的竖直主干上设置有共享棒，所述第三漏极的一端连接至所述次区的像素电极，所述第三漏极的另一端经第三过孔桥接至所述共享棒，所述第三源极连接至所述数据线，所述第三栅极连接至所述扫描线。
9.如权利要求3所述的阵列基板，其特征在于，所述主区的像素电极的竖直主干上或所述次区的像素电极的竖直主干上设置有遮挡金属层。
10.如权利要求3所述的阵列基板，其特征在于，所述次区的像素电极半包围所述主区的像素电极。
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