CN113325646A - 像素结构及具有该像素结构的显示面板 - Google Patents

Abstract

本申请提供一种像素结构及具有该像素结构的显示面板，通过将3T像素结构中用于控制次像素区域亮度的第一薄膜晶体管中至少设置两条沟道，从而增加了第一薄膜晶体管的沟道的数量，也增大了由于曝光机在棱镜拼接处与棱镜非拼接处的曝光量差异导致的拼接处的第一薄膜晶体管的沟道宽度的变化量，从而减少了第二薄膜晶体管的宽长比与第一薄膜晶体管的宽长比之间的比值在拼接处与非拼接处之间的差异，因此降低了拼接处与非拼接处的次像素区域的亮度的差异，即降低了拼接处与非拼接处的像素单元的整体亮度的差异，最终改善了显示面板显示不均匀的问题。

Description

像素结构及具有该像素结构的显示面板

技术领域

本申请涉及显示技术领域，尤其涉及一种像素结构及具有该像素结构的显示面板。

背景技术

目前，为了增大视角、提高对比度，很多显示面板例如VA(vertical alignment)垂直配向型液晶显示面板可采用包括多个不同液晶配向区域的像素结构，例如将像素结构的每个亚像素单元分为主像素区域和次像素区域，主像素区域和次像素区域的液晶分子的配向不同。但是，这种包括多个液晶配向区域的像素结构在不同视角时可能发生色偏现象，为了改善这种色偏现象，在每个亚像素单元可以通过3个薄膜晶体管(Thin FilmTransistor，TFT)来控制像素电极，3个TFT为主薄膜晶体管、次薄膜晶体管和分享薄膜晶体管，其中，主薄膜晶体管用于控制主像素区域亮度，次薄膜晶体管和分享薄膜晶体管用于控制次像素区域亮度，从而使主像素区域和次像素区域具有不同亮度，并且主像素区域和次像素区域中的液晶分子还可以分别具有多个不同的配向，从而使每个亚像素形成不同亮度并在各个不同亮度的区域还分别具有多个不同液晶配向区的像素结构，以改善色偏现象。

如图2、图3和图4所示，在显示面板的每个像素单元包括主像素区域10和次像素区域20的3T像素结构中，通过主薄膜晶体管3控制主像素区域10的亮度，通过次薄膜晶体管1和分享薄膜晶体管2控制次像素区域20的亮度，其中，分享薄膜晶体管2利用分享电极(share bar)将次像素区域20的电位拉低，从而使主像素区域10和次像素区域20的亮度不同，由此起到扩大显示面板视角的作用。也就是说，次像素区域20的亮度受到分享薄膜晶体管2和次薄膜晶体管1之间的分压比的影响，根据TFT的导电沟道的宽长比(W/L)越大，TFT的漏电流越大，分压越少，可以理解次像素区域20的亮度具体受到分享薄膜晶体管2的沟道的宽长比与次薄膜晶体管1的沟道的宽长比之间的比值的影响，分享薄膜晶体管2的沟道的宽长比与次薄膜晶体管1的沟道的宽长比之间的比值越大，则说明分享薄膜晶体管2的分压越大，次像素区域20被分享薄膜晶体管2分走的电压越大，次像素区域20的亮度越低。

目前，TFT的曝光工艺普遍采用多棱镜拼接组合的曝光机，图1为现有技术的曝光机的多棱镜组合的结构示意图，如图1所示，由于在各棱镜11之间的拼接处12和在各棱镜11本体的非拼接处13的曝光量存在一定差异，使得拼接处对应形成的TFT的沟通的长度和宽度与非拼接处对应形成的TFT的长度和宽度不同，导致拼接处对应形成的TFT的沟道的宽长比与非拼接处对应形成的TFT的沟道的宽长比不同，这在3T像素结构中会使得拼接处和非拼接处分别对应形成的次薄膜晶体管1和分享薄膜晶体管2的沟道的长度和宽度均不同，即拼接处和非拼接处的分享薄膜晶体管2的沟道的宽长比与次薄膜晶体管1的沟道的宽长比之间的比值不同，使得拼接处和非拼接处的次像素区域20的亮度不同，导致拼接处和非拼接处的像素的主像素区域10和次像素区域20的亮度差不一致，即拼接处和非拼接处的像素的亮度不一致，从而造成显示面板显示不均匀现象。

因此，目前亟需提出一种新的像素结构，以改善由于曝光机在棱镜拼接处和非拼接处的曝光量的差异导致的拼接处和非拼接处的像素的亮度不一致，从而造成显示面板显示不均匀的问题。

发明内容

为了解决上述问题，本申请实施例提供一种像素结构及具有该像素结构的显示面板。

第一方面，本申请实施例提供一种像素结构，该像素结构包括多个呈阵列分布的像素单元，每一所述像素单元划分为主像素区域和次像素区域，所述主像素区域设有主像素电极，所述次像素区域设有次像素电极；每一所述像素单元包括第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管，所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极和所述第三薄膜晶体管的栅极连接，所述第一薄膜晶体管的漏极和所述第二薄膜晶体管的源极连接所述次像素电极，所述第三薄膜晶体管的漏极连接所述主像素电极；其中，所述第一薄膜晶体管的源极和漏极之间至少包括两条沟道，每条所述沟道处均设有半导体层。

在一些实施例中，所述第一薄膜晶体管的漏极包括互相连通的第一漏极和第二漏极，所述第一漏极与所述第一薄膜晶体管的源极形成第一沟道，所述第二漏极与所述第一薄膜晶体管的源极形成第二沟道。

在一些实施例中，所述第一薄膜晶体管的源极的形状为U型，所述第一沟道的形状为U型，所述第二沟道的形状为I型。

在一些实施例中，所述第一薄膜晶体管的源极的形状为双U型，所述第一沟道和所述第二沟道的形状均为U型。

在一些实施例中，所述第二薄膜晶体管的源极和漏极之间的沟道的宽度小于所述第一薄膜晶体管的源极和漏极之间的沟道的宽度。

在一些实施例中，所述第二薄膜晶体管的源极和漏极之间的沟道的宽度与所述第一薄膜晶体管的源极和漏极之间的沟道的宽度的比值大于第一阈值。

在一些实施例中，所述第一沟道处设有第一半导体层，所述第二沟道处设有第二半导体层，其中，所述第一半导体层和所述第二半导体层互相连通。

第二方面，本申请实施例提供一种显示面板，该显示面板包括如上所述的像素结构，以及多条扫描线、多条数据线和多个共享电极；所述扫描线设于每行像素单元的主像素区域和次像素区域之间，所述数据线设于两列像素单元之间；所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极和所述第三薄膜晶体管的栅极均分别连接所述扫描线，所述第一薄膜晶体管的源极和所述第三薄膜晶体管的源极连接所述数据线，所述第二薄膜晶体管的漏极连接所述共享电极。

在一些实施例中，该显示面板还包括第一存储电容、第二存储电容、第一液晶电容、第二液晶电容，以及多条公共电极线；所述第一薄膜晶体管的漏极和所述第二薄膜晶体管的源极通过并联的所述第一存储电容和所述第一液晶电容经所述次像素电极连接所述公共电极线，所述第三薄膜晶体管的漏极通过并联的所述第二存储电容和所述第二液晶电容经所述主像素电极连接所述公共电极线。

在一些实施例中，所述共享电极线的电压大于所述公共电极线的电压。

本申请实施例提供的像素结构及具有该像素结构的显示面板，通过将3T像素结构中用于控制次像素区域亮度的第一薄膜晶体管的源极和漏极之间至少设置两条沟道，且每条沟道处均设有半导体层，从而比现有技术的次薄膜晶体管的源极和漏极之间仅有一条沟道至少增加一条沟道，由此增加了第一薄膜晶体管的沟道的数量，即增大了第一薄膜晶体管的沟道开口的数量，也增大了由于曝光机在棱镜拼接处与棱镜非拼接处的曝光量差异导致的拼接处的第一薄膜晶体管的沟道宽度的变化量，从而减少了第二薄膜晶体管的宽长比与第一薄膜晶体管的宽长比之间的比值在拼接处与非拼接处之间的差异，因此降低了拼接处与非拼接处的次像素区域的亮度的差异，即降低了拼接处与非拼接处的像素单元的整体亮度的差异，最终改善了显示面板显示不均匀的问题。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为现有技术的曝光机的多棱镜组合的结构示意图；

图2为现有技术的3T像素结构的平面结构示意图；

图3为图2中的主薄膜晶体管、次薄膜晶体管和分享薄膜晶体管的细节图；

图4为本申请实施例提供的像素结构的等效电路示意图；

图5本申请实施例提供的像素结构的第一种平面结构示意图；

图6为图5中的第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管的细节图；

图7为本申请实施例提供的像素结构的第二种平面结构示意图；

图8为图7中的第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管的细节图；

图9为本申请实施例提供的显示面板的等效电路图。

其中：

11、棱镜 12、拼接处 13、非拼接处

10、主像素区域 20、次像素区域 100、主像素电极

200、次像素电极 1011、第一漏极 1012、第二漏极

1、次薄膜晶体管 2、分享薄膜晶体管 3、主薄膜晶体管

101、第一薄膜晶体管 102、第二薄膜晶体管 103、第三薄膜晶体管

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请所有实施例为区分薄膜晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。由于薄膜晶体管的源极和漏极是对称的，因此其源极和漏极是可以互换的。按附图中的形态规定薄膜晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本申请所有实施例的薄膜晶体管可以包括P型和/或N型晶体管两种，其中，P型薄膜晶体管在栅极为低电位时打开，在栅极为高电位时关闭；N型薄膜晶体管在栅极为高电位时打开，在栅极为低电位时关闭。本申请所有实施例的薄膜晶体管可以为顶栅结构或顶栅结构等。在本申请实施例的附图的薄膜晶体管中，密格纹路表示栅极层，密点纹路表示源极层，斜线纹路表示漏极层。

需要说明的是，曝光机在棱镜拼接处的曝光量和在棱镜非拼接处的曝光量之间的差异，对拼接处形成的TFT的沟道的宽度和长度都有影响，但是对长度(源极和漏极之间的距离)的影响较小，对宽度(源极和漏极重合的长度)的影响较大。例如，如图2所示，在3T像素结构中，拼接处12的次薄膜晶体管1的沟道的长度、非拼接处13的次薄膜晶体管1的沟道的长度、拼接处的分享薄膜晶体管2的沟道的长度、非拼接处13的分享薄膜晶体管2的沟道的长度均几乎相同，因此拼接处或非拼接处的分享薄膜晶体管2的沟道的宽长比与次薄膜晶体管1的沟道的宽长比之间的比值，相当于拼接处或非拼接处的分享薄膜晶体管2的沟道的宽度与次薄膜晶体管1的沟道的宽度之间的比值，也就是说，本申请实施例仅需要考虑拼接处或非拼接处的次薄膜晶体管1的沟道的宽度和分享薄膜晶体管2的沟道的宽度即可。

已知TFT的沟道制作过程为：在阵列基板上依次形成栅极金属层、栅极绝缘层、有源层和源漏极金属层，采用曝光工艺图案化源漏极金属层，然后根据图案化的源漏极金属层，在有源层上蚀刻形成TFT的导电沟道。然而，由于曝光机采用棱镜拼接组合结构，光线在拼接处存在较大衍射，造成拼接处的曝光量较低，使得拼接处对应的TFT的沟道的宽度变小。由此使得拼接处对应形成的TFT的宽度比非拼接处对应形成的TFT的宽度要小，即拼接处对应的次薄膜晶体管1的宽度比非拼接处对应的次薄膜晶体管1的宽度小，拼接处对应的分享薄膜晶体管2的宽度比非拼接处对应的分享薄膜晶体管2的宽度小。

需要注意的是，沟道的宽度变短的量与该沟道具有的开口数量有关，而每条沟道一般为两端开口，因此，若将拼接处的沟道在每个开口变短的变化量设置为△W，则拼接处的一条沟道的宽度变短的量为2△W。如图2所示，若非拼接处的分享薄膜晶体管2的沟道的宽度为W2，非拼接处的次薄膜晶体管1的沟道的宽度为W1(一般W2＜W1)，则非拼接处的分享薄膜晶体管2的沟道的宽度与次薄膜晶体管1的沟道的宽度之间的比值为W2/W1；拼接处的分享薄膜晶体管2的沟道的宽度为W2-2△W，非拼接处的次薄膜晶体管1的沟道的宽度为W1-2△W，则拼接处的分享薄膜晶体管2的沟道的宽度与次薄膜晶体管1的沟道的宽度之间的比值为(W2-2△W)/(W1-2△W)。

例如，若W2＝5μm，W1＝20μm，△W＝3μm，则非拼接处的分享薄膜晶体管2的沟道的宽度与次薄膜晶体管1的沟道的宽度之间的比值为W2/W1＝5/20＝25％，拼接处的分享薄膜晶体管2的沟道的宽度与次薄膜晶体管1的沟道的宽度之间的比值为(W2-2△W)/(W1-2△W)＝(5-0.3*2)/(20-0.3*2)＝22.7％，即，拼接处比非拼接处的次像素区域20的电位被3T分走得更少，因此拼接处的次像素区域20比非拼接处的次像素区域20的亮度更高，使得拼接处比非拼接处的屏幕亮度更高，拼接处对应处的画面在整体画面表现为水平白带，因此出现显示不均匀的现象。

另外还需要说明的是，本申请实施例是基于现有技术的次薄膜晶体管1的源极和漏极之间仅有一条沟道作为参照的前提下进行的改进方案。

针对上述问题，本申请实施例提供一种像素结构，如图5、图6、图7和图8所示，该像素结构包括多个呈阵列分布的像素单元，每一像素单元被划分为主像素区域10和次像素区域20，主像素区域10内设有主像素电极100，次像素区域20内设有次像素电极200；每一像素单元包括第一薄膜晶体管T1 101、第二薄膜晶体管T2 102和第三薄膜晶体管T3 103，第一薄膜晶体管T1的栅极、第二薄膜晶体管T2的栅极和第三薄膜晶体管T3的栅极连接，第一薄膜晶体管T1的漏极和第二薄膜晶体管T2的源极连接次像素电极200，第三薄膜晶体管T3的漏极连接主像素电极100。

需要说明的是，第一薄膜晶体管T1和第二薄膜晶体管T2可以互换，为了便于说明，在本申请实施例中，第一薄膜晶体管T1 101相当于3T像素结构中的次薄膜晶体管1，第二薄膜晶体管T2 102相当于3T像素结构中的分享薄膜晶体管2，第一薄膜晶体管T1和第二薄膜晶体管T2用于控制次像素区域20的亮度；第三薄膜晶体管T3 103相当于3T像素结构中的主薄膜晶体管3，第三薄膜晶体管T3用于控制主像素区域10的亮度。

其中，第一薄膜晶体管T1的源极和漏极之间至少包括两条沟道，每条沟道处均设有半导体层，可以理解的是，半导体层即为有源层，半导体层用于形成源极和漏极之间的沟道，沟道的宽度以实际填充的半导体层的宽度为准。

例如，若第一薄膜晶体管T1的源极和漏极之间包括两条沟道(若其中一条沟道的宽度为W3，另一条沟道的宽度为W4，则第一薄膜晶体管T1的总沟道的宽度W1＝W3+W4)，则拼接处的第一薄膜晶体管T1的沟道的开口数量为4个，即拼接处的第一薄膜晶体管T1的沟道的宽度变短的量为4△，拼接处的第一薄膜晶体管T1的沟道的宽度W1-4△W，承接上述的举例，拼接处的第二薄膜晶体管T2的沟道的宽度与第一薄膜晶体管T1的沟道的宽度之间的比值为(W2-2△W)/(W1-4△W)＝(5-0.3*2)/(20-0.3*4)＝23.4％，比现有技术的拼接处的分享薄膜晶体管2的沟道的宽度与次薄膜晶体管1的沟道的宽度之间的比值(W2-2△W)/(W1-2△W)＝22.7％更大，更接近非拼接处的第二薄膜晶体管T2的沟道的宽度与第一薄膜晶体管T1的沟道的宽度之间的比值W2/W1＝＝25％，这样减少了第二薄膜晶体管T2的宽长比与第一薄膜晶体管T1的宽长比之间的比值在拼接处与非拼接处之间的差异，也就是减少了第二薄膜晶体管T2的宽长比与第一薄膜晶体管T1的宽长比之间的比值在拼接处的变异量。

需要注意的是，在第一薄膜晶体管T1中增设沟道时，需保持第一薄膜晶体管T1的总沟道的宽度W1不变，即图4-图7中的第一薄膜晶体管T1的第一沟道的宽度W3与第二沟道的宽度W4之和与图2中的次薄膜晶体管的沟道W1相同。

本申请实施例提供的像素结构，通过将3T像素结构中用于控制次像素区域20亮度的第一薄膜晶体管T1的源极和漏极之间至少设置两条沟道，且每条沟道处均设有半导体层，从而比现有技术的次薄膜晶体管1的源极和漏极之间仅有一条沟道至少增加一条沟道，由此增加了第一薄膜晶体管T1的沟道的数量，即增大了第一薄膜晶体管T1的沟道开口的数量，也增大了由于曝光机在棱镜拼接处与棱镜非拼接处的曝光量差异导致的拼接处的第一薄膜晶体管T1的沟道宽度的变化量，从而增大了拼接处的第二薄膜晶体管T2的宽长比与第一薄膜晶体管T1的宽长比之间的比值，因此减少了第二薄膜晶体管T2的宽长比与第一薄膜晶体管T1的宽长比之间的比值在拼接处与非拼接处之间的差异，也就是减少了第二薄膜晶体管T2的宽长比与第一薄膜晶体管T1的宽长比之间的比值在拼接处的变异量，从而降低了拼接处与非拼接处的次像素区域20的亮度的差异，即降低了拼接处与非拼接处的像素单元的整体亮度的差异，最终改善了显示面板显示不均匀的问题。

在一些实施例中，第一薄膜晶体管T1的漏极包括互相连通的第一漏极1011(相当于现有技术中次薄膜晶体管1的原有漏极)和第二漏极1012(相当于本申请实施例在现有技术中次薄膜晶体管1中增设的另一漏极)，第一漏极1011与第一薄膜晶体管T1的源极形成第一沟道，第二漏极1012与第一薄膜晶体管T1的源极形成第二沟道。

其中，第一薄膜晶体管T1的源极的形状可以为如图5和图6所示的U型，将第二漏极1012设置于第一薄膜晶体管T1和第二薄膜晶体管T2之间，此时第一薄膜晶体管T1的源极与第一漏极1011形成的第一沟道为U型，第一薄膜晶体管T1的源极与第二漏极1012形成的第二沟道为I型，或者，第一薄膜晶体管T1的源极的形状还可以为如图7和图8所示的双U型，将第二漏极1012设置于第一薄膜晶体管T1的源极的第二个U型处，此时第一薄膜晶体管T1的源极与第一漏极1011形成的第一沟道为U型，第一薄膜晶体管T1的源极与第二漏极1012形成的第二沟道也为U型。也就是说，本申请实施例的第一薄膜晶体管T1在图2中现有技术的次薄膜晶体管1仅有一个沟道的基础上，通过增设第二漏极1012而增设了第二沟道，由此增加了沟道的数量，增加了沟道开口的数量。另外，还可以将图5和图6结合，在第一薄膜晶体管T1中增加两条沟道，或者其他改变第一薄膜晶体管T1的源极和/或漏极的形状和相对位置来增加更多沟道的方式。由此可以看出，该像素结构在第一薄膜晶体管T1中增设沟道是通过改变第一薄膜晶体管T1的源极和/或漏极实现的，因此并不会增加膜厚，设计成本较低，效益较高。

其中，本申请实施例在第一沟道处设有第一半导体层，第二沟道处设有第二半导体层，其中，第一半导体层和第二半导体层互相连通，以使得第一薄膜晶体管T1的源极和第二漏极1012之间形成增设的第二沟道。

基于上述实施例，本申请实施例提供一种显示面板，图9为本申请实施例提供的显示面板的等效电路图，如图9所示，该显示面板包括如上所述的像素结构，以及多条扫描线Gate、多条数据线Data和多个共享电极share bar；扫描线设于每行像素单元的主像素区域10和次像素区域20之间，数据线设于两列像素单元之间；第一薄膜晶体管T1的栅极、第二薄膜晶体管T2的栅极和第三薄膜晶体管T3的栅极均分别连接扫描线Gate，第一薄膜晶体管T1的源极和第三薄膜晶体管T3的源极连接数据线Data，第二薄膜晶体管T2的漏极连接共享电极share bar。

在一些实施例中，该显示面板还包括第一存储电容Cst1、第二存储电容Cst2、第一液晶电容Clc1、第二液晶电容Clc2，以及多条公共电极线com；第一薄膜晶体管T1的漏极和第二薄膜晶体管T2的源极通过并联的第一存储电容Cst1和第一液晶电容Clc1经次像素电极(Sub pixel)200连接公共电极线com，第三薄膜晶体管T3的漏极通过并联的第二存储电容Cst2和第二液晶电容Clc2经主像素电极(Main pixel)100连接公共电极线com。

另外，为了使得第二薄膜晶体管T2的沟道的宽度与第一薄膜晶体管T1的沟道的宽度之间的比值W2/W1在拼接处与非拼接处尽量接近，还可以增加第二薄膜晶体管T2的源极和漏极之间的沟道的宽度。

例如，将第二薄膜晶体管T2的沟道的宽度由W2增大为W2'，承接上述的举例，若将W2＝5μm增大为W2'＝6μm，则非拼接处的第二薄膜晶体管T2的沟道的宽度与第一薄膜晶体管T1的沟道的宽度之间的比值为W2'/W1＝6/20＝30％，拼接处的第二薄膜晶体管T2的沟道的宽度与第一薄膜晶体管T1的沟道的宽度之间的比值为(W2'-2△W)/(W1-4△W)＝(6-0.3*2)/(20-0.3*4)＝28.7％，28.7％比30％减小1.3％，而现有技术的22.7％比25％减小2.3％，由此进一步减少了第二薄膜晶体管T2的宽长比与第一薄膜晶体管T1的宽长比之间的比值在拼接处与非拼接处之间的差异，也就是减少了第二薄膜晶体管T2的宽长比与第一薄膜晶体管T1的宽长比之间的比值在拼接处的变异量。

需要说明的是，增大第二薄膜晶体管T2的沟道的宽度W2，是在第一薄膜晶体管T1的沟道的宽度W1已经确定的情况下，此时，第二薄膜晶体管的源极和漏极之间的沟道的宽度W2与第一薄膜晶体管的源极和漏极之间的沟道的宽度W1的比值W2/W1大于第一阈值，由于W1固定，则通过调整第一阈值而调整W2的值，使W2增大为W2’。

进一步地，由于增加第二薄膜晶体管T2的沟道的宽度会减小像素单元的穿透率，因此还可以通过提高共享电极的电压，来补偿像素单元的穿透率，比如使共享电极线Sharebar的电压大于公共电极线Com的电压。

本申请实施例提供的像素结构及具有该像素结构的显示面板，通过以下两点对现有的3T像素结构进行改进：

1、通过改变3T像素结构中的次薄膜晶体管1的源极和/或漏极的形状和相对位置，从而在3T像素结构中的次薄膜晶体管1的源极和漏极之间增设至少一条沟道形成本申请实施例的第一薄膜晶体管T1，由此增加了3T像素结构中的次薄膜晶体管1的沟道数量，即增加了次薄膜晶体管1的沟道开口数量。

2、增加第二薄膜晶体管T2的源极和漏极之间的沟道的宽度W2，使第二薄膜晶体管的源极和漏极之间的沟道的宽度与第一薄膜晶体管的源极和漏极之间的沟道的宽度的比值大于第一阈值。

通过以上两点，减少了第二薄膜晶体管T2的宽长比与第一薄膜晶体管T1的宽长比之间的比值在拼接处与非拼接处之间的差异，因此降低了拼接处与非拼接处的次像素区域20的亮度的差异，即降低了拼接处与非拼接处的像素单元的整体亮度的差异，最终改善了显示面板显示不均匀的问题。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种像素结构，其特征在于，包括多个呈阵列分布的像素单元，每一所述像素单元划分为主像素区域和次像素区域，所述主像素区域设有主像素电极，所述次像素区域设有次像素电极；

每一所述像素单元包括第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管，所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极和所述第三薄膜晶体管的栅极连接，所述第一薄膜晶体管的漏极和所述第二薄膜晶体管的源极连接所述次像素电极，所述第三薄膜晶体管的漏极连接所述主像素电极；

其中，所述第一薄膜晶体管的源极和漏极之间至少包括两条沟道，每条所述沟道处均设有半导体层。

2.如权利要求1所述的像素结构，其特征在于，所述第一薄膜晶体管的漏极包括互相连通的第一漏极和第二漏极，所述第一漏极与所述第一薄膜晶体管的源极形成第一沟道，所述第二漏极与所述第一薄膜晶体管的源极形成第二沟道。

3.如权利要求2所述的像素结构，其特征在于，所述第一薄膜晶体管的源极的形状为U型，所述第一沟道的形状为U型，所述第二沟道的形状为I型。

4.如权利要求2所述的像素结构，其特征在于，所述第一薄膜晶体管的源极的形状为双U型，所述第一沟道和所述第二沟道的形状均为U型。

5.如权利要求1所述的像素结构，其特征在于，所述第二薄膜晶体管的源极和漏极之间的沟道的宽度小于所述第一薄膜晶体管的源极和漏极之间的沟道的宽度。

6.如权利要求5所述的像素结构，其特征在于，所述第二薄膜晶体管的源极和漏极之间的沟道的宽度与所述第一薄膜晶体管的源极和漏极之间的沟道的宽度的比值大于第一阈值。

7.如权利要求2所述的像素结构，其特征在于，所述第一沟道处设有第一半导体层，所述第二沟道处设有第二半导体层，其中，所述第一半导体层和所述第二半导体层互相连通。

8.一种显示面板，其特征在于，包括权利要求1-7任一项所述的像素结构，以及多条扫描线、多条数据线和多个共享电极；

所述扫描线设于每行像素单元的主像素区域和次像素区域之间，所述数据线设于两列像素单元之间；

所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极和所述第三薄膜晶体管的栅极均分别连接所述扫描线，所述第一薄膜晶体管的源极和所述第三薄膜晶体管的源极连接所述数据线，所述第二薄膜晶体管的漏极连接所述共享电极。

9.如权利要求8所述的显示面板，其特征在于，还包括第一存储电容、第二存储电容、第一液晶电容、第二液晶电容，以及多条公共电极线；

所述第一薄膜晶体管的漏极和所述第二薄膜晶体管的源极通过并联的所述第一存储电容和所述第一液晶电容经所述次像素电极连接所述公共电极线，所述第三薄膜晶体管的漏极通过并联的所述第二存储电容和所述第二液晶电容经所述主像素电极连接所述公共电极线。

10.如权利要求9所述的显示面板，其特征在于，所述共享电极线的电压大于所述公共电极线的电压。

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