CN111200481B - Polar码译码过程中提高计算单元通用性的方法 - Google Patents

Abstract

Polar码译码过程中提高计算单元通用性的方法，采用由一个加法器及其辅助电路构成的h函数电路，计算对数似然比时，在前期尽量多地实现f函数功能，即找出两个输入变量中绝对值较小的一个，然后再根据两个输入的正负关系决定输出的是正值还是负值；在后期尽量多地实现g函数功能，即对两个输入做加法或者减法操作；本发明进一步提供了h函数电路的一种具体结构。通过算法和电路的优化，本发明提高了polar译码的速度和准确率，同时减小了polar译码器的面积。

Description

Polar码译码过程中提高计算单元通用性的方法

技术领域

本发明属于通信技术领域，特别涉及一种Polar码译码过程中提高计算单元通用性的方法。

背景技术

5G通信技术逐渐成熟，5G标准也逐渐完善。5G作为下一代通信技术，支持5G的硬件设备已经开始出现，而且会越来越普及。Polar码编码技术，因为其在各方面的优势，成为了5G通信的信道编码标准。

在通信应用中，发送端的信息会通过polar码编码，提高容错性之后，发送到信道上。信道具有一定的不可靠性。接收端接收来自信道的信息，对其进行译码，然后尽可能真实的恢复出来原始信息。该过程在日常通信设备如手机、通信基站中都会用到。

相对于polar码编码技术，polar码译码技术要复杂的多，在研发设计通信设备时，往往需要花费很大的精力来考虑polar码译码的实现。

发明内容

为了克服上述现有技术的缺点，本发明的目的在于提供一种Polar码译码过程中提高计算单元通用性的方法，通过算法和电路的优化，提高了polar译码的速度和准确率，同时减小了polar译码器的面积。

为了实现上述目的，本发明采用的技术方案是：

Polar码译码过程中提高计算单元通用性的方法，采用由一个加法器及其辅助电路构成的h函数电路，计算对数似然比时，在前期尽量多地实现f函数功能，即找出两个输入变量中绝对值较小的一个，然后再根据两个输入的正负关系决定输出的是正值还是负值；在后期尽量多地实现g函数功能，即对两个输入做加法或者减法操作。

所述f函数中，数据采用符号位加绝对值的表示方式，两个输入为Lin1和Lin2，比较两个绝对值的大小，电路中采用|Lin2|加上|Lin1|的补码的方式来实现减法，再通过判断|Lin2|-|Lin1|结果的正负号，来决定那个值大，|Lin1|的补码等于|Lin1|取反再加1，因此f函数中加法器的第二个操作数为|Lin1|取反，进位输入为1，并采用一个2选1的选择器，该选择器根据加法器的输出，从|Lin1|和|Lin2|中选择出来值较小的1个，并将计算结果的符号和绝对值组合，形成带符号的数输出。

所述g函数中，数据采用符号位加绝对值的表示方式，两个输入为Lin1和Lin2，g函数的功能是：当输入参数b为0时，输出Lin2+Lin1；当b为1时，输出Lin2-Lin1；根据b值以及Lin1和Lin2的符号位，来决定计算|Lin2|+|Lin1|，还是计算|Lin2|-|Lin1|，如果使用加法，则g函数中加法器的输入是|Lin2|和|Lin1|，进位输入位0；如果使用减法，则g函数中加法器的输入是|Lin2|和|Lin1|取反，进位输入为1；将加法器的输出结果的符号和绝对值组合，形成带符号的数输出。

所述h函数电路中，数据采用符号位加绝对值的表示方式，两个输入为Lin1和Lin2，辅助电路包括三个选择器，一个非门，一个组合判断电路和一个数据格式化模块，其中，|Lin2|分为两路，一路接加法器的输入端A，另一路接选择器一的输入端二；|Lin1|分为三路，第一路接选择器一的输入端三，第二路接选择器二的输入端一，第三路经非门后接选择器二的输入端二，选择器二的输出端接加法器的输入端B，加法器的输出端接选择器一的输入端一和选择控制端；组合判断电路的四个输入信号为f/g select，sign(Lin1)，sign(Lin2)和b，其根据该四个输入信号生成选择控制信号，其中生成的第一个选择控制信号输出给选择器二和选择器三，选择器三根据该控制信号，决定把0还是1给到加法器的进位输入Ci，选择器二根据该控制信号，决定把|Lin1|还是把|Lin1|的反给到加法器的第二个操作数即输入端B；生成的第二个选择控制信号输出给选择器一，控制选择器一输出|Lin1|、|Lin2|还是加法器的输出。

与现有技术相比，本发明的有益效果是：

(1)Polar码译码过程核心运算主要集中在计算对数似然比上。计算对数似然比包括了f和g两种函数，并且两者的调用次数是一样多的。但是因为数据依赖性的原因，开始阶段主要做f函数运算，而后面的阶段主要做g函数运算。如果设计译码器时，实现f函数和g函数的电路是独立设计的，并且数量一样多，这样会造成译码的起始阶段f函数不够用，g函数大量闲置。而到了译码后面的阶段，f函数大量闲置，g函数不够用。

(2)本发明利用f函数和g函数的本质都是加法器的共性，设计出了新的h函数电路，既可以实现f函数的功能，也可以实现g函数的功能，而增加的硬件资源是非常小的。这样在Polar码的译码过程中，起始阶段f函数运算比较多，让h电路尽量多的来实现f函数功能；而到了译码后面的阶段，g函数运算逐渐多起来，此时可以让越来越多的h电路来实现g函数功能。这样在polar码的译码过程中，计算资源得到了充分的利用，不会出现有时候计算资源不够，有时候计算资源紧缺的问题。

附图说明

图1是计算对数似然比的f函数和g函数的公式与原理图。

图2是N＝8时计算对数似然比的结构图。

图3是f函数的电路实现架构图。

图4是g函数的电路实现架构图。

图5是h函数的电路实现架构图。

图6是N＝8时计算节点之间的相互依赖性示意图。

具体实施方式

下面结合附图和实施例详细说明本发明的实施方式。

Polar码译码过程的运算基本都集中在计算对数似然比上。计算对数似然比的核心运算包含两个函数，f函数和g函数。函数功能如图1所示。图1中f函数1的输入Lin1，Lin2，一般是其他f函数/g函数的输出，其计算公式2为Lout＝f(Lin1,Lin2)＝sign(Lin1·Lin2)·min(|Lin2|,|Lin1|)；同样g函数3的输入Lin1,Lin2，一般也是其他f函数/g函数的输出，其计算公式4为Lout＝g(Lin1,Lin2,b)＝(-1)^b·Lin1+Lin2。这样就造成了整个计算过程中，前后数据之间有了相互依赖性。另外g函数3还有一个输入参数b(1位宽)，输入参数b则依赖于部分译码结果，一般根据译码出来的结果，通过位操作来得到，这就造成了g函数3的使用有了更多的限制。

计算对数似然比是一个递归的过程。图2画出了N＝8时，计算对数似然比的算法图。图2中，输入5为z₀～z₇，L_{8_0}～L_{8_7}是计算出来的对数似然比9。其中对数似然比L_{8_0}是第三层函数8中f₀₀函数的输出，该函数的输入依赖于第二层函数7中两个函数f₀₁和f₄₁的输出，第二层函数7中两个f函数f₀₁和f₄₁的输入，又依赖于第一层函数6中4个函数f₀₂,f₂₂,f₄₂,f₆₂的输出。对数似然比L_{8_1}是第三层函数8中g₁₀函数的输出，该函数的输入依赖于第二层函数7中两个函数f₀₁和f₄₁的输出。另外该g函数的输入还依赖于参数b，而b是由L_{8_0}推导出来的结果，所以该g函数还依赖于第三层函数8中f₀₀函数的输出。普遍的，计算对数似然比的过程中，g函数对前面的f函数均有很强的依赖性。

从图2的结构图中可以看出来，计算出来8个对数似然比L_{8_0}～L_{8_7}一共有24个计算节点，即需要做24次函数运算，其中12次是f函数，12次是g函数，f函数和g函数的使用次数是一样多的。但是因为函数之间的依赖关系，而且g函数更多的依赖于f函数的输出，所以在计算时，刚开始f函数计算比较多，g函数计算比较少；而到了后面，f函数计算比较少，g函数计算比较多。但总的计算量，f函数和g函数是一样多的。

在计算过程中，f函数和g函数的运算次数是一样的。硬件电路设计时，可以设计数量一样多的f函数电路和g函数电路。但是在计算对数似然比的不同阶段，对f函数和g函数的需求是不一样，会导致一些部分f/g函数电路空闲，造成硬件资源浪费。

译码一个N位长的信息序列时，从第0个bit开始译码，然后依次译码第1个bit，第2个bit直到第N-1个bit。译码第0个bit，第1个bit……称作前期；译码第N-2个bit，第N-1个bit称作后期。译码第0个bit时，全部使用的是f函数，译码第1个bit时，就需要使用g函数，译码越往后的bit，需要使用的g函数越多。

而本发明Polar码译码过程中提高计算单元通用性的方法则既可以实现f函数，也可以实现g函数，仅通过一个控制信号来切换该电路的功能。

从图1中给出的函数功能可以看出来，f函数1的核心其实是一个比较器，找出两个输入变量中绝对值较小的一个，然后再根据两个输入的正负关系决定输出的是正值还是负值。因此f函数1可以使用一个加法器和一些辅助电路来实现。g函数3的核心其实是一个加法或者减法操作，对两个输入做加法或者减法，g函数3也可以使用一个加法器和一些辅助电路来实现。因此本发明设计一个h函数电路，使用一个加法器和一些辅助电路，既可以实现f函数1的功能，也可以实现g函数3的功能，而对硬件资源的增加影响很小。这样在计算对数似然比时，刚开始主要是f函数运算，可以让h函数电路尽量来实现f函数1的功能，即找出两个输入变量中绝对值较小的一个，然后再根据两个输入的正负关系决定输出的是正值还是负值；当计算到了后期时，g函数3的依赖性解决了，让h函数电路尽量多的来实现g函数3的功能，即对两个输入做加法或者减法操作。这样就能够充分提高硬件资源的利用率。

图3画出了f函数1的电路实现方案。本设计中，数据的表示方法不采用补码的方式，而是采用符号位加绝对值的表示方式。这种表示方法更适合f函数和g函数的运算。图3中，f函数的两个输入为Lin1和Lin2。比较两个绝对值的大小，电路中采用|Lin2|加上|Lin1|的补码的方式来实现减法，再通过判断|Lin2|-|Lin1|结果的正负号，来决定那个值大。|Lin1|的补码等于|Lin1|取反再加1，因此加法器11的第二个操作数为|Lin1|取反(取反通过非门10实现)，进位输入为1。2选1选择器12则根据加法器11的输出，从|Lin1|和|Lin2|中选择出来值较小的1个。异或门13的两个输入为符号位sign(Lin1)和sign(Lin2)，数据格式化模块14结合异或门13的输出，实现计算结果的规范化，即把计算结果的符号和绝对值组合起来，形成带符号的数输出出来。

图4画出了g函数3的电路实现方案。g函数的功能是：当b为0时，输出Lin2+Lin1；当b为1时，输出Lin2-Lin1。本设计中数据是用符号位加绝对值的方式表示的，因此需要根据b值以及Lin1和Lin2的符号位，来决定计算|Lin2|+|Lin1|，还是计算|Lin2|-|Lin1|，由图4中组合判断电路17实现，生成一个选择控制信号，提供给选择器。如果使用加法，则加法器15的输入是|Lin2|和|Lin1|，进位输入位0；如果使用减法，则加法器15的输入是|Lin2|和|Lin1|取反(取反通过非门16实现)，进位输入为1。加法器15的输出，经过数据格式化模块18进行规范化，把符号位和绝对值组合起来输出。

图5给出了一种新的电路设计，即本发明中的h函数电路。该电路既可以实现f函数1的功能，也可以实现g函数3的功能，通过控制输入端f/g select来决定电路实现哪一种功能。

具体地，h函数电路中，数据同样采用符号位加绝对值的表示方式，两个输入为Lin1和Lin2，辅助电路包括三个选择器，一个非门，一个组合判断电路和一个数据格式化模块。其中，|Lin2|分为两路，一路接加法器19的输入端A，即第一个操作数，另一路接选择器一22的输入端二；|Lin1|分为三路，第一路接选择器一22的输入端三，第二路接选择器二的输入端一，第三路经非门20后接选择器二的输入端二，选择器二的输出端接加法器19的输入端B，即第二个操作数，加法器19的输出端接选择器一22的输入端一和选择控制端。组合判断电路21的四个输入信号为f/g select，sign(Lin1)，sign(Lin2)和b，根据该四个输入信号生成选择控制信号，其中生成的第一个选择控制信号输出给选择器二和选择器三，选择器三根据该控制信号，决定把0还是1给到加法器的进位输入Ci，选择器二根据该控制信号，决定把|Lin1|还是把|Lin1|的反给到加法器的第二个操作数即输入端B；生成的第二个选择控制信号输出给选择器一22，控制选择器一22输出|Lin1|、|Lin2|还是加法器19的输出。同时加法器19的结果也需要作为一22的选择控制信号，给到选择器一22的选择控制端。因为在比较操作中，加法器19输出结果的正负，表示了哪个操作数更大。选择器一22需要选出其中比较小的一个数作为输出。

根据该电路，在选择f函数功能时，图5中的组合判断电路21根据输入信号f/gselect判断出来要实现f函数，然后输出选择控制信号，让加法器19的第二个操作数选择|Lin1|取反，进位输入选择1，这样加法器19就实现了|Lin2|-|Lin1|的功能。然后选择器一22根据加法器结果的正负，以及组合判断电路21给出的选择控制信号，选择输出|Lin1|和|Lin2|中较小的一个。数据格式化模块23把结果的正负号和绝对值组合起来，作为输出。这样就实现了f函数的功能。如果要实现G函数的功能，则组合判断电路21根据f/g select,b值，Lin1和Lin2的符号，来决定加法器19实现|Lin2|+|Lin1|还是|Lin2|-|Lin1|。然后选择器一22选择加法器19的输出作为结果。数据格式化模块23把结果规范化成符号位加绝对值的形式输出。这样就实现了g函数的功能。

通过上面的分析，本发明使用了一个h函数电路，即可以实现f函数的功能，也可以实现g函数的功能，电路增加的代价只有几个选择器。相对于加法器来说，增加的资源是非常小的。这样在做硬件电路设计时，只需要设计若干个h函数电路，在计算对数似然比的过程中，根据实际需求来决定哪些实现f函数功能，哪些实现g函数功能。

以N＝8时，polar码译码为例，给出使用h函数电路计算对数似然比的过程。

图2中给出了N＝8时，计算对数似然比的算法图。在图2的基础上，分析各函数运算的数据依赖性，可以得出各函数执行的先后顺序。图6列出了每个计算节点运算的先后关系，从左到右按顺序计算。列在同一列的表示可以并行计算，相互之间没有数据依赖性。在行方向上，后面的计算依赖于前面的计算结果。

从图6中可以看出，最先开始计算f₀₂,f₂₂,f₄₂,f₆₂；有了前面4个结果后，可以开始计算f₀₁和f₄₁；然后再可以计算f₀₀。通过f₀₀可以计算出L_{8_0},因为g₁₀又依赖于L_{8_0}，所以计算完L_{8_0}，才可以计算g₁₀。从g₁₀结果计算出L_{8_1},进一步才能计算g₁₁和g₅₁……

图6比较清楚的展示了各计算节点之间的相互依赖性。如果以一次函数计算划分为一级流水线的话，则可以像图6那样划分出来流水线s0～s12……。

假设在硬件电路中设计了4个h函数电路，则在s0阶段，让4个电路都实现f函数的功能。s1阶段两个电路实现f函数，两个电路空闲……到了s11阶段，4个电路都实现g函数功能……这样可以让电路中的计算资源得到较充分的利用。

如果电路设计中没有采用h函数电路的方案，而是设计了2个f函数和2个g函数，这样在s0阶段，f函数是不够用的，那么就需要让s0阶段执行两遍，才能算完4个f函数。而此时2个g函数是空闲的，造成了运算资源闲置。如果在电路中设计4个f函数电路和4个g函数电路，则运算速度可以达到和只设计4个h函数时一样的效果，但是电路面积却几乎翻倍。

在本发明的更多可行方式中，以加法器为基础，通过其他的一些辅助电路，同样也可以设计出来既支持f函数，又支持g函数的电路。同时，本发明中，参与运算的数据不是以补码的形式保存的，而是用符号位加绝对值的方式保存的。如果以补码的形式保存数据，同样也可以设计出来即支持f函数，又支持g函数的电路。

Claims (1)

1.Polar码译码过程中提高计算单元通用性的方法，其特征在于，采用由一个加法器及其辅助电路构成的h函数电路，计算对数似然比时，在前期尽量多地实现f函数功能，即找出两个输入变量中绝对值较小的一个，然后再根据两个输入的正负关系决定输出的是正值还是负值；在后期尽量多地实现g函数功能，即对两个输入做加法或者减法操作；

所述f函数中，数据采用符号位加绝对值的表示方式，两个输入为Lin1和Lin2，比较两个绝对值的大小，电路中采用|Lin2|加上|Lin1|的补码的方式来实现减法，再通过判断|Lin2|-|Lin1|结果的正负号，来决定那个值大，|Lin1|的补码等于|Lin1|取反再加1，因此f函数中加法器的第二个操作数为|Lin1|取反，进位输入为1，并采用一个2选1的选择器，该选择器根据加法器的输出，从|Lin1|和|Lin2|中选择出来值较小的1个，并将计算结果的符号和绝对值组合，形成带符号的数输出；

所述g函数中，数据采用符号位加绝对值的表示方式，两个输入为Lin1和Lin2，g函数的功能是：当输入参数b为0时，输出Lin2+Lin1；当b为1时，输出Lin2-Lin1；根据b值以及Lin1和Lin2的符号位，来决定计算|Lin2|+|Lin1|，还是计算|Lin2|-|Lin1|，如果使用加法，则g函数中加法器的输入是|Lin2|和|Lin1|，进位输入位0；如果使用减法，则g函数中加法器的输入是|Lin2|和|Lin1|取反，进位输入为1；将加法器的输出结果的符号和绝对值组合，形成带符号的数输出；

所述h函数电路中，数据采用符号位加绝对值的表示方式，两个输入为Lin1和Lin2，辅助电路包括三个选择器，一个非门，一个组合判断电路和一个数据格式化模块，其中，|Lin2|分为两路，一路接加法器的输入端A，另一路接选择器一的输入端二；|Lin1|分为三路，第一路接选择器一的输入端三，第二路接选择器二的输入端一，第三路经非门后接选择器二的输入端二，选择器二的输出端接加法器的输入端B，加法器的输出端接选择器一的输入端一和选择控制端；组合判断电路的四个输入信号为f/g select，sign(Lin1)，sign(Lin2)和b，其根据该四个输入信号生成选择控制信号，其中生成的第一个选择控制信号输出给选择器二和选择器三，选择器三根据该控制信号，决定把0还是1给到加法器的进位输入Ci，选择器二根据该控制信号，决定把|Lin1|还是把|Lin1|的反给到加法器的第二个操作数即输入端B；生成的第二个选择控制信号输出给选择器一，控制选择器一输出|Lin1|、|Lin2|还是加法器的输出。

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