CN111190763A - 半导体器件及包括其的半导体系统 - Google Patents

半导体器件及包括其的半导体系统 Download PDF

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Abstract

本申请公开了一种半导体器件及包括其的半导体系统。半导体系统包括第一半导体器件和第二半导体器件。第一半导体器件将错误校验使能信号、输入时钟信号和输入数据输出到第二半导体器件。第一半导体器件从第二半导体器件接收错误校验信号。第二半导体器件基于错误校验使能信号和输入时钟信号来对输入数据执行错误校验操作，以产生错误校验信号，该错误校验信号在输入数据中出现错误时被使能。

Description

半导体器件及包括其的半导体系统
相关申请的交叉引用
本申请要求在2018年11月15日提交的申请号为10-2018-0140759的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的实施例涉及执行错误校验操作的半导体器件以及包括执行错误校验操作的半导体器件的半导体系统。
背景技术
最近，已经在使用用于在时钟的每个时钟周期期间接收或输出多比特位数据的各种设计方案来提高半导体器件的操作速度。如果半导体器件的数据传输速度变得更快，则当在半导体器件中传输数据时，错误出现的概率可能增大。因此，可能需要先进的设计技术来促进数据的可靠传输。
每当在半导体器件中传输数据时，能够检测错误出现的错误代码可以产生并且与数据一起传输，以提高数据传输的可靠性。错误代码可以包括能够检测错误的循环冗余校验和错误检测码(EDC)以及能够校正错误的错误校正码(ECC)。
发明内容
根据一个实施例，提供了一种半导体系统。该半导体系统包括第一半导体器件和第二半导体器件。第一半导体器件被配置为输出错误校验使能信号、输入时钟信号和输入数据。另外，第一半导体器件被配置为接收错误校验信号。第二半导体器件被配置为基于所述错误校验使能信号和输入时钟信号来对所述输入数据执行错误校验操作，以产生错误校验信号，该错误校验信号在出现输入数据的错误时被使能。当输入数据中的错误出现第一预定次数或更多次数时，所述错误校验信号被禁止。
根据另一实施例，提供了一种半导体系统。该半导体系统包括第一半导体器件、第二半导体器件和第三半导体器件。第一半导体器件被配置为输出第一错误校验使能信号、第二错误校验使能信号、第一输入时钟信号、第二输入时钟信号、第一输入数据和第二输入数据。另外，第一半导体器件被配置为接收第一错误校验信号和第二错误校验信号。第二半导体器件被配置为：当第一错误校验使能信号和第一输入时钟信号被输入到第二半导体器件时，对第一输入数据执行第一错误校验操作以产生第一错误校验信号。第三半导体器件被配置为：当第二错误校验使能信号和第二输入时钟信号被输入到第三半导体器件时，对第二输入数据执行第二错误校验操作以产生第二错误校验信号。独立地执行第一错误校验操作和第二错误校验操作。
根据另一实施例，提供了一种半导体器件。该半导体器件包括存储电路和错误校验电路。存储电路被配置为储存由外部设备提供的输入数据，并被配置为产生错误检测信号，该错误检测信号在输入数据中出现错误时被使能。错误校验电路被配置为：根据由所述外部设备或另一外部设备提供的错误校验使能信号和输入时钟信号来对输入数据执行错误校验操作，以根据错误检测信号已产生的次数来产生并输出错误校验信号。当输入数据中错误出现第一预定次数或更多次数时，错误校验信号被禁止。
附图说明
图1示出了说明根据本公开的一个实施例的半导体系统的配置的框图。
图2示出了说明包括在图1所示的半导体系统的第二半导体器件中的第一错误校验电路的配置的框图。
图3示出了说明包括在图2的第一错误校验电路中的控制电路的配置的电路图。
图4示出了说明包括在图2的第一错误校验电路中的标志信号发生电路的配置的框图。
图5说明了包括在图4的标志信号发生电路中的窗口计数信号发生电路的配置。
图6示出了说明包括在图4的标志信号发生电路中的容限复位信号发生电路(tolerance reset signal generation circuit)的配置的电路图。
图7说明了包括在图4的标志信号发生电路中的错误标志信号发生电路的配置。
图8说明了包括在图2的第一错误校验电路中的错误校验信号发生电路的配置。
图9示出了说明根据本公开的一个实施例的图1中所示的半导体系统的操作的时序图。
图10示出了说明采用图1中所示的半导体系统的电子系统的配置的框图。
具体实施方式
在下文中参考附图描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。
如图1中所示，根据一个实施例的半导体系统可以包括第一半导体器件1、第二半导体器件2、……和第N半导体器件3。
第一半导体器件1可以将第一错误校验使能信号CRC_EN1、第一输入时钟信号IN_CLK1和第一输入数据DIN1输出到第二半导体器件2。第一错误校验使能信号CRC_EN1可以是被使能以执行第二半导体器件2的第一错误校验操作的信号。第一输入时钟信号IN_CLK1可以是被转变(toggle)以重复执行该第一错误校验操作的信号。尽管用单个信号示出了第一输入数据DIN1，但是第一输入数据DIN1可以被设置为包括多个比特位。第一半导体器件1可以从第二半导体器件2接收第一错误校验信号ALRT1。第一半导体器件1可以根据第一错误校验信号ALRT1的逻辑电平来辨别第二半导体器件2的错误出现。如果第一错误校验信号ALRT1被使能，则第一半导体器件1可以阻止第一错误校验使能信号CRC_EN1、第一输入时钟信号IN_CLK1和第一输入数据DIN1被输出。对于一些实施方案，“阻止”意指防止。如果第一错误校验信号ALRT1被禁止，则不管第一输入数据DIN1的错误出现率如何，则第一半导体器件1都可以将第一错误校验使能信号CRC_EN1、第一输入时钟信号IN_CLK1和第一输入数据DIN1输出到第二半导体器件2。
第一半导体器件1可以将第M错误校验使能信号CRC_ENm、第M输入时钟信号IN_CLKm和第M输入数据DINm输出到第N半导体器件3。第M错误校验使能信号CRC_ENm可以是被使能以执行第N半导体器件3的第M错误校验操作的信号。第M输入时钟信号IN_CLKm可以是被转变以重复执行第M错误校验操作的信号。尽管用单个信号示出了第M输入数据DINm，但是第M输入数据DINm可以被设置为包括多个比特位。第一半导体器件1可以从第N半导体器件3接收第M错误校验信号ALRTm。第一半导体器件1可以根据第M错误校验信号ALRTm的逻辑电平来辨别第N半导体器件3的错误出现。如果第M错误校验信号ALRTm被使能，则第一半导体器件1可以阻止第M错误校验使能信号CRC_ENm、第M输入时钟信号IN_CLKm和第M输入数据DINm被输出。如果第M错误校验信号ALRTm被禁止，则不管第M输入数据DINm的错误出现率如何，第一半导体器件1都可以将第M错误校验使能信号CRC_ENm、第M输入时钟信号IN_CLKm和第M输入数据DINm输出到第N半导体器件3。
第二半导体器件2可以包括第一存储电路10和第一错误校验电路20。
第一存储电路10可以包括多个存储单元。第一存储电路10可以从第一半导体器件1接收第一输入数据DIN1，并且可以储存第一输入数据DIN1。第一存储电路10可以检测第一输入数据DIN1中的错误并且相应地产生第一错误检测信号ICRC1。如果在第一输入数据DIN1中出现错误，则第一错误检测信号ICRC1可以被使能。第一存储电路10可以使用循环冗余校验测试、错误检测码(EDC)和错误校正码(ECC)来产生第一错误检测信号ICRC1。
第一错误校验电路20可以利用第一错误校验使能信号CRC_EN1和第一输入时钟信号IN_CLK1执行第一错误校验操作，以根据第一错误检测信号ICRC1已产生的次数来产生第一错误校验信号ALRT1。在第一错误校验使能信号CRC_EN1被使能的情况下，每当第一输入时钟信号IN_CLK1被输入到第一错误校验电路20时，第一错误校验电路20可以执行第一错误校验操作，由此从第一错误检测信号ICRC1产生第一错误校验信号ALRT1。在第一错误校验使能信号CRC_EN1被使能的情况下，每当第一输入时钟信号IN_CLK1被输入到第一错误校验电路时，第一错误校验电路20可以执行第一错误校验操作，从而产生第一错误校验信号ALRT1，如果第一错误检测信号ICRC1被使能，则第一错误校验信号ALRT1被使能。在第一错误校验使能信号CRC_EN1被使能的情况下，每当第一输入时钟信号IN_CLK1被输入到第一错误校验电路20时，第一错误校验电路20可以执行第一错误校验操作，从而产生第一错误校验信号ALRT1，如果第一错误检测信号ICRC1已产生第一预定次数或更多次数，则第一错误校验信号ALRT1被禁止。即，如果输入第一错误校验使能信号CRC_EN1和第一输入时钟信号IN_CLK1，则第二半导体器件2可以对第一输入数据DIN1执行第一错误校验操作，从而产生第一错误校验信号ALRT1，如果第一输入数据DIN1中出现错误，则第一错误校验信号ALRT1被使能。第二半导体器件2可以产生第一错误校验信号ALRT1，如果第一输入数据DIN1中错误出现第一预定次数或更多次数，则第一错误校验信号ALRT1被禁止。本文中关于参数使用的词语“预定”，诸如预定次数，意味着参数的值在参数被用在过程或算法中之前被确定。对于一些实施例，参数的值在过程或算法开始之前被确定。在其他实施例中，参数的值在过程或算法期间但在参数用于过程或算法之前被确定。
第N半导体器件3可以包括第M存储电路30和第M错误校验电路40。
第M存储电路30可以包括多个存储单元。第M存储电路30可以从第一半导体器件1接收第M输入数据DINm，并且可以储存第M输入数据DINm。第M存储电路30可以检测第M输入数据DINm中的错误，以产生第M错误检测信号ICRCm。如果第M输入数据DINm中出现错误，则第M错误检测信号ICRCm可以设置为被使能。第M存储电路30可以使用循环冗余校验测试、错误检测码(EDC)和错误校正码(ECC)来产生第M错误检测信号ICRCm。
第M错误校验电路40可以利用第M错误校验使能信号CRC_ENm和第M输入时钟信号IN_CLKm执行第M错误校验操作，以根据第M错误检测信号ICRCm已产生的次数来产生第M错误校验信号ALRTm。在第M错误校验使能信号CRC_ENm被使能的情况下，每当第M输入时钟信号IN_CLKm被输入到第M错误校验电路40时，第M错误校验电路40可以执行第M错误校验操作，由此从第M错误检测信号ICRCm产生第M错误校验信号ALRTm。在第M错误校验使能信号CRC_ENm被使能的情况下，每当第M输入时钟信号IN_CLKm被输入到第M错误校验电路40时，第M错误校验电路40可以执行第M错误校验操作，从而产生第M错误校验信号ALRTm，如果第M错误检测信号ICRCm被使能，则第M错误校验信号ALRTm被使能。在第M错误校验使能信号CRC_ENm被使能的情况下，每当第M输入时钟信号IN_CLKm被输入到第M错误校验电路40时，第M错误校验电路40可以执行第M错误校验操作，从而产生第M错误校验信号ALRTm，如果第M错误检测信号ICRCm已产生第三预定次数或更多次数，则第M错误校验信号ALRTm被禁止。即，如果输入第M错误校验使能信号CRC_ENm和第M输入时钟信号IN_CLKm，第N半导体器件3可以对第M输入数据DINm执行第M错误校验操作，从而产生第M错误校验信号ALRTm，如果第M输入数据DINm中出现错误，则第M错误校验信号ALRTm被使能。第N半导体器件3可以产生第M错误校验信号ALRTm，如果第M输入数据DINm中错误出现第三预定次数或更多次数，则第M错误校验信号ALRTm被禁止。
第一错误校验操作和第M错误校验操作可以由第一半导体器件1独立地执行。另外，包括在图1所示的半导体系统中的第二半导体器件2至第N半导体器件3的数量可以针对不同的实施例而不同。
参考图2，第一错误校验电路20可以包括控制电路100、标志信号出现电路200和错误校验信号发生电路300。
控制电路100可以产生容限控制信号T_CON和窗口控制信号W_CON，如果第一模式信号MR_DIS被输入并且第一错误校验使能信号CRC_EN1和第一错误检测信号ICRC1两者都被使能，则容限控制信号T_CON和窗口控制信号W_CON基于第一输入时钟信号IN_CLK1而被使能。控制电路100可以产生窗口复位信号W_RST，如果第一模式信号MR_DIS、第二模式信号MR_WI和容限复位信号T_RST中的任意一个被使能，则窗口复位信号W_RST被使能。第一模式信号MR_DIS可以被设置为在错误校验操作期间被输入以将错误校验信号强行禁止的信号。第二模式信号MR_WI可以被设置为被输入以设定第二预定次数的信号。第一模式信号MR_DIS和第二模式信号MR_WI可以由半导体系统的模式寄存器组(MRS)(未示出)或外部设备提供。
如果窗口复位信号W_RST被使能，则标志信号发生电路200可以设定第一初始值，并且标志信号发生电路200可以产生错误标志信号CRC_OFF，如果容限控制信号T_CON从第一初始值开始被输入第一预定次数或更多次数，则错误标志信号CRC_OFF被使能。根据模式改变信号INFM、传输控制信号AT_DIS、第一模式信号MR_DIS和第三模式信号MR_TH，标志信号发生电路200可以产生容限复位信号T_RST，如果窗口控制信号W_CON被输入第二预定次数，则所述容限复位信号T_RST被使能。
模式改变信号INFM可以被设置为在错误校验操作期间被输入以将错误校验信号强行禁止的信号。第三模式信号MR_TH可以是被输入以设定第一预定次数的信号。模式改变信号INFM和第三模式信号MR_TH可以由模式寄存器组(MRS)或外部设备提供。
根据错误标志信号CRC_OFF，错误校验信号发生电路300可以将第一错误检测信号ICRC1输出作为第一错误校验信号ALRT1，或者可以阻止第一错误检测信号ICRC1被输出。错误校验信号发生电路300可以根据模式改变信号INFM和错误标志信号CRC_OFF来产生传输控制信号AT_DIS。
参考图3，控制电路100可以包括延迟电路110、第一逻辑电路120、第二逻辑电路130和第三逻辑电路140。
延迟电路110可以使用串联耦接的反相器IV11和IV12来实现。延迟电路110可以延迟第一输入时钟信号IN_CLK1以产生延迟时钟信号DCLK。延迟电路110可以缓冲第一输入时钟信号IN_CLK1以产生延迟时钟信号DCLK。
第一逻辑电路120可以使用与非门NAND11和反相器IV13来实现。如果第一错误校验使能信号CRC_EN1被使能，则第一逻辑电路120可以从延迟时钟信号DCLK产生窗口控制信号W_CON。如果第一错误校验使能信号CRC_EN1被使能以具有逻辑“高”电平，则第一逻辑电路120可以缓冲延迟时钟信号DCLK以产生窗口控制信号W_CON。第一逻辑电路120可以执行第一错误校验使能信号CRC_EN1与延迟时钟信号DCLK的逻辑与运算，以产生窗口控制信号W_CON。
第二逻辑电路130可以使用与非门NAND12和NAND13、反相器IV14和IV15以及或非门NOR11来实现。第二逻辑电路130可以根据第一错误检测信号ICRC1、第一模式信号MR_DIS和错误标志信号CRC_OFF而从延迟时钟信号DCLK产生容限控制信号T_CON。如果第一错误检测信号ICRC1和第一模式信号MR_DIS两者都被使能以具有逻辑“高”电平并且错误标志信号CRC_OFF被禁止以具有逻辑“低”电平，则第二逻辑电路130可以反相缓冲延迟时钟信号DCLK以产生容限控制信号T_CON。
第三逻辑电路140可以使用或非门NOR12和反相器IV16来实现。第三逻辑电路140可以产生窗口复位信号W_RST，如果第一模式信号MR_DIS、第二模式信号MR_WI和容限复位信号T_RST中的任意一个被使能以具有逻辑“高”电平，则窗口复位信号W_RST被使能以具有逻辑“高”电平。第三逻辑电路140可以执行第一模式信号MR_DIS、第二模式信号MR_WI和容限复位信号T_RST的逻辑或运算，以产生窗口复位信号W_RST。
参考图4，标志信号发生电路200可以包括窗口计数信号发生电路210、容限复位信号发生电路220和错误标志信号发生电路230。
窗口计数信号发生电路210可以产生窗口计数信号W_CNT<1:7>，如果窗口复位信号W_RST被使能，则窗口计数信号W_CNT<1:7>由窗口设定信号W<1:7>设定为具有第一初始值，并且窗口计数信号发生电路210可以产生窗口计数信号W_CNT<1:7>，如果窗口控制信号W_CON被输入到窗口计数信号发生电路210，则窗口计数信号W_CNT<1:7>从第一初始值开始被顺序地计数。
容限复位信号发生电路220可以根据模式改变信号INFM、传输控制信号AT_DIS、第一模式信号MR_DIS和第三模式信号MR_TH来产生容限复位信号T_RST，如果窗口计数信号W_CNT<1:7>已计数了第二预定次数，则所述容限复位信号T_RST被使能。
错误标志信号发生电路230可以产生容限计数信号T_CNT<1:7>，如果容限复位信号T_RST被使能，则容限计数信号T_CNT<1:7>由容限设定信号T<1:7>设定为具有第二初始值，并且错误标志信号发生电路230可以从容限计数信号T_CNT<1:7>产生错误标志信号CRC_OFF，如果容限控制信号T_CON被输入到错误标志信号发生电路230，则容限计数信号T_CNT<1:7>从第二初始值开始被顺序地计数。
参考图5，窗口计数信号发生电路210可以包括第一缓冲器211、第一初始值设定电路212和第一计数器213。
第一缓冲器211可以使用反相器IV21来实现。第一缓冲器211可以反相缓冲窗口复位信号W_RST以产生反相窗口复位信号W_RSTB。
第一初始值设定电路212可以使用或非门NOR21、NOR22、......和NOR27以及与非门NAND21、NAND22、......和NAND27来实现。第一初始值设定电路212可以产生第一初始值设定信号WNS<1:7>和WPS<1:7>，如果窗口复位信号W_RST和反相窗口复位信号W_RSTB被使能，则第一初始值设定信号WNS<1:7>和WPS<1:7>由窗口设定信号W<1:7>设定为具有第一初始值。如果窗口复位信号W_RST被使能以具有逻辑“高”电平并且反相窗口复位信号W_RSTB被使能以具有逻辑“低”电平，则第一初始值设定电路212可以产生与窗口设定信号W<1:7>的反相信号相对应的第一初始值设定信号WNS<1:7>和WPS<1:7>。第一初始值设定信号WNS<1:7>可以被产生为具有窗口设定信号W<1:7>的补码值(complementary value)。第一初始值设定信号WPS<1:7>可以被产生为具有窗口设定信号W<1:7>的补码值。
第一计数器213可以使用S-R锁存器SR21、SR22、......和SR27来实现。第一计数器213可以产生窗口计数信号W_CNT<1:7>，如果在第一计数器213被设定为具有与第一初始值设定信号WNS<1:7>和WPS<1:7>相同的逻辑电平组合相对应的第一初始值之后输入具有逻辑“高”电平的窗口控制信号W_CON，则窗口计数信号W_CNT<1:7>被顺序地计数。
更具体地，在下文中结合第二预定次数由窗口设定信号W<1:7>设定为四次的示例来描述在窗口计数信号发生电路210中设定窗口计数信号W_CNT<1:7>的第一初始值的方法，所述窗口设定信号W<1:7>被设定为具有二进制数“0000100”。在窗口设定信号W<1:7>中，二进制数“0000100”表示十进制数“4”。
第一初始值设定电路212可以产生具有二进制数“1111011”的第一初始值设定信号WNS<1:7>，该二进制数“1111011”与具有二进制数“0000100”的窗口设定信号W<1:7>的补码值相对应，并且第一初始值设定电路212还可以产生具有二进制数“1111011”的第一初始值设定信号WPS<1:7>。
第一计数器213可以基于具有二进制数“1111011”的第一初始值设定信号WNS<1:7>和具有二进制数“1111011”的第一初始值设定信号WPS<1:7>来产生具有第一初始值“1111011”的窗口计数信号W_CNT<1:7>。在这种情况下，二进制数“1111011”表示十进制数“123”。即，第一计数器213可以从第一初始值“123”开始执行四次计数操作，以产生具有二进制数“1111111”的窗口计数信号W_CNT<1:7>。这可以被理解为表示：窗口控制信号W_CON被输入与第二预定次数相对应的四次。
参考图6，容限复位信号发生电路220可以包括比较信号发生电路221、第一传输信号发生电路222、第二传输信号发生电路223和第四逻辑电路224。
比较信号发生电路221可以使用与非门NAND31和NAND32以及或非门NOR31来实现。比较信号发生电路221可以产生比较信号CMP，如果窗口计数信号W_CNT<1:7>被计数第二预定次数，则比较信号CMP被使能。比较信号发生电路221可以产生比较信号CMP，如果窗口计数信号W_CNT<1:7>从第一初始值开始被计数第二预定次数，使得包括在窗口计数信号W_CNT<1:7>中的所有比特位都具有逻辑“高”电平，则比较信号CMP被使能以具有逻辑“高”电平。
第一传输信号发生电路222可以使用反相器IV31和IV32以及与非门NAND33来实现。如果模式改变信号INFM被禁止以具有逻辑“低”电平，则第一传输信号发生电路222可以缓冲比较信号CMP以产生第一传输信号TS<1>。
第二传输信号发生电路223可以使用反相器IV33和与非门NAND34来实现。如果传输控制信号AT_DIS被使能以具有逻辑“高”电平，则第二传输信号发生电路223可以缓冲第一传输信号TS<1>以产生第二传输信号TS<2>。
第四逻辑电路224可以使用或非门NOR32和反相器IV34来实现。第四逻辑电路224可以产生容限复位信号T_RST，如果第二传输信号TS<2>、第一模式信号MR_DIS和第三模式信号MR_TH中的任意一个被使能以具有逻辑“高”电平，则容限复位信号T_RST被使能以具有逻辑“高”电平。
参考图7，错误标志信号发生电路230可以包括第二缓冲器231、第二初始值设定电路232和第二计数器233。
第二缓冲器231可以使用反相器IV41来实现。第二缓冲器231可以反相缓冲容限复位信号T_RST以产生反相容限复位信号T_RSTB。
第二初始值设定电路232可以使用或非门NOR41、NOR42、......和NOR47以及与非门NAND41、NAND42、......和NAND47来实现。第二初始值设定电路232可以产生第二初始值设定信号TNS<1:7>和TPS<1:7>，如果容限复位信号T_RST和反相容限复位信号T_RSTB被使能，则第二初始值设定信号TNS<1:7>和TPS<1:7>由容限设定信号T<1:7>设定为具有第二初始值。如果容限复位信号T_RST被使能以具有逻辑“高”电平并且反相容限复位信号T_RSTB被使能以具有逻辑“低”电平，则第二初始值设定电路232可以产生与容限设定信号T<1:7>的反相信号相对应的第二初始值设定信号TNS<1:7>和TPS<1:7>。第二初始值设定信号TNS<1:7>可以被产生为具有容限设定信号T<1:7>的补码值。第二初始值设定信号TPS<1:7>可以被产生为具有容限设定信号T<1:7>的补码值。
第二计数器233可以使用S-R锁存器SR41、SR42、......和SR47来实现。第二计数器233可以从容限计数信号T_CNT<1:7>来产生错误标志信号CRC_OFF，如果在第二计数器233被设定为具有与第二初始值设定信号TNS<1:7>和TPS<1:7>相同的逻辑电平组合相对应的的第二初始值之后输入具有逻辑“高”电平的容限控制信号T_CON，则容限计数信号T_CNT<1:7>被顺序地计数。
更具体地，在下文中结合第一预定次数由容限设定信号T<1:7>设定为三次的示例来描述在错误标志信号发生电路230中设定第二初始值的方法，所述容限设定信号T<1:7>被设定为具有二进制数“0000010”。在容限设定信号T<1:7>中，二进制数“0000010”表示十进制数“2”。
第二初始值设定电路232可以产生具有二进制数“1111101”的第二初始值设定信号TNS<1:7>，该二进制数“1111101”与具有二进制数“0000010”的容限设定信号W<1:7>的补码值相对应，并且第二初始值设定电路232还可以产生具有二进制数“1111101”的第二初始值设定信号TPS<1:7>。
第二计数器233可以基于具有二进制数“1111101”的第二初始值设定信号TNS<1:7>和具有二进制数“1111101”的第二初始值设定信号TPS<1:7>来产生具有第二初始值“1111101”的容限计数信号T_CNT<1:7>。在这种情况下，二进制数“1111101”表示十进制数“125”。即，第二计数器233可以从第二初始值“125”开始执行两次计数操作以产生具有二进制数“1111111”的容限计数信号T_CNT<1:7>，并且可以从第二初始值“125”开始执行三次计数操作以产生具有逻辑“高”电平的错误标志信号CRC_OFF。这可以被理解为表示：容限控制信号T_CON被输入与第一预定次数相对应的三次。
参考图8，错误校验信号发生电路300可以包括内部脉冲发生电路310、传输控制信号发生电路320和信号输出电路330。
内部脉冲发生电路310可以产生包括脉冲的内部脉冲IP，如果输入具有逻辑“高”电平的错误标志信号CRC_OFF，则创建所述脉冲。
传输控制信号发生电路320可以使用反相器IV51和IV52以及与非门NAND51和NAND52来实现。传输控制信号发生电路320可以产生传输控制信号AT_DIS，如果具有逻辑“高”电平的模式改变信号INFM被输入到传输控制信号发生电路320，则传输控制信号AT_DIS被使能以具有逻辑“高”电平，以及传输控制信号发生电路320可以产生传输控制信号AT_DIS，如果具有逻辑“高”电平的内部脉冲IP被输入到传输控制信号发生电路320，则传输控制信号AT_DIS被禁止以具有逻辑“低”电平。
信号输出电路330可以使用与非门NAND53和反相器IV53来实现。根据传输控制信号AT_DIS，信号输出电路330可以将第一错误检测信号ICRC1输出作为第一错误校验信号ALRT1，或者可以阻止第一错误检测信号ICRC1被输出。如果传输控制信号AT_DIS被使能以具有逻辑“高”电平，则信号输出电路330可以将第一错误检测信号ICRC1输出作为第一错误校验信号ALRT1。如果传输控制信号AT_DIS被禁止以具有逻辑“低”电平，则信号输出电路330可以阻止第一错误检测信号ICRC1被输出。
包括在第N半导体器件3中的第M存储电路30可以使用与图1所示的第二半导体器件2中包括的第一存储电路10除了其I/O信号之外基本相同的电路来实现。包括在第N半导体器件3中的第M错误校验电路40可以使用与图2至图8中所示的第一错误校验电路20除了其I/O信号之外基本相同的电路来实现。因此，这里省略了对第M存储电路30和第M错误校验电路40的多余的详细描述。
在下文中参考图9结合第一预定次数被设定为3并且第二预定次数被设定为4的示例来描述具有上述配置的半导体系统的第一错误校验操作。
在时间“T1”处，第一半导体器件1可以将第一错误校验使能信号CRC_EN1输出到第二半导体器件2。
在时间“T2”处，第一半导体器件1可以将周期性转变的第一输入时钟信号IN_CLK1和第一输入数据DIN1输出到第二半导体器件2。在这种情况下，可以假设第一输入数据DIN1包含错误。
第二半导体器件2的第一存储电路10可以从第一半导体器件1接收第一输入数据DIN1，并且可以储存第一输入数据DIN1。第一存储电路10可以检测储存在其中的第一输入数据DIN1中的错误，以产生具有逻辑“高”电平的第一错误检测信号ICRC1。
因为第一错误校验使能信号CRC_EN1被使能以具有逻辑“高”电平并且第一输入时钟信号IN_CLK1被输入到第一错误校验电路20，所以第二半导体器件2的第一错误校验电路20可以从第一错误检测信号ICRC1产生具有逻辑“高”电平的第一错误校验信号ALRT1。
在时间“T3”处，控制电路100可以基于第一输入时钟信号IN_CLK1而产生具有逻辑“高”电平的窗口控制信号W_CON以及具有逻辑“低”电平的容限控制信号T_CON。在这种情况下，错误的出现次数可以被视为一次。
在时间“T4”处，控制电路100可以基于第一输入时钟信号IN_CLK1而产生具有逻辑“高”电平的窗口控制信号W_CON以及具有逻辑“低”电平的容限控制信号T_CON。在这种情况下，错误的出现次数可以被视为两次。
在时间“T5”处，控制电路100可以基于第一输入时钟信号IN_CLK1而产生具有逻辑“高”电平的窗口控制信号W_CON以及具有逻辑“低”电平的容限控制信号T_CON。在这种情况下，错误的出现次数可以被视为三次。
在时间“T6”处，标志信号发生电路200可以产生错误标志信号CRC_OFF，因为容限控制信号T_CON被输入到标志信号发生电路200三次，其等于或大于第一预定次数，所以错误标志信号CRC_OFF被使能以具有逻辑“高”电平。
错误校验信号发生电路300可以根据具有逻辑“高”电平的错误标志信号CRC_OFF而阻止第一错误检测信号ICRC1被输出，从而产生具有逻辑“低”电平的第一错误校验信号ALRT1。
在时间“T7”处，标志信号发生电路200可以产生容限复位信号T_RST，因为窗口控制信号W_CON被输入到标志信号发生电路200四次，其对应于第二预定次数，所以容限复位信号T_RST被使能以具有逻辑“高”电平。
因为容限复位信号T_RST被使能以具有逻辑“高”电平，所以标志信号发生电路200的错误标志信号发生电路230可以基于容限设定信号T<1:7>来将容限计数信号T_CNT<1:7>初始化为第二初始值。
如上所述，不论半导体器件的错误出现率如何，根据一个实施例的半导体系统可以独立地对多个半导体器件执行错误校验操作，从而提高错误校验操作的效率。
参考图1至图9描述的半导体系统可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图10中所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以将所储存的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括图1中所示的第二半导体器件2和第三半导体器件3。同时，数据储存电路1001可以包括即使在中断其电源时也能够保持其储存的数据的非易失性存储器。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码以控制用于将数据输入到数据储存电路1001和缓冲存储器1003的操作或者用于输出储存在数据储存电路1001和缓冲存储器1003中的数据的操作。存储器控制器1002可以包括图1所示的第一半导体器件1。虽然图10用单个框示出了存储器控制器1002，但是存储器控制器1002可以包括用于控制包括非易失性存储器的数据储存电路1001的一个控制器和用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时储存要由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出或要被输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号而储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取所储存的数据并将其输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，例如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004从外部设备(即，主机)接收控制信号和数据，并且可以通过I/O接口1004将从存储器控制器1002输出的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括如下各种接口协议中的任意一种：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)或紧凑型闪存(CF)卡等。

Claims (25)

1.一种半导体系统，包括：
第一半导体器件，被配置为输出错误校验使能信号、输入时钟信号和输入数据，并被配置为接收错误校验信号；以及
第二半导体器件，被配置为：基于所述错误校验使能信号和所述输入时钟信号来对所述输入数据执行错误校验操作，以产生所述错误校验信号，
其中，当在所述输入数据中错误出现少于第一预定次数时，所述错误校验信号被使能，以及
其中，当在所述输入数据中错误出现第一预定次数或更多次数时，所述错误校验信号被禁止。
2.如权利要求1所述的半导体系统，其中，当所述错误校验信号被使能时，所述第一半导体器件阻止用于执行所述错误校验操作的所述错误校验使能信号、所述输入时钟信号和所述输入数据被输出。
3.如权利要求1所述的半导体系统，其中，所述第二半导体器件包括：
存储电路，被配置为储存所述输入数据，并且被配置为产生错误检测信号，所述错误检测信号在所述输入数据中出现错误时被使能；以及
错误校验电路，被配置为：基于所述错误校验使能信号和所述输入时钟信号来执行所述错误校验操作，以根据所述错误检测信号已产生的次数而产生所述错误校验信号。
4.如权利要求3所述的半导体系统，其中，所述错误校验电路包括：
控制电路，被配置为产生容限控制信号和窗口控制信号，所述容限控制信号和窗口控制信号在第一模式信号被输入并且所述错误校验使能信号和所述错误检测信号两者都被使能时基于所述输入时钟信号而被使能，并且被配置为产生窗口复位信号，所述窗口复位信号在所述第一模式信号、第二模式信号和容限复位信号中的任意一个被使能时被使能；
标志信号发生电路，被配置为在所述窗口复位信号被使能时设定第一初始值，被配置为产生错误标志信号，所述错误标志信号在所述容限控制信号从所述第一初始值开始被输入所述第一预定次数或更多次数时被使能，并且被配置为：根据模式改变信号、传输控制信号、所述第一模式信号和第三模式信号而产生所述容限复位信号，所述容限复位信号在所述窗口控制信号被输入第二预定次数时被使能；以及
错误校验信号发生电路，被配置为：根据所述错误标志信号而将所述错误检测信号输出作为所述错误校验信号或者阻止所述错误检测信号被输出，并且被配置为根据所述模式改变信号和所述错误标志信号来产生所述传输控制信号。
5.如权利要求4所述的半导体系统，其中，所述控制电路包括：
延迟电路，被配置为延迟所述输入时钟信号以产生延迟时钟信号；
第一逻辑电路，被配置为：当所述错误校验使能信号被使能时，从所述延迟时钟信号产生所述窗口控制信号；
第二逻辑电路，被配置为：根据所述错误检测信号、所述第一模式信号和所述错误标志信号，从所述延迟时钟信号产生所述容限控制信号；以及
第三逻辑电路，被配置为产生所述窗口复位信号，所述窗口复位信号在所述第一模式信号、所述第二模式信号和所述容限复位信号中的任意一个被使能时被使能。
6.如权利要求4所述的半导体系统，其中，所述标志信号发生电路包括：
窗口计数信号发生电路，被配置为产生窗口计数信号，所述窗口计数信号在所述窗口复位信号被使能时由窗口设定信号设定为具有所述第一初始值，并且所述窗口计数信号在所述窗口控制信号被输入到所述窗口计数信号发生电路时从所述第一初始值开始被顺序地计数；
容限复位信号发生电路，被配置为：根据所述模式改变信号、所述传输控制信号、所述第一模式信号和所述第三模式信号而产生所述容限复位信号，所述容限复位信号在所述窗口计数信号被计数所述第二预定次数时被使能；以及
错误标志信号发生电路，被配置为产生容限计数信号，所述容限计数信号在所述容限复位信号被使能时由容限设定信号设定为具有第二初始值，并且被配置为从所述容限计数信号产生所述错误标志信号，所述容限计数信号在所述容限控制信号被输入到所述错误标志信号发生电路时从所述第二初始值开始被顺序地计数。
7.如权利要求6所述的半导体系统，其中，所述窗口计数信号发生电路包括：
第一缓冲器，被配置为反相缓冲所述窗口复位信号以产生反相窗口复位信号；
第一初始值设定电路，被配置为产生第一初始值设定信号，所述第一初始值设定信号在所述窗口复位信号和所述反相窗口复位信号被使能时由所述窗口设定信号设定为具有所述第一初始值；以及
第一计数器，被配置为产生所述窗口计数信号，所述窗口计数信号在所述第一计数器被设定为具有所述第一初始值之后输入所述窗口控制信号时被顺序地计数，所述第一初始值对应于与所述第一初始值设定信号相同的逻辑电平组合。
8.如权利要求6所述的半导体系统，其中，所述容限复位信号发生电路包括：
比较信号发生电路，被配置为产生比较信号，所述比较信号在所述窗口计数信号被计数所述第二预定次数时被使能；
第一传输信号发生电路，被配置为：当所述模式改变信号被禁止时，缓冲所述比较信号以产生第一传输信号；
第二传输信号发生电路，被配置为：当所述传输控制信号被使能时，缓冲所述第一传输信号以产生第二传输信号；以及
第四逻辑电路，被配置为产生容限复位信号，所述容限复位信号在所述第二传输信号、所述第一模式信号和所述第三模式信号中的任意一个被使能时被使能。
9.如权利要求6所述的半导体系统，其中，所述错误标志信号发生电路包括：
第二缓冲器，被配置为反相缓冲所述容限复位信号以产生反相容限复位信号；
第二初始值设定电路，被配置为产生第二初始值设定信号，所述第二初始值设定信号在所述容限复位信号和所述反相容限复位信号被使能时由所述容限设定信号设定为具有所述第二初始值；以及
第二计数器，被配置为从所述容限计数信号产生所述错误标志信号，所述容限计数信号在所述第二计数器被设定为具有所述第二初始值之后输入所述容限控制信号时被顺序地计数，所述第二初始值对应于与所述第二初始值设定信号相同的逻辑电平组合。
10.如权利要求4所述的半导体系统，其中，所述错误校验信号发生电路包括：
内部脉冲发生电路，被配置为产生包括脉冲的内部脉冲，所述脉冲在所述错误标志信号被输入时被创建；
传输控制信号发生电路，被配置为产生所述传输控制信号，所述传输控制信号在所述模式改变信号被输入时被使能而在所述内部脉冲被输入时被禁止；以及
信号输出电路，被配置为：根据所述传输控制信号，将所述错误检测信号输出作为所述错误校验信号或者阻止所述错误检测信号被输出。
11.一种半导体系统，包括：
第一半导体器件，被配置为输出第一错误校验使能信号、第二错误校验使能信号、第一输入时钟信号、第二输入时钟信号、第一输入数据和第二输入数据，并且被配置为接收第一错误校验信号和第二错误校验信号；
第二半导体器件，被配置为：当所述第一错误校验使能信号和所述第一输入时钟信号被输入到所述第二半导体器件时，对所述第一输入数据执行第一错误校验操作以产生所述第一错误校验信号；以及
第三半导体器件，被配置为：当所述第二错误校验使能信号和所述第二输入时钟信号被输入到所述第三半导体器件时，对所述第二输入数据执行第二错误校验操作以产生所述第二错误校验信号，
其中，独立地执行所述第一错误校验操作和所述第二错误校验操作。
12.如权利要求11所述的半导体系统，
其中，当在所述第一输入数据中错误出现预定次数或更多次数时，所述第一错误校验信号被禁止；以及
其中，当在所述第二输入数据中错误出现所述预定次数或更多次数时，所述第二错误校验信号被禁止。
13.如权利要求11所述的半导体系统，
其中，当所述第一错误校验信号被使能时，所述第一半导体器件阻止用于执行所述第一错误校验操作的所述第一错误校验使能信号、所述第一输入时钟信号和所述第一输入数据被输出；以及
其中，当所述第二错误校验信号被使能时，所述第一半导体器件阻止用于执行所述第二错误校验操作的所述第二错误校验使能信号、所述第二输入时钟信号和所述第二输入数据被输出。
14.如权利要求11所述的半导体系统，其中，所述第二半导体器件包括：
第一存储电路，被配置为储存所述第一输入数据，并且被配置为产生第一错误检测信号，所述第一错误检测信号在所述第一个输入数据中出现错误时被使能；以及
第一错误校验电路，被配置为：基于所述第一错误校验使能信号和所述第一输入时钟信号来执行所述第一错误校验操作，以根据所述第一错误检测信号已产生的次数而产生所述第一错误校验信号。
15.如权利要求14所述的半导体系统，其中，所述第一错误校验电路包括：
第一控制电路，被配置为产生第一容限控制信号和第一窗口控制信号，所述第一容限控制信号和第一窗口控制信号在第一模式信号被输入并且所述第一错误校验使能信号和所述第一错误检测信号两者都被使能时基于所述第一输入时钟信号而被使能，并且被配置为产生第一窗口复位信号，所述第一窗口复位信号在所述第一模式信号、第二模式信号和第一容限复位信号中的任意一个被使能时被使能；
第一标志信号发生电路，被配置为在所述第一窗口复位信号被使能时设定第一初始值，被配置为产生第一错误标志信号，所述第一错误标志信号在所述第一容限控制信号从所述第一初始值开始被输入第一预定次数或更多次数时被使能，并且被配置为：根据模式改变信号、第一传输控制信号、所述第一模式信号和第三模式信号而产生所述第一容限复位信号，所述第一容限复位信号在所述第一窗口控制信号被输入第二预定次数时被使能；以及
第一错误校验信号发生电路，被配置为：根据所述第一错误标志信号而将所述第一错误检测信号输出作为所述第一错误校验信号或者阻止所述第一错误检测信号被输出，并且被配置为根据所述模式改变信号和所述第一错误标志信号来产生所述第一传输控制信号。
16.如权利要求11所述的半导体系统，其中，所述第三半导体器件包括：
第二存储电路，被配置为储存所述第二输入数据，并且被配置为产生第二错误检测信号，所述第二错误检测信号在所述第二输入数据中出现错误时被使能；以及
第二错误校验电路，被配置为：基于所述第二错误校验使能信号和所述第二输入时钟信号来执行所述第二错误校验操作，以根据所述第二错误检测信号已产生的次数而产生所述第二错误校验信号。
17.如权利要求16所述的半导体系统，其中，所述第二错误校验电路包括：
第二控制电路，被配置为产生第二容限控制信号和第二窗口控制信号，所述第二容限控制信号和第二窗口控制信号在第一模式信号被输入并且所述第二错误校验使能信号和所述第二错误检测信号两者都被使能时基于所述第二输入时钟信号而被使能，并且被配置为产生第二窗口复位信号，所述第二窗口复位信号在所述第一模式信号、第二模式信号和第二容限复位信号中的任意一个被使能时被使能；
第二标志信号发生电路，被配置为在所述第二窗口复位信号被使能时设定第一初始值，被配置为产生第二错误标志信号，第二错误标志信号在所述第二容限控制信号从所述第一初始值开始被输入第一预定次数或更多次数时被使能，以及被配置为：根据模式改变信号、第二传输控制信号、所述第一模式信号和第三模式信号而产生所述第二容限复位信号，所述第二容限复位信号在所述第二窗口控制信号被输入第二预定次数时被使能；以及
第二错误校验信号发生电路，被配置为：根据所述第二错误标志信号而将所述第二错误检测信号输出作为所述第二错误校验信号或者阻止所述第二错误检测信号被输出，并且被配置为根据所述模式改变信号和所述第二错误标志信号来产生所述第二传输控制信号。
18.一种半导体器件，包括：
存储电路，被配置为储存由外部设备提供的输入数据，并且被配置为产生错误检测信号，所述错误检测信号在所述输入数据中出现错误时被使能；以及
错误校验电路，被配置为：根据由所述外部设备或其他外部设备提供的错误校验使能信号和输入时钟信号来对所述输入数据执行错误校验操作，以根据所述错误检测信号已产生的次数而产生并输出错误校验信号，
其中，当在所述输入数据中错误出现第一预定次数或更多次数时，所述错误校验信号被禁止。
19.如权利要求18所述的半导体器件，其中，所述错误校验电路包括：
控制电路，被配置为产生容限控制信号和窗口控制信号，所述容限控制信号和窗口控制信号在第一模式信号被输入并且所述错误校验使能信号和所述错误检测信号两者都被使能时基于所述输入时钟信号而被使能，并且被配置为产生窗口复位信号，所述窗口复位信号在所述第一模式信号、第二模式信号和容限复位信号中的任意一个被使能时被使能；
标志信号发生电路，被配置为在所述窗口复位信号被使能时设定第一初始值，被配置为产生错误标志信号，所述错误标志信号在所述容限控制信号从所述第一初始值开始被输入所述第一预定次数或更多次数时被使能，以及被配置为：根据模式改变信号、传输控制信号、所述第一模式信号和第三模式信号而产生所述容限复位信号，所述容限复位信号在所述窗口控制信号被输入第二预定次数时被使能；以及
错误校验信号发生电路，被配置为根据所述错误标志信号而将所述错误检测信号输出作为所述错误校验信号或者阻止所述错误检测信号被输出，并且被配置为根据所述模式改变信号和所述错误标志信号来产生所述传输控制信号。
20.如权利要求19所述的半导体器件，其中，所述控制电路包括：
延迟电路，被配置为延迟所述输入时钟信号以产生延迟时钟信号；
第一逻辑电路，被配置为：当所述错误校验使能信号被使能时，从所述延迟时钟信号产生所述窗口控制信号；
第二逻辑电路，被配置为：根据所述错误检测信号、所述第一模式信号和所述错误标志信号，从所述延迟时钟信号产生所述容限控制信号；以及
第三逻辑电路，被配置为产生所述窗口复位信号，所述窗口复位信号在所述第一模式信号、所述第二模式信号和所述容限复位信号中的任意一个被使能时被使能。
21.如权利要求19所述的半导体器件，其中，所述标志信号发生电路包括：
窗口计数信号发生电路，被配置为产生窗口计数信号，所述窗口计数信号在所述窗口复位信号被使能时由窗口设定信号设定为具有所述第一初始值，并且所述窗口计数信号在所述窗口控制信号被输入到所述窗口计数信号发生电路时从所述第一初始值开始被顺序地计数；
容限复位信号发生电路，被配置为：根据所述模式改变信号、所述传输控制信号、所述第一模式信号和所述第三模式信号而产生所述容限复位信号，所述容限复位信号在所述窗口计数信号被计数所述第二预定次数时被使能；以及
错误标志信号发生电路，被配置为产生容限计数信号，所述容限计数信号在所述容限复位信号被使能时由容限设定信号设定为具有第二初始值，并且被配置为从所述容限计数信号产生所述错误标志信号，所述容限计数信号在所述容限控制信号被输入到所述错误标志信号发生电路时从所述第二初始值开始被顺序地计数。
22.如权利要求21所述的半导体器件，其中，所述窗口计数信号发生电路包括：
第一缓冲器，被配置为反相缓冲所述窗口复位信号以产生反相窗口复位信号；
第一初始值设定电路，被配置为产生第一初始值设定信号，所述第一初始值设定信号在所述窗口复位信号和所述反相窗口复位信号被使能时由所述窗口设定信号设定为具有所述第一初始值；以及
第一计数器，被配置为产生所述窗口计数信号，所述窗口计数信号在所述第一计数器被设定为所述第一初始值之后输入所述窗口控制信号时被顺序地计数，所述第一初始值对应于与所述第一初始值设定信号相同的逻辑电平组合。
23.如权利要求21所述的半导体器件，其中，所述容限复位信号发生电路包括：
比较信号发生电路，被配置为产生比较信号，所述比较信号在所述窗口计数信号被计数所述第二预定次数时被使能；
第一传输信号发生电路，被配置为：当所述模式改变信号被禁止时，缓冲所述比较信号以产生第一传输信号；
第二传输信号发生电路，被配置为：当所述传输控制信号被使能时，缓冲所述第一传输信号以产生第二传输信号；以及
第四逻辑电路，被配置为产生容限复位信号，所述容限复位信号在所述第二传输信号、所述第一模式信号和所述第三模式信号中的任意一个被使能时被使能。
24.如权利要求21所述的半导体器件，其中，所述错误标志信号发生电路包括：
第二缓冲器，被配置为反相缓冲所述容限复位信号以产生反相容限复位信号；
第二初始值设定电路，被配置为产生第二初始值设定信号，所述第二初始值设定信号在所述容限复位信号和所述反相容限复位信号被使能时由所述容限设定信号设定为具有所述第二初始值；以及
第二计数器，被配置为从所述容限计数信号产生所述错误标志信号，所述容限计数信号在所述第二计数器被设定为具有所述第二初始值之后输入所述容限控制信号时被顺序地计数，所述第二初始值对应于与所述第二初始值设定信号相同的逻辑电平组合。
25.如权利要求19所述的半导体器件，其中，所述错误校验信号发生电路包括：
内部脉冲发生电路，被配置为产生包括脉冲的内部脉冲，所述脉冲在所述错误标志信号被输入时被创建；
传输控制信号发生电路，被配置为产生所述传输控制信号，所述传输控制信号在所述模式改变信号被输入时被使能而在所述内部脉冲被输入时被禁止；以及
信号输出电路，被配置为：根据所述传输控制信号，将所述错误检测信号输出作为所述错误校验信号或者阻止所述错误检测信号被输出。
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