CN111177038B - 总线编码发送电路和方法、总线传输系统 - Google Patents

Abstract

本发明提供一种总线编码发送电路和方法、总线传输系统。该电路包括：依次连接的相位整理单元和延迟处理单元；其中，相位整理单元，用于将初始总线信号中各个信号位的初始相位整理成相同的初始相位；并向延迟处理单元发送整理后的总线信号；延迟处理单元，用于对整理后的总线信号中各个信号位进行分组；并对分组后的总线信号中各组信号位按照将每一信号位组中各个信号位分别对应的延时时长设置为不同、且各个信号位组中首个信号位对应的延时时长设置为相同的预设延迟方式进行延迟；并向总线解码接收电路发送延迟后的总线信号。本发明在布线资源需求不变的前提下，避免了最坏串扰情况的发生，降低了串扰带来的传输延迟。

Description

总线编码发送电路和方法、总线传输系统

技术领域

本发明涉及微电子技术领域，尤其涉及一种总线编码发送电路和方法、总线传输系统。

背景技术

在集成电路设计中，传输一个多位数据的信号时，如16位数据或32位数据的信号等，常常采用总线方式进行传输。由于总线是信号线的集合，一个信号线传输一位数据，因此，通过一组信号线可以传输多位数据的信号，通常称该信号为总线信号。

与一位数据的信号的传输方式不同，传输总线信号的各个信号线的排布相对密集和整齐，且各个信号线的长度相当，周围电磁环境相似，有利于总线信号从发送端发出后，在相同时刻达到多个接收端，具有一致性。然而，在一组信号线中，随着相邻信号线之间的距离以及信号线宽高比的减小，使得相邻信号线之间的耦合电容Ci已接近甚至远大于接地电容Cl，且不断增加的耦合电容Ci会使得相邻信号线上传输的信号位(本文中，一个信号位指的是一位数据)的相位发生跳变，从而产生严重的串扰。这种串扰尤其是最坏情况串扰已成为影响总线信号的时序及时钟周期的主要因素，而总线信号的时序及时钟周期所发生的串扰易导致集成电路功能下降及功能出错；同时，该串扰还会增加各个信号线上所传输数据的功耗和噪声。其中，最坏情况串扰是指1+3λ和1+4λ这两者串扰，λ为串扰引入的延迟常数，且λ＝Ci/Cl。这样，消除最坏情况串扰对各个信号线上所传输数据的延迟、功耗及噪声的影响，在高性能集成电路设计中是必须考虑的一个问题。

现有技术中，常常采用增大线间距、空间编码和总线编码这三种编码方法来消除最坏串扰。其中，增大相邻信号线的间距能够减小耦合电容，进而能够降低串扰，具体可在布线中，强行规定各个信号线的间距，但会占用过多的走线资源，不适用有布线资源限制的集成电路；空间编码是在每个信号线的两侧并行排布一条屏蔽线，以阻挡其他信号线的串扰侵入，但信号线和屏蔽线之间仍会存在耦合电容；总线编码通常基于最差向量理论，在发送端增加一个编码器，该编码器在传输总线信号的过程中会出现的最坏向量(即相邻信号线分别传输的信号位同时反向跳变的情况)，通过总线编码的方式处理为非最坏向量，但通过总线编码的方式在消除总线串扰的同时仍会增加冗余信号线，进而占用过多走线资源。

因此，现亟需一种能够在不增加走线资源的前提下降低串扰的总线编码发送方法。

发明内容

本发明提供一种总线编码发送电路和方法、总线传输系统，以实现在不增加走线资源的前提下能够降低各信号位之间的串扰以及串扰带来的传输延迟等影响。

第一方面，本发明提供一种总线编码发送电路，包括：

依次连接的相位整理单元和延迟处理单元；

其中，所述相位整理单元，用于将初始总线信号中各个信号位的初始相位整理成相同的初始相位；并向所述延迟处理单元发送整理后的总线信号；

所述延迟处理单元，用于对所述整理后的总线信号中各个信号位进行分组，得到分组后的总线信号，并对分组后的总线信号按照预设延迟方式进行延迟，得到延迟后的总线信号；以及向总线解码接收电路发送所述延迟后的总线信号；其中，所述分组后的总线信号中包括：至少两个信号位组；所述预设延迟方式为将每一信号位组中各个信号位分别对应的延时时长设置为不同、且各个信号位组中首个信号位对应的延时时长设置为相同的方式。

可选地，所述预设延迟方式为将每一信号位组中各个信号位分别对应的延时时长设置为依次增大或依次减小、且各个信号位组中首个信号位对应的延时时长设置为相同的方式；

其中，每一信号位组中任意两个相邻的信号位分别对应的延时时长之差设置为相同或不同。

可选地，所述延迟处理单元包括：延迟控制单元和空间分组单元；

其中，所述延迟控制单元与所述空间分组单元连接，所述空间分组单元还与所述相位整理单元连接；

所述延迟控制单元，用于确定所述整理后的总线信号中所有信号位的分组个数；并向所述空间分组单元发送所述分组个数；

所述空间分组单元，用于从所述相位整理单元接收所述整理后的总线信号；并根据所述分组个数，对所述整理后的总线信号中各个信号位进行分组，得到所述分组后的总线信号；

所述延迟控制单元，还用于根据所述分组个数，确定每一信号位组中各个信号位分别对应的延时时长；并向所述空间分组单元发送所述每一信号位组中各个信号位分别对应的延时时长；

所述空间分组单元，还用于根据所述每一信号位组中各个信号位分别对应的延时时长，对分组后的总线信号按照预设延迟方式进行延迟，得到所述延迟后的总线信号；

所述空间分组单元，还用于向所述总线解码接收电路发送所述延迟后的总线信号。

可选地，根据公式(1)得到所述分组个数；

其中，P为所述分组个数，n为所述初始总线信号中信号位总数，m为所述至少两个信号位组中任一信号位组中包含的信号位个数，P、n、m为正整数且n>m，m>1。

可选地，所述每一信号位组中各个信号位分别对应的延时时长与预设时长具有关联关系，且根据公式(2)得到所述预设时长；

其中，Δt为所述预设时长，T为所述初始总线信号的时钟周期，α为时钟信号的初始时刻和延时初始时刻之间的间隔时长与T的比值，所述时钟信号为控制分组后的总线信号传输的信号，β为所述时钟信号的初始时刻和延时终止时刻之间的间隔时长与T的比值，λ为延迟常数，γ为校正值，m为所述至少两个信号位组中任一信号位组中包含的信号位个数。

第二方面，本发明提供一种总线编码发送方法，包括：

将初始总线信号中各个信号位的初始相位整理成相同的初始相位，得到整理后的总线信号；

对所述整理后的总线信号中各个信号位进行分组，得到分组后的总线信号，其中，所述分组后的总线信号中包括：至少两个信号位组；

对所述分组后的总线信号按照预设延迟方式进行延迟，得到延迟后的总线信号，其中，所述预设延迟方式为将每一信号位组中各个信号位分别对应的延时时长设置为不同、且各个信号位组中首个信号位对应的延时时长设置为相同的方式；

向总线解码接收电路发送所述延迟后的总线信号。

可选地，所述预设延迟方式为将每一信号位组中各个信号位分别对应的延时时长设置为依次增大或依次减小、且各个信号位组中首个信号位的延时时长设置为相同的方式；

其中，每一信号位组中任意两个相邻的信号位分别对应的延时时长之差设置为相同或不同。

可选地，在对所述整理后的总线信号中各个信号位进行分组之前，所述方法还包括：

确定所述整理后的总线信号中所有信号位的分组个数；

在对所述整理后的总线信号中各个信号位进行分组之后，所述方法还包括：

根据所述分组个数，确定每一信号位组中各个信号位分别对应的延时时长。

可选地，根据公式(1)得到所述分组个数；

其中，P为所述分组个数，n为所述初始总线信号中信号位总数，m为所述至少两个信号位组中任一信号位组中包含的信号位个数，P、n、m为正整数且n>m，m>1。

可选地，所述每一信号位组中各个信号位分别对应的延时时长与预设时长具有关联关系，且根据公式(2)得到所述预设时长；

其中，Δt为所述预设时长，T为所述初始总线信号的时钟周期，α为时钟信号的初始时刻和延时初始时刻之间的间隔时长与T的比值，所述时钟信号为控制分组后的总线信号传输的信号，β为所述时钟信号的初始时刻和延时终止时刻之间的间隔时长与T的比值，λ为延迟常数，γ为校正值，m为所述至少两个信号位组中任一信号位组中包含的信号位个数。

第三方面，本发明提供一种总线传输系统，包括：总线解码接收电路和如第一方面所述的总线编码发送电路。

第四方面，本发明提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现第二方面所述的总线编码发送方法。

第五方面，本发明提供一种电子设备，包括：

处理器；以及

存储器，用于存储所述处理器的可执行指令；

其中，所述处理器配置为经由执行所述可执行指令来执行第二方面所述的总线编码发送方法。

本发明提供的总线编码发送电路和方法、总线传输系统，一方面，通过相位整理单元将初始总线信号中各个信号位的初始相位整理成相同的初始相位，得到整理后的总线信号，便于后续对整理后的总线信息进行相应操作，避免直接作用于初始总线信号而容易引起由于各个信号位的初始相位不同导致各个信号位同时发生反向跳变的现象，导致后续操作失去原有的作用；另一方面，延迟处理单元对接收到的整理后的总线信号中各个信号位进行分组，得到包括至少两个信号位组的分组后的总线信号，延迟处理单元再对分组后的总线信号按照将每一信号位组中各个信号位分别对应的延时时长设置为不同、且各个信号位组中首个信号位对应的延时时长设置为相同的预设延迟方式进行延迟，得到延迟后的总线信号，使得每一信号位组中所有信号位不会同时发生跳变，且不同信号位组中的首个信号位同时发生跳变，以及任意相邻信号位组之间的相邻的两个信号位的跳变间隔不同，即使不同信号位组中的同一位置对应的信号位同时发生跳变，由于对应的两条信号线相距较远而在空间上大大削弱了最坏情况串扰的影响；延迟处理单元便可将延迟后的总线信号发送给总线解码接收电路。本发明中，在空间上隔离了总线信号中各个信号位的串扰，消除了最坏情况串扰的发生，减缓了串扰所带来的传输延迟影响，且无需增加额外的走线资源，也无需判定各个信号位跳变的发生和方向，省去了对应部分电路消耗的资源和功耗。

附图说明

为了清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明提供的总线编码发送电路的结构示意图；

图2为本发明提供的总线编码发送电路的结构示意图；

图3为本发明提供的总线编码发送方法的流程图；

图4为本发明提供的总线传输系统的结构示意图；

图5为本发明提供的电子设备的硬件结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明实施例一部分实施例，而不是全部的实施例。基于本发明实施例中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明实施例保护的范围。

图1为本发明提供的总线编码发送电路的结构示意图，如图1所示，本实施例的总线编码发送电路10包括：依次连接的相位整理单元11和延迟处理单元12。

其中，相位整理单元11，用于将初始总线信号中各个信号位的初始相位整理成相同的初始相位；并向延迟处理单元12发送整理后的总线信号。

延迟处理单元12，用于对整理后的总线信号中各个信号位进行分组，得到分组后的总线信号，并对分组后的总线信号按照预设延迟方式进行延迟，得到延迟后的总线信号；以及向总线解码接收电路发送延迟后的总线信号。

其中，分组后的总线信号中包括：至少两个信号位组；预设延迟方式为将每一信号位组中各个信号位分别对应的延时时长设置为不同、且各个信号位组中首个信号位对应的延时时长设置为相同的方式。

具体地，本领域技术人员容易理解，集成电路无论采用哪类形式的布线，若串扰引入的延迟常数为λ，λ＝Ci/Cl，Ci为耦合电容，Cl为接地电容，则总线信号中相邻信号位发生跳变的情况不同，串扰所引入的延迟不同。下面，结合表1，以在总线信号中第K信号位发生上升沿跳变为例，K为正整数，当第K-1信号位和第K+1信号位发生不同方向的跳变或者不跳变时，对第K信号位造成的不同串扰延迟进行示意。其中，“↑”代表上升沿跳变方向，“↓”代表下降沿跳变方向，“-”代表不发生跳变方向。

表1

第K-1信号位	第K信号位	第K+1信号位	延时时长系数(λ为延迟常数)
				↑	↑	↑	1
↑	↑	-	1+λ
				↑	↑	↓	1+2λ
-	↑	↑	1+λ
				-	↑	-	1+2λ
-	↑	↓	1+3λ
				↓	↑	↑	1+2λ
↓	↑	-	1+3λ
				↓	↑	↓	1+4λ

具体地，当第K-1信号位和第K+1信号位与第K信号位同时同向跳变时，引起第K信号位串扰的延时时长系数为1，会减少信号传输延迟。当第K-1信号位和第K+1信号位中任一信号位与第K信号位同时发生同向跳变，另一信号位不发生跳变时，引起第K信号位串扰的延时时长系数为1+λ。当第K-1信号位和第K+1信号位均不发生跳变，第K信号位发生跳变，或者，第K-1信号位和第K+1信号位中任一个信号位与第K信号位同时发生跳变，与此同时，另一信号位相较于该任一个信号位发生反向跳变时，引起第K信号位串扰的延时时长系数为1+2λ。当第K-1信号位不发生跳变，第K+1信号位与第K信号位同时发生反向跳变时，或者，第K+1信号位不发生跳变，第K-1信号位与第K信号位同时发生反向跳变时，引起第K信号位串扰的延时时长系数为1+3λ。当第K-1信号位和第K+1信号位同时发生同向跳变，且第K信号位相较于第K-1信号位或第K+1信号位发生反向跳变时，引起第K信号位串扰的延时时长系数最大，大小为1+4λ。

由此可见，除了总线信号中相邻信号位同时同向跳变的情况，其他情况皆使得耦合效应较大，引起的信号传输延迟影响变大。因此，针对上述引起最坏情况串扰的情况，本实施例中，总线编码发送电路10通过相位整理单元11和延迟处理单元12在空间上隔离了总线信号中各个信号位的串扰，减缓了最坏情况串扰所带来的传输延迟影响，且无需增加额外的走线资源，也无需判定各信号位跳变的发生和方向，省去了对应部分电路消耗的资源和功耗。

具体地，相位整理单元11可以先获取初始总线信号中各个信号位的初始相位，并将各个信号位的初始相位整理成相同的初始相位；将各个信号位的初始相位整理成相同的初始相位，以保证整理后的各个信号位的初始相位相同，避免直接作用于初始总线信号而容易引起由于各个信号位的初始相位不同导致各个信号位同时发生反向跳变的现象，从而整理后的总线信号便于后续的各种操作。

其中，相位整理单元11可以为集成芯片，也可以为多个元器件搭建的具有相位整理功能的集成电路，亦可以为处理器，例如，相位整理单元11可以为相位整理器。本实施例对此不做限定。

进一步地，延迟处理单元12在接收到整理后的总线信号后，可以根据实际情况，对整理后的总线信号中的各个信号位进行分组，得到分组后的总线信号；其中，分组后的总线信号包括至少两个信号位组。

可选的，操作人员可以人为确定信号位组的分组个数，也可以根据默认方式确定信号位组的分组个数，本实施例对此不做限定。

进一步地，延迟处理单元12可以对分组后的总线信号按照预设延迟方式进行延迟，得到延迟后的总线信号。其中，预设延迟方式为将每一信号位组中各个信号位分别对应的延时时长设置为不同、且各个信号位组中首个信号位对应的延时时长设置为相同的方式。针对每一组信号位组，均采用第一信号位组的方式进行预设延迟方式的设置，使得第一信号位组中各个信号位分别对应的延时时长各不相同。

进一步地，由于在每一信号位组中，各个信号位分别对应的延时时长皆不同，因此，各个信号位之间的初始相位存在时间差，这样，同一信号位组内相邻信号位的跳变将为间隔发生，从而在空间上隔离了同一信号位组内的各个信号位，避免出现同一信号位组内相邻信号位同时跳变的现象。基于表1中的描述，在同一时间下，当相邻三个信号位中存在两个信号位不跳变时，即表示组内的跳变串扰降低到了1+2λ，从而避免了最坏情况串扰现象的发生。

进一步的，由于各个信号位组中首个信号位对应的延时时长相同，因此，假如任意两个信号位组分别为A和B，由于信号位组B中首个信号位与信号位组A中首个信号位对应的延时时长相同，且信号位组A中首个信号位与信号位组A中其他信号位对应的延时时长不同；此外，由于在对整理后的总线信号中包含的信号位进行分组时，分组原则可以为优先使相邻信号位分为一组，因此，信号位组B中首个信号位和信号位组A中最后一个信号位为相邻信号位，即使得信号位组B的首个信号位与信号位组A中最后一个信号位这两个相邻信号位分别对应的延时时长不同。因此，各个相邻信号位组中的首个信号位对应的初始相位相同，任意两个相邻信号位组之间相邻的两个信号位的初始相位不同，使得组与组之间相邻的两个信号位的跳变不同。

进一步地，假如任意两个信号位组分别为A和B，由于信号位组A中各个信号位对应的延时时长不同，信号位组B中各个其他信号位对应的延时时长不同，且信号位组A中首个信号位与信号位组B中首个信号位对应的延时时长相同，因此，信号位组A中其他信号位存在某一信号位a，信号位组B中其他信号位存在某一信号位b，信号位a与信号位b分别对应的延时时长相同，由于信号位a与信号位b之间至少存在信号位组B中的首个信号位，因此，即使不同信号位组中的同一位置对应的信号位同时发生跳变，由于对应的两条信号线之间相距较远，在空间上减弱了最坏情况串扰的影响，且无需增加额外的走线资源。

其中，延迟处理单元12可以为集成芯片，也可以为多个元器件搭建的具有分组和延迟功能的集成电路，亦可以为处理器，本实施例对此不做限定。

下面辅以实例来描述上述总线编码发送电路10的工作过程：假设分组后的总线信号包括第一信号位组和第二信号位组，第一信号位组包括相邻的信号位1、信号位2和信号位3，第二信号位组包括相邻的信号位4、信号位5和信号位6，则延迟处理单元12对第一信号位组和第二信号位组按照预设延迟方式进行延迟，具体过程可以为：控制信号位1、信号位2和信号位3分别对应的延时时长不同，控制信号位4、信号位5和信号位6分别对应的延时时长不同，且控制信号位1和信号位4分别对应的延时时长相同。

例如，信号位1对应的延时时长为4秒，信号位2对应的延时时长为2秒，信号位3对应的延时时长为3秒，信号位4对应的延时时长为4秒，信号位5对应的延时时长为6秒，信号位6对应的延时时长为2秒。

进一步地，延迟处理单元12可以基于上述过程得到延迟后的总线信号，便可将延迟后的总线信号按照各个信号位的延时时长分时传输给总线解码接收电路，从而在不增加走线资源的情况下，降低了延迟后的总线信号中各个信号位的最坏情况跳变串扰的影响。

本实施例提供的总线编码发送电路，一方面，通过相位整理单元将初始总线信号中各个信号位的初始相位整理成相同的初始相位，得到整理后的总线信号，便于后续对整理后的总线信息进行相应操作，避免直接作用于初始总线信号而容易引起由于各个信号位的初始相位不同导致各个信号位同时发生反向跳变的现象，导致后续操作失去原有的作用；另一方面，延迟处理单元对接收到的整理后的总线信号中各个信号位进行分组，得到包括至少两个信号位组的分组后的总线信号。延迟处理单元再对分组后的总线信号按照将每一信号位组中各个信号位分别对应的延时时长设置为不同、且各个信号位组中首个信号位对应的延时时长设置为相同的预设延迟方式进行延迟，得到延迟后的总线信号，使得每一信号位组中所有信号位不会同时发生跳变，且不同信号位组中的首个信号位同时发生跳变，以及任意相邻信号位组之间的相邻的两个信号位的跳变间隔不同，即使不同信号位组中的同一位置对应的信号位同时发生跳变，由于对应的两条信号线相距较远而在空间上大大削弱了最坏情况串扰的影响；延迟处理单元便可将延迟后的总线信号发送给总线解码接收电路。本实施例中，在空间上隔离了总线信号中各个信号位的串扰，消除了最坏情况串扰的发生，减缓了串扰所带来的传输延迟影响，且无需增加额外的走线资源，也无需判定各个信号位跳变的发生和方向，省去了对应部分电路消耗的资源和功耗。

在上述图1实施例的基础上，延迟处理单元12可以采用各种方式，对每一信号位组中的各个信号位进行延迟，且延迟处理单元12可以采用相同或不同的方式，对各个信号位组进行延迟，只需满足信号位组内各个信号位对应的延时时长不同且各个信号位组中的首个信号位对应的延时时长相同即可。

为了简化延迟处理单元12的操作过程，可选地，预设延迟方式为将每一信号位组中各个信号位分别对应的延时时长设置为依次增大或依次减小、且各个信号位组中首个信号位对应的延时时长设置为相同的方式；

其中，每一信号位组中任意两个相邻的信号位分别对应的延时时长之差设置为相同或不同。

具体地，针对每一信号位组，延迟处理单元12均可每一个信号位组均按照如下第一信号位组进行预设延迟方式的设置，即对第一信号位组中各个信号位对应的延时时长按照依次增大的方式进行延迟，使得第一信号位组中各个信号位的初始相位依次增大，或者，延迟处理单元12可以对第一信号位组中各个信号位对应的延时时长按照依次减小的方式进行延迟，使得第一信号位组中各个信号位的初始相位依次减小。且延迟处理单元12还将第一信号位组中各个信号位组中的首个信号位的延时时长设定为相同的延时时长。

进一步地，针对每一信号位组，上述的两种方式皆使得各个信号位的初始相位不同，这样，同一信号位组内相邻信号位的跳变是间隔发生的，在空间上隔离了信号位组内相邻信号位同时跳变。基于表1中的描述，在同一时间下，当相邻三个信号位中存在两个信号位不跳变时，即表示同一信号位组内信号位的跳变串扰降低到了1+2λ，从而避免了最坏情况串扰现象的发生。并且，任意两个信号位组之间相邻的两个信号位的跳变间隔相差较大，即使不同组中同一位置对应的信号位同时发生跳变，由于两条信号线之间相距较远，在空间上减弱了串扰的影响，且无需增加额外的走线资源。

其中，针对每一信号位组，相邻信号位对应的延时时长之差可以相同，也可以不同，本实施例对此不做限定。且各个信号位组中，可以采用相同或不同的方式，依次增大各个信号位对应的延时时长，本实施例对此也不做限定。

进一步地，为了更加简化延迟处理单元12的操作过程，每一个信号位组均按照如下第一信号位组进行预设延迟方式的设置，针对第一信号位组，延迟处理单元12在对第一信号位组中各个信号位对应的延时时长按照依次增大或者依次减小的方式进行延迟的同时，设定了相邻信号位分别对应的延时时长之差相同，因此，延迟处理单元12可以对第一信号位组中各个信号位对应的延时时长按照均匀增大或者均匀减小的方式进行延迟即可，提高了延迟处理单元12对各个信号位进行延迟的操作性和可控性，也提高了延迟处理单元12对每一信号位组进行延迟的处理效率，便于延迟处理单元12及时且准确的向总线解码接收电路发送延迟后的总线信号。

下面辅以实例来描述上述总线编码发送电路10的工作过程：假设分组后的总线信号包括第一信号位组和第二信号位组，第一信号位组包括相邻的信号位1、信号位2和信号位3，第二信号位组包括相邻的信号位4、信号位5和信号位6，则延迟处理单元12对第一信号位组和第二信号位组按照预设延迟方式进行延迟，具体过程可以为：

一种可行的实现方式中，延迟处理单元12可以控制信号位1、信号位2和信号位3分别对应的延时时长逐渐增大，对应的，控制信号位4、信号位5和信号位6分别对应的延时时长也逐渐增大，且控制信号位1和信号位4分别对应的延时时长相同。其中，信号位2对应的延时时长与信号位1对应的延时时长之间的差值为第一预设数值，信号位3对应的延时时长与信号位2对应的延时时长之间的差值为第二预设数值，同理，信号位5的延时时长与信号位4对应的延时时长之间的差值为第一预设数值，信号位对应6的延时时长与信号位5对应的延时时长之间的差值为第二预设数值。

例如，设置第一预设数值和第二预设数值皆为1秒，信号位1对应的延时时长不变，则信号位2对应的延时时长相对于信号位1对应的延时时长增大1秒，信号位3对应的延时时长相对于信号位1对应的延时时长增大2秒，信号位4对应的延时时长不变，信号位5对应的延时时长相对于信号位4对应的延时时长增大1秒，信号位6对应的延时时长相对于信号位4对应的延时时长增大2秒。

例如，设置第一预设数值为1秒，第二预设数值为2秒，信号位1对应的延时时长不变，则信号位2对应的延时时长相对于信号位1对应的延时时长增大1秒，信号位3对应的延时时长相对于信号位1对应的延时时长增大3秒，信号位4对应的延时时长不变，信号位5对应的延时时长相对于信号位4对应的延时时长增大1秒，信号位6对应的延时时长相对于信号位4对应的延时时长增大3秒。

另一种可行的实现方式中，延迟处理单元12可以控制信号位1、信号位2和信号位3分别对应的延时时长逐渐减小，对应的，控制信号位4、信号位5和信号位6分别对应的延时时长也逐渐减小，且控制信号位1和信号位4分别对应的延时时长相同。其中，信号位2对应的延时时长与信号位1对应的延时时长之间的差值为第一预设数值，信号位3对应的延时时长与信号位2对应的延时时长之间的差值为第二预设数值，同理，信号位5对应的延时时长与信号位4对应的延时时长之间的差值为第一预设数值，信号位6对应的延时时长与信号位5对应的延时时长之间的差值为第二预设数值。

例如，设置第一预设数值和第二预设数值皆为1秒，信号位1对应的延时时长不变，则信号位2对应的延时时长相对于信号位1对应的延时时长减小1秒，信号位3对应的延时时长相对于信号位1对应的延时时长减小2秒，信号位4对应的延时时长不变，信号位5的延时时长相对于信号位4对应的延时时长减小1秒，信号位6的延时时长相对于信号位4对应的延时时长减小2秒。

例如，设置第一预设数值为1秒，第二预设数值为2秒，信号位1对应的延时时长不变，则信号位2对应的延时时长相对于信号位1对应的延时时长减小1秒，信号位3对应的延时时长相对于信号位1对应的延时时长减小3秒，信号位4对应的延时时长不变，信号位5对应的延时时长相对于信号位4对应的延时时长减小1秒，信号位6对应的延时时长相对于信号位4对应的延时时长减小3秒。

本实施例提供的总线编码发送电路，通过相位整理单元可以根据初始总线得到初始相位相同的整理后的总线信号。延迟处理单元对整理后的总线信号中各个信号位进行分组，得到分组后的总线信号。延迟处理单元再按照将每一信号位组中各个信号位分别对应的延时时长设置为依次增大或依次减小、且各个信号位组中首个信号位的延时时长设置为相同的预设延迟方式对分组后的总线信号按照预设延迟方式进行延迟，得到延迟后的总线信号，使得每一信号位组中所有信号位不会同时发生跳变、不同信号位组中的首个信号位同时发生跳变、任意相邻信号位组之间的相邻的两个信号位的跳变间隔较大，即使不同信号为组中的同一位置对应的信号位同时发生跳变，由于对应的两条信号线相距较远而在空间上大大削弱了最坏情况串扰的影响。然后，延迟处理单元便可将延迟后的总线信号发送给总线解码接收电路。本实施例中，操作过程简单易行，在空间上隔离了总线信号中各个信号位的串扰，消除了最坏情况串扰的发生，减缓了串扰所带来的传输延迟影响，且无需增加额外的走线资源，也无需判定各个信号位跳变的发生和方向，省去了对应部分电路消耗的资源和功耗。

在上述实施例的基础上，结合图2，对图1实施例中的延迟处理单元12的具体结构进行详细说明。

图2为本发明提供的总线编码发送电路的结构示意图，如图2所示，在图1实施例的总线编码发送电路10的基础上，可选地，延迟处理单元12包括：延迟控制单元121和空间分组单元122。

其中，延迟控制单元121与空间分组单元122连接，空间分组单元122还与相位整理单元11连接。

延迟控制单元121，用于确定整理后的总线信号中所有信号位的分组个数；并向空间分组单元122发送分组个数。

空间分组单元122，用于从相位整理单元11接收整理后的总线信号；并根据分组个数，对整理后的总线信号中各个信号位进行分组，得到分组后的总线信号；

延迟控制单元121，还用于根据分组个数，确定每一信号位组中各个信号位分别对应的延时时长；并向空间分组单元122发送每一信号位组中各个信号位分别对应的延时时长。

空间分组单元122，还用于根据每一信号位组中各个信号位分别对应的延时时长，对分组后的总线信号按照预设延迟方式进行延迟，得到延迟后的总线信号。

空间分组单元122，还用于向总线解码接收电路发送延迟后的总线信号。

具体地，延迟控制单元121可以获取操作人员发送的用于表明总线信号性能(如周期、频率等)的相位配置信号，也可以根据总线信号的各个性能参数分析得到相位配置信号，本实施例对此不做限定。由于相位配置信号能够表明总线信号的性能，因此，延迟控制单元121根据相位配置信号，可以确定整理后的总线信号中所有信号位的分组个数，从而使得空间分组单元122可以实现对整理后的总线信号中的各个信号位的合理分组。

其中，分组个数为所有信号位的组数，且操作人员可根据所有信号位的总数事先确定每一信号位组中信号位个数，通常每一信号位组中信号位个数不能小于2。进而，延迟控制单元121根据每一信号位组中的信号位个数，确定整理后的总线信号中所有信号位的分组个数。本实施例对分组个数的具体形式不做限定。

可选地，根据公式(1)得到分组个数；

其中，P为分组个数，n为初始总线信号中信号位总数，m为至少两个信号位组中任一信号位组中包含的信号位个数，P、n、m为正整数且n>m，m>1。

具体地，延迟控制单元121通过对初始总线信号中信号位总数n和每个信号位组中信号位个数m做除法，并将商向上取整，得到分组个数P。其中，由于初始总线信号中信号位总数n与每个信号位组中信号位个数m做除的商可能不为整数，因此，每个信号位组中信号位个数m可以相同，也可以不同，本实施例对此不做限定。

例如，当初始总线信号中信号位总数n＝p*m，每个信号位组中信号位个数m相同时，第一信号位组用G₀表示，其信号位组内各信号位数据分别为：{B₀，B₁，B₂…B_m-1}；第二信号位组用G₁表示，其信号位组内各信号位数据分别为：{B_m，B_m+1，B_m+2…B_2m-1}；……；第P信号位组用G_p-1表示，其信号位组内各信号位数据分别为：{B_(p-1)m，B_(p-1)m+1，B_(p-1)m+2…，B_pm-1}。

又如，当初始总线信号中信号位总数n＝p*m，每个信号位组中信号位个数m不同时，第一信号位组用G₀表示，其信号位组内各信号位数据分别为：{B₀，B₁，B₂…B_k0-1}；第二信号位组用G₁表示，其信号位组内各信号位数据分别为：{B_k0，B_m+1，B_m+2…B_k1-1}；……；第q信号位组用G_q-1表示，其信号位组内各信号位数据分别为：{B_kq，B_kq+1，B_kq+2…，B_n}，其中，k0、k1…kq皆不同。

进一步地，由于在每一信号位组中，各个信号位分别对应的延时时长不同，因此，延迟控制单元121可以根据公式(1)得到的分组个数，确定各个信号位分别对应的延时时长。

其中，本实施例对各个信号位分别对应的延时时长的具体大小不做限定。可选地，每一信号位组中各个信号位分别对应的延时时长与预设时长具有关联关系，且根据公式(2)得到预设时长；

其中，Δt为预设时长，T为初始总线信号的时钟周期，α为时钟信号的初始时刻和延时初始时刻之间的间隔时长与T的比值，时钟信号为控制分组后的总线信号传输的信号，β为时钟信号的初始时刻和延时终止时刻之间的间隔时长与T的比值，λ为延迟常数，γ为校正值，m为至少两个信号位组中任一信号位组中包含的信号位个数。

具体地，延时初始时刻为在对分组后的总线信号进行延时的初始时刻，即分组后的总线信号中首个信号位进行延时对应的时刻；延时终止时刻为在对分组后的总线信号进行延迟的终止时刻，即分组后的总线信号进行延迟后，分组后的总线信号中最晚的一个信号位进行延时对应的时刻；α和β的设置规定了延迟后的总线信号传输的有效时长，为延迟后的总线信号进行稳定传输提供了可靠的保障；γ可以用来再次校正分组后的总线信号传输的有效时长，为延迟后的总线信号进行稳定传输提供了可靠的双重保障。一般情况下，α取为10％，β的取值范围为80％<β<95％，0≤γ≤1，λ的取值范围为5％<λ<90％，较优的λ取值范围在40％-60％之间。可见，公式(2)中，预设时长Δt同时兼顾初始总线信号中信号位总数和初始总线信号的时钟周期，即初始总线信号的性能，且每一信号位组中各个信号位分别对应的延时时长与预设时长具有关联关系，因此，每一信号位组中各个信号位分别对应的延时时长可以与预设时长相等，可以与预设时长之间存在一个正相关系数，该正相关系数可以为任何自然数。进而，延迟控制单元121可以根据公式(1)得到的分组个数和公式(2)得到的预设时长，确定每一信号位组中各个信号位分别对应的延时时长。

其中，延迟控制单元121可以为集成芯片，也可以为多个元器件搭建的具有相位整理功能的集成电路，亦可以为处理器，本实施例对此不做限定。例如，延迟控制单元121可以为多相位可变译码器。

在实际应用过程中，延迟控制单元121可以根据预设时长，确定各个信号位的延时时长，再根据延迟触发时刻(即触发分组后的信号位首个信号位开始延迟对应的时刻)，可以分别设定好所有信号位对应的延时时长信号和延迟触发信号，其中，延时时长信号可以表明每一信号位的延时时长的具体大小，延迟触发信号可以表明每一信号位的具体什么时刻触发进行延迟。接着，延迟控制单元121可以根据公式(1)中的分组个数、所有信号为对应的延时时长信号和延迟触发信号，分别得到对分组后的总线信号中的各个信号位的延迟控制信号。

进一步地，延迟控制单元121可以将各信号位的延迟控制信号发送给空间分组单元122，进而，空间分组单元122可以根据各信号位的延迟控制信号，对总线信号中各个信号位进行分组，以及对分组后的总线信号中的各个信号位按照预设延迟方式进行延迟，得到延迟后的总线信号，并将延迟后的总线信号发送给总线解码接收电路。

其中，空间分组单元122可以为集成芯片，也可以为元器件搭建的具有分组和延迟的集成电路，亦可以为处理器，本实施例对此不做限定。例如，空间分组单元122可以为空间分组器和相位延迟器。

本发明中可以根据上述方法示例对总线编码发送电路10进行功能模块的划分，例如，可以对应各个功能划分各个功能模块，也可以将两个或两个以上的功能集成在一个处理模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。需要说明的是，本发明各实施例中对模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。

图3为本发明提供的总线编码发送方法的流程图，如图3所示，本实施例的总线编码发送方法，包括：

S101、将初始总线信号的各个信号位的初始相位整理成相同的初始相位，得到整理后的总线信号。

S102、对整理后的总线信号中各个信号位进行分组，得到分组后的总线信号，其中，分组后的总线信号中包括：至少两个信号位组。

S103、对分组后的总线信号按照预设延迟方式进行延迟，得到延迟后的总线信号，其中，预设延迟方式为将每一信号位组中各个信号位分别对应的延时时长设置为不同、且各个信号位组中首个信号位对应的延时时长设置为相同的方式。

S104、向总线解码接收电路发送延迟后的总线信号。

具体地，结合图1，本实施例以总线编码发送电路10为执行主体，其中，总线编码发送电路10包括：依次连接的相位整理单元11和延迟处理单元12。相位整理单元11可以将初始总线信号的各个信号位的初始相位整理成相同相位，并向延迟处理单元12发送整理后的总线信号。延迟处理单元12可以对整理后的总线信号中各个信号位进行分组，再对分组后的总线信号中各组信号位按照同一延迟方式且每组信号位对应的各个初始相位按照预设延迟方式进行延迟，进而向总线解码接收电路发送延迟后的总线信号。其中，分组后的总线信号中包括：至少两个信号位组；预设延迟方式为将每一信号位组中各个信号位分别对应的延时时长设置为不同、且各个信号位组中首个信号位对应的延时时长设置为相同的方式。

可选地，预设延迟方式为将每一信号位组中各个信号位分别对应的延时时长设置为依次增大或依次减小、且各个信号位组中首个信号位的延时时长设置为相同的方式；

其中，每一信号位组中任意两个相邻的信号位分别对应的延时时长之差设置为相同或不同。

在上述图3实施例的基础上，结合图1-图2，本实施例以总线编码发送电路10为执行主体，其中，总线编码发送电路10包括：依次连接的相位整理单元11和延迟处理单元12。延迟处理单元12包括：延迟控制单元121和空间分组单元122，其中，延迟控制单元121与空间分组单元122连接，空间分组单元122还与相位整理单元11连接。

在S102实施例的对整理后的总线信号中各个信号位进行分组之前，本实施例的总线编码发送方法还可以包括：

确定整理后的总线信号中所有信号位的分组个数；

在S102实施例的对整理后的总线信号中各个信号位进行分组之后，本实施例的总线编码发送方法还可以包括：

根据分组个数，确定每一信号位组中各个信号位分别对应的延时时长。

可选地，根据公式(1)得到分组个数；

其中，P为分组个数，n为初始总线信号中信号位总数，m为至少两个信号位组中任一信号位组中包含的信号位个数，P、n、m为正整数且n>m，m>1。

可选地，每一信号位组中各个信号位分别对应的延时时长与预设时长具有关联关系，且根据公式(2)得到预设时长；

其中，Δt为预设时长，T为初始总线信号的时钟周期，α为时钟信号的初始时刻和延时初始时刻之间的间隔时长与T的比值，时钟信号为控制分组后的总线信号传输的信号，β为时钟信号的初始时刻和延时终止时刻之间的间隔时长与T的比值，λ为延迟常数，γ为校正值，m为至少两个信号位组中任一信号位组中包含的信号位个数。

本实施例的总线编码发送方法对应的可用于执行图1-图2所示装置实施例的技术方案，其实现原理类似，此处不再赘述。

图4为本发明提供的总线传输系统的结构示意图，如图4所示，本实施例的总线传输系统40，包括：总线解码接收电路41和如图1-图2的总线编码发送电路42。

本实施例提供的总线传输系统包括如上的总线编码发送电路，可执行上述如图1-图2的实施例，其具体实现原理和技术效果，可参见上述如图3的总线编码发送方法实施例，本实施例此处不再赘述。

图5为本发明提供的电子设备的硬件结构示意图。如图5所示，该电子设备50包括：存储器51和处理器52；

存储器51，用于存储计算机程序；

处理器52，用于执行存储器存储的计算机程序，以实现上述实施例中的总线编码发送方法。具体可以参见前述方法实施例中的相关描述。

可选地，存储器51既可以是独立的，也可以跟处理器52集成在一起。

当存储器51是独立于处理器52之外的器件时，电子设备50还可以包括：

总线53，用于连接存储器51和处理器52。

本实施例提供的电子设备可用于执行上述的总线编码发送方法，其实现方式和技术效果类似，本实施例此处不再赘述。

本发明还提供一种计算机可读存储介质，计算机可读存储介质包括计算机程序，计算机程序用于实现如上实施例中的总线编码发送方法。

在本发明所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。例如，以上所描述的设备实施例仅仅是示意性的，例如，模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。

作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。上述模块成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

上述以软件功能模块的形式实现的集成的模块，可以存储在一个计算机可读取存储介质中。上述软件功能模块存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(英文：processor)执行本申请各个实施例方法的部分步骤。

应理解，上述处理器可以是中央处理单元(英文：Central Processing Unit，简称：CPU)，还可以是其他通用处理器、数字信号处理器(英文：Digital Signal Processor，简称：DSP)、专用集成电路(英文：Application Specific Integrated Circuit，简称：ASIC)等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合发明所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。

存储器可能包含高速RAM存储器，也可能还包括非易失性存储NVM，例如至少一个磁盘存储器，还可以为U盘、移动硬盘、只读存储器、磁盘或光盘等。

总线可以是工业标准体系结构(Industry Standard Architecture，ISA)总线、外部设备互连(Peripheral Component，PCI)总线或扩展工业标准体系结构(ExtendedIndustry Standard Architecture，EISA)总线等。总线可以分为地址总线、数据总线、控制总线等。为便于表示，本申请附图中的总线并不限定仅有一根总线或一种类型的总线。

上述计算机可读存储介质可以是由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(SRAM)，电可擦除可编程只读存储器(EEPROM)，可擦除可编程只读存储器(EPROM)，可编程只读存储器(PROM)，只读存储器(ROM)，磁存储器，快闪存储器，磁盘或光盘。存储介质可以是通用或专用计算机能够存取的任何可用介质。

本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (13)

1.一种总线编码发送电路，其特征在于，包括：依次连接的相位整理单元和延迟处理单元；

其中，所述相位整理单元，用于将初始总线信号中各个信号位的初始相位整理成相同的初始相位；并向所述延迟处理单元发送整理后的总线信号；

所述延迟处理单元，用于对所述整理后的总线信号中各个信号位进行分组，得到分组后的总线信号，并对分组后的总线信号按照预设延迟方式进行延迟，得到延迟后的总线信号；以及向总线解码接收电路发送所述延迟后的总线信号；其中，所述分组后的总线信号中包括：至少两个信号位组；所述预设延迟方式为将每一信号位组中各个信号位分别对应的延时时长设置为不同、且各个信号位组中首个信号位对应的延时时长设置为相同的方式。

2.根据权利要求1所述的电路，其特征在于，所述预设延迟方式为将每一信号位组中各个信号位分别对应的延时时长设置为依次增大或依次减小、且各个信号位组中首个信号位对应的延时时长设置为相同的方式；

其中，每一信号位组中任意两个相邻的信号位分别对应的延时时长之差设置为相同或不同。

3.根据权利要求1或2所述的电路，其特征在于，所述延迟处理单元包括：延迟控制单元和空间分组单元；

其中，所述延迟控制单元与所述空间分组单元连接，所述空间分组单元还与所述相位整理单元连接；

所述延迟控制单元，用于确定所述整理后的总线信号中所有信号位的分组个数；并向所述空间分组单元发送所述分组个数；

所述空间分组单元，用于从所述相位整理单元接收所述整理后的总线信号；并根据所述分组个数，对所述整理后的总线信号中各个信号位进行分组，得到所述分组后的总线信号；

所述延迟控制单元，还用于根据所述分组个数，确定每一信号位组中各个信号位分别对应的延时时长；并向所述空间分组单元发送所述每一信号位组中各个信号位分别对应的延时时长；

所述空间分组单元，还用于根据所述每一信号位组中各个信号位分别对应的延时时长，对分组后的总线信号按照预设延迟方式进行延迟，得到所述延迟后的总线信号；

所述空间分组单元，还用于向所述总线解码接收电路发送所述延迟后的总线信号。

4.根据权利要求3所述的电路，其特征在于，根据公式(1)得到所述分组个数；

其中，P为所述分组个数，n为所述初始总线信号中信号位总数，m为所述至少两个信号位组中任一信号位组中包含的信号位个数，P、n、m为正整数且n>m，m>1。

5.根据权利要求3所述的电路，其特征在于，所述每一信号位组中各个信号位分别对应的延时时长与预设时长具有关联关系，且根据公式(2)得到所述预设时长；

其中，Δt为所述预设时长，T为所述初始总线信号的时钟周期，α为时钟信号的初始时刻和延时初始时刻之间的间隔时长与T的比值，所述时钟信号为控制分组后的总线信号传输的信号，β为所述时钟信号的初始时刻和延时终止时刻之间的间隔时长与T的比值，λ为延迟常数，γ为校正值，m为所述至少两个信号位组中任一信号位组中包含的信号位个数。

6.一种总线编码发送方法，其特征在于，包括：

将初始总线信号中各个信号位的初始相位整理成相同的初始相位，得到整理后的总线信号；

对所述整理后的总线信号中各个信号位进行分组，得到分组后的总线信号，其中，所述分组后的总线信号中包括：至少两个信号位组；

对所述分组后的总线信号按照预设延迟方式进行延迟，得到延迟后的总线信号，其中，所述预设延迟方式为将每一信号位组中各个信号位分别对应的延时时长设置为不同、且各个信号位组中首个信号位对应的延时时长设置为相同的方式；

向总线解码接收电路发送所述延迟后的总线信号。

7.根据权利要求6所述的方法，其特征在于，所述预设延迟方式为将每一信号位组中各个信号位分别对应的延时时长设置为依次增大或依次减小、且各个信号位组中首个信号位对应的延时时长设置为相同的方式；

其中，每一信号位组中任意两个相邻的信号位分别对应的延时时长之差设置为相同或不同。

8.根据权利要求6或7所述的方法，其特征在于，在对所述整理后的总线信号中各个信号位进行分组之前，所述方法还包括：

确定所述整理后的总线信号中所有信号位的分组个数；

在对所述整理后的总线信号中各个信号位进行分组之后，所述方法还包括：

根据所述分组个数，确定每一信号位组中各个信号位分别对应的延时时长。

9.根据权利要求8所述的方法，其特征在于，根据公式(1)得到所述分组个数；

其中，P为所述分组个数，n为所述初始总线信号中信号位总数，m为所述至少两个信号位组中任一信号位组中包含的信号位个数，P、n、m为正整数且n>m，m>1。

10.根据权利要求8所述的方法，其特征在于，所述每一信号位组中各个信号位分别对应的延时时长与预设时长具有关联关系，且根据公式(2)得到所述预设时长；

其中，Δt为所述预设时长，T为所述初始总线信号的时钟周期，α为时钟信号的初始时刻和延时初始时刻之间的间隔时长与T的比值，所述时钟信号为控制分组后的总线信号传输的信号，β为所述时钟信号的初始时刻和延时终止时刻之间的间隔时长与T的比值，λ为延迟常数，γ为校正值，m为所述至少两个信号位组中任一信号位组中包含的信号位个数。

11.一种总线传输系统，其特征在于，包括：总线解码接收电路和如权利要求1-5任一项所述的总线编码发送电路。

12.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求6-10任一项所述的总线编码发送方法。

13.一种电子设备，其特征在于，包括：

处理器；以及

存储器，用于存储所述处理器的可执行指令；

其中，所述处理器配置为经由执行所述可执行指令来执行权利要求6-10任一项所述的总线编码发送方法。

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