CN116388774A - 一种译码方法、译码装置及电子设备 - Google Patents

一种译码方法、译码装置及电子设备 Download PDF

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CN116388774A CN202310409526.4A CN202310409526A CN116388774A CN 116388774 A CN116388774 A CN 116388774A CN 202310409526 A CN202310409526 A CN 202310409526A CN 116388774 A CN116388774 A CN 116388774A
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Abstract

本申请提供一种译码方法、译码装置及电子设备，方法包括：将待译码极化码划分为多个长度相同的比特组；在对第一个比特组译码完成后，循环执行译码流程，直至对每一个比特组完成译码；其中，针对多个比特组中的目标比特组，译码流程包括：根据前一个比特组对应的第一预设数量的目标路径度量对目标比特组进行译码，得到目标比特组对应的多个候选路径度量；针对每个路径对应的第二预设数量的候选路径度量，选出路径对应的路径度量最小的第三预设数量的候选路径度量作为第一中间路径度量；其中，第三预设数量小于第二预设数量；对所有的第一中间路径度量进行排序，得到目标比特组对应的路径度量最小的第一预设数量的目标路径度量。

Description

一种译码方法、译码装置及电子设备
技术领域
本申请涉及通信技术领域，具体而言，涉及一种译码方法、译码装置及电子设备。
背景技术
5G新空口(New Radio，NR)系统中的物理广播信道(Physical BroadcastChannel，PBCH)、物理下行控制信道(Physical Downlink Control Channel，PDCCH)，均采用了极化码(Polar Code)。其中，极化码基于信道极化理论，认为信道组合后，同一个信道的N次传输，将会发生信道极化，使得一部分信道的容量接近1，而一部分信道的容量接近0，且N越大，这两部分信道的比例越高；因此，极化码被认为是可以在理论上证明是信道容量可达的编码方案。
用户端在接收到PBCH、PDCCH信道时，需要进行Polar译码，在现有技术中，Polar译码一般采用以下算法：串行抵消(Successive Cancellation，SC)译码算法、串行抵消列表(Successive Cancellation List，SCL)译码算法、多比特串行抵消列表(Multi-BitSuccessive Cancellation List，Multi-Bit SCL)译码算法。
其中，在采用上述Multi-Bit SCL译码算法进行Polar译码时，需要对多个路径度量进行排序，以确定上述多个路径度量中最小的部分路径度量，由于排序过程的计算量较大，导致对极化码进行译码的效率较低。
发明内容
本申请实施例的目的在于提供一种译码方法、译码装置及电子设备，用以解决现有技术中对极化码进行译码的效率较低的技术问题。
第一方面，本申请实施例提供一种译码方法，包括：将待译码极化码划分为多个长度相同的比特组；在对第一个比特组译码完成后，循环执行译码流程，直至对每一个比特组完成译码；其中，针对多个比特组中的目标比特组，所述译码流程包括：根据前一个比特组对应的第一预设数量的目标路径度量对所述目标比特组进行译码，得到所述目标比特组对应的多个候选路径度量；其中，所述多个候选路径度量包括所述第一预设数量的路径中每个路径对应的第二预设数量的候选路径度量；针对每个路径对应的第二预设数量的候选路径度量，选出所述路径对应的路径度量最小的第三预设数量的候选路径度量作为第一中间路径度量；其中，所述第三预设数量小于所述第二预设数量；对所有的第一中间路径度量进行排序，得到所述目标比特组对应路径度量最小的所述第一预设数量的目标路径度量。
在上述方案中，在对极化码进行译码的过程中，可以先从每个路径对应的多个候选路径度量中确定出第三预设数量的第一中间路径度量，再对多个路径对应的第一中间路径度量进行排序，以确定出第一预设数量的目标路径度量，用于下一个比特组的译码过程。其中，与现有技术中依次对两个候选路径度量进行排序相比，采用本申请实施例提供的译码方法，可以减少需要排序的路径度量的数量，从而可以降低排序过程的运算量，并提高排序过程的效率，因此，可以提高对极化码进行译码的效率。
在可选的实施方式中，在所述第二预设数量大于所述第一预设数量时，所述第三预设数量小于所述第一预设数量。在上述方案中，可以先从每个路径对应的第二预设数量的候选路径度量中确定出第三预设数量的第一中间路径度量，再对多个路径对应的第一中间路径度量进行排序，以确定出第一预设数量的目标路径度量。其中，将第三预设数量的大小设置为小于预设数量，可以在保证译码结果准确性的基础上，提高译码的效率。
在可选的实施方式中，所述第三预设数量为2的正整数指数幂。在上述方案中，第三预设数量可以设置为2的正整数指数幂，从而可以便于进行后续的排序过程，进一步提高译码的效率。
在可选的实施方式中，所述对所有的第一中间路径度量进行排序，得到所述目标比特组对应的路径度量最小的所述第一预设数量的目标路径度量，包括：根据并行排序算法对所有的第一中间路径度量进行排序，得到路径度量最小的所述第一预设数量的目标路径度量。在上述方案中，采用并行排序算法对所有的第一中间路径度量进行排序，可以并行执行多个排序任务，从而可以提高对第一中间路径度量进行排序的效率，因此，可以提高对极化码进行译码的效率。
在可选的实施方式中，所述并行排序算法为双调排序算法。在上述方案中，采用双调排序算法对所有的第一中间路径度量进行排序，可以并行执行多个排序任务，从而可以提高对第一中间路径度量进行排序的效率，因此，可以提高对极化码进行译码的效率。
在可选的实施方式中，所述根据并行排序算法对所有的第一中间路径度量进行排序，得到路径度量最小的所述第一预设数量的目标路径度量，包括：将所有的第一中间路径度量划分为第四预设数量的组；其中，所述第四预设数量小于所述第三预设数量；针对每一组，采用并行排序得到路径度量最小的所述第一预设数量的第二中间路径度量；对所述第四预设数量的组分别对应的所述第一预设数量的第二中间路径度量进行排序，得到路径度量最小的所述第一预设数量的目标路径度量。在上述方案中，可以将所有的第一中间路径度量划分为第四预设数量的组，每个组内均可以采用并行排序的方式同时进行排序，从而可以提高排序的效率，进一步提高译码的效率；然后，在上述排序的基础上再进行组间的排序，最终可以得到第一预设数量的目标路径度量。
在可选的实施方式中，根据如下公式确定所述第四预设数量：
Figure BDA0004182821410000041
其中，G为所述第四预设数量，R为所述第三预设数量。在上述方案中，第四预设数量的数值大小可以根据第三预设数量的数值大小确定，从而可以更合理的对第一中间路径度量进行分组，从而在保证译码准确的基础上提高译码的效率。
在可选的实施方式中，根据如下公式确定所述第四预设数量：
Figure BDA0004182821410000042
其中，G为所述第四预设数量，R为所述第三预设数量，F为预设值，F<G并且R和F均为2正整数指数幂。在上述方案中，第四预设数量的数值大小可以根据第三预设数量的数值大小确定，从而可以更合理的对第一中间路径度量进行分组，从而在保证译码准确的基础上提高译码的效率。
在可选的实施方式中，所述目标比特组对应的候选路径度量与所述前一个比特组对应的目标路径度量之间的计算关系为：
Figure BDA0004182821410000051
其中，
Figure BDA0004182821410000052
表示所述目标比特组对应的候选路径度量，/>
Figure BDA0004182821410000053
表示所述前一个比特组对应的目标路径度量，为，/>
Figure BDA0004182821410000054
Figure BDA0004182821410000055
表示目标级上第l个路径的第k个分支的LLR，/>
Figure BDA0004182821410000056
表示第i个比特组中的/>
Figure BDA0004182821410000057
个译码比特。
第二方面，本申请实施例提供一种译码装置，包括：划分模块，用于将待译码极化码划分为多个长度相同的比特组；译码模块，用于在对第一个比特组译码完成后，循环执行译码流程，直至对每一个比特组完成译码；其中，针对多个比特组中的目标比特组，所述译码模块具体用于：根据前一个比特组对应的第一预设数量的目标路径度量对所述目标比特组进行译码，得到所述目标比特组对应的多个候选路径度量；其中，所述多个候选路径度量包括所述第一预设数量的路径中每个路径对应的第二预设数量的候选路径度量；针对每个路径对应的第二预设数量的候选路径度量，选出所述路径对应的路径度量最小的第三预设数量的候选路径度量作为第一中间路径度量；其中，所述第三预设数量小于所述第二预设数量；对所有的第一中间路径度量进行排序，得到所述目标比特组对应的路径度量最小的所述第一预设数量的目标路径度量。
在上述方案中，在对极化码进行译码的过程中，可以先从每个路径对应的多个候选路径度量中确定出第三预设数量的第一中间路径度量，再对多个路径对应的第一中间路径度量进行排序，以确定出第一预设数量的目标路径度量，用于下一个比特组的译码过程。其中，与现有技术中依次对两个候选路径度量进行排序相比，采用本申请实施例提供的译码方法，可以减少需要排序的路径度量的数量，从而可以降低排序过程的运算量，并提高排序过程的效率，因此，可以提高对极化码进行译码的效率。
在可选的实施方式中，在所述第二预设数量大于所述第一预设数量时，所述第三预设数量小于所述第一预设数量。在上述方案中，可以先从每个路径对应的第二预设数量的候选路径度量中确定出第三预设数量的第一中间路径度量，再对多个路径对应的第一中间路径度量进行排序，以确定出第一预设数量的目标路径度量。其中，将第三预设数量的大小设置为小于预设数量，可以在保证译码结果准确性的基础上，提高译码的效率。
在可选的实施方式中，所述第三预设数量为2的正整数指数幂。在上述方案中，第三预设数量可以设置为2的正整数指数幂，从而可以便于进行后续的排序过程，进一步提高译码的效率。
在可选的实施方式中，所述第二排序模块具体用于：根据并行排序算法对所有的第一中间路径度量进行排序，得到路径度量最小的所述第一预设数量的目标路径度量。在上述方案中，采用并行排序算法对所有的第一中间路径度量进行排序，可以并行执行多个排序任务，从而可以提高对第一中间路径度量进行排序的效率，因此，可以提高对极化码进行译码的效率。
在可选的实施方式中，所述并行排序算法为双调排序算法。在上述方案中，采用双调排序算法对所有的第一中间路径度量进行排序，可以并行执行多个排序任务，从而可以提高对第一中间路径度量进行排序的效率，因此，可以提高对极化码进行译码的效率。
在可选的实施方式中，所述第二排序模块还用于：将所有的第一中间路径度量划分为第四预设数量的组；其中，所述第四预设数量小于所述第三预设数量；针对每一组，采用并行排序得到路径度量最小的所述第一预设数量的第二中间路径度量；对所述第四预设数量的组分别对应的所述第一预设数量的第二中间路径度量进行排序，得到路径度量最小的所述第一预设数量的目标路径度量。在上述方案中，可以将所有的第一中间路径度量划分为第四预设数量的组，每个组内均可以采用并行排序的方式同时进行排序，从而可以提高排序的效率，进一步提高译码的效率；然后，在上述排序的基础上再进行组间的排序，最终可以得到第一预设数量的目标路径度量。
在可选的实施方式中，根据如下公式确定所述第四预设数量：
Figure BDA0004182821410000071
其中，G为所述第四预设数量，R为所述第三预设数量。在上述方案中，第四预设数量的数值大小可以根据第三预设数量的数值大小确定，从而可以更合理的对第一中间路径度量进行分组，从而在保证译码准确的基础上提高译码的效率。
在可选的实施方式中，根据如下公式确定所述第四预设数量：
Figure BDA0004182821410000072
其中，G为所述第四预设数量，R为所述第三预设数量，F为预设值，F<G并且R和F均为2正整数指数幂。在上述方案中，第四预设数量的数值大小可以根据第三预设数量的数值大小确定，从而可以更合理的对第一中间路径度量进行分组，从而在保证译码准确的基础上提高译码的效率。
在可选的实施方式中，所述目标比特组对应的候选路径度量与所述前一个比特组对应的目标路径度量之间的计算关系为：
Figure BDA0004182821410000081
其中，
Figure BDA0004182821410000082
表示所述目标比特组对应的候选路径度量，/>
Figure BDA0004182821410000083
表示所述前一个比特组对应的目标路径度量，为，/>
Figure BDA0004182821410000084
Figure BDA0004182821410000085
表示目标级上第l个路径的第k个分支的LLR，/>
Figure BDA0004182821410000086
表示第i个比特组中的/>
Figure BDA0004182821410000087
个译码比特。
第三方面，本申请实施例提供一种电子设备，包括：处理器、存储器和总线；所述处理器和所述存储器通过所述总线完成相互间的通信；所述存储器存储有可被所述处理器执行的计算机程序指令，所述处理器调用所述计算机程序指令能够执行如第一方面所述的译码方法。
第四方面，本申请实施例提供一种计算机可读存储介质，所述计算机可读存储介质存储计算机程序指令，所述计算机程序指令被计算机运行时，使所述计算机执行如第一方面所述的译码方法。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举本申请实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的一种译码流程的流程图；
图2为本申请实施例提供的一种32选16的双调排序结构的示意图；
图3为本申请实施例提供的一种译码装置的结构框图；
图4为本申请实施例提供的一种电子设备的结构框图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
下面对本申请实施例提供的一种译码方法的具体实施方式进行详细的介绍，该译码方法可以包括如下步骤：
第一步，将待译码极化码划分为多个长度相同的比特组。
第二步，在对第一个比特组译码完成后，循环执行译码流程，直至对每一个比特组完成译码。
具体的，在上述第一步中，Multibit SCL译码算法可以在一个判决时刻同时译出多个比特，从而可以大大提高译码器吞吐率。作为一种实施方式，在Multibit SCL译码算法中，可以将待译码算法划分为多个长度相同的比特组，例如：假设每个比特组包含
Figure BDA0004182821410000091
个比特。
在上述第二步中，请参照图1，图1为本申请实施例提供的一种译码流程的流程图，该译码流程可以是针对多个比特组中的目标比特组执行的。
其中，该译码流程可以包括如下步骤：
步骤S101：根据前一个比特组对应的第一预设数量的目标路径度量对目标比特组进行译码，得到目标比特组对应的多个候选路径度量。
步骤S102：针对每个路径对应的第二预设数量的候选路径度量，选出路径对应的路径度量最小的第三预设数量的候选路径度量作为第一中间路径度量。
步骤S103：对所有的第一中间路径度量进行排序，得到目标比特组对应的路径度量最小的第一预设数量的目标路径度量。
具体的，在上述步骤S101中，为了便于叙述，将上述多个长度相同的比特组中的任意一个比特组命名为目标比特组。通过对上述目标比特组进行译码，可以得到该目标比特组对应的多个候选路径度量。也就是说，多个候选路径度量通过对目标比特组进行译码得到，目标比特组为待译码极化码的一部分。
其中，在对目标比特组进行译码的过程中，需要根据前一个比特组对应的多个目标路径度量对目标比特组进行译码。举例来说，假设待译码极化码划分得到的第三个比特组为目标比特组，在对第三个比特组进行译码之前，得到了与第二个比特组译码对应的多个目标路径度量，因此，可以利用上述第二个比特组译码对应的多个目标路径度量对第三比特组进行译码，从而得到第三比特组对应的多个候选路径度量。
可以理解的是，目标比特组对应的多个候选路径度量包括第一预设数量的路径中每个路径对应的第二预设数量的候选路径度量，也就是说，目标比特组对应的候选路径度量的总数量为第一预设数量与第二预设数量的乘积。举例来说，假设总共有L条径，每条径对应C个候选路径度量，那么，目标比特组对应的多个候选路径度量的数量为L×C。
需要说明的是，上述第一预设数量的大小与译码过程中译码器的列表大小相关，上述第二预设数量的大小与对目标比特组进行译码过程中得到的路径度量的结果数量相关。
在上述步骤S102中，针对目标比特组对应的第一预设数量的候选路径度量的其中一个路径，可以从与该路径对应的第二预设数量的候选路径度量中筛选出第三预设数量的候选路径度量作为该路径对应的第一中间路径度量。其中，该路径对应的第一中间路径度量为该路径对应的多个候选路径度量中数值最小的第三预设数量的路径度量。
其中，上述第三预设数量可以为人工预先配置的一个通用参数。需要说明的是，本申请实施例对上述第三预设数量的具体实施方式不作具体的限定，本领域技术人员可以根据实际情况进行合适的调整。举例来说，上述第三预设数量可以小于第二预设数量；或者，上述第三预设数量可以小于第一预设数量；或者，上述第二预设值可以为2的正整数指数幂等。
在本申请实施例中，可以对该路径对应的第二预设数量的候选路径度量进行排序，从而可以按照路径度量从小到大的顺序选出该路径对应的第三预设数量的候选路径度量作为对应的第一中间路径度量。
举例来说，假设第三预设数量为R，第l(l＝0,1,…,L-1)个路径的第i个比特组的候选路径度量为
Figure BDA0004182821410000111
那么，针对第i个比特组的第l个路径对应的C个候选路径度量
Figure BDA0004182821410000112
按照路径度量从小到大的顺序进行排序，可以筛选出上述C个候选路径度量中最小的R个候选路径度量作为该路径对应的第一中间路径度量PM(l×R+r),＝0,1,…,-1。
需要说明的是，本申请实施例对上述对该路径对应的多个候选路径度量进行排序的具体实施方式不作具体的限定，本领域技术人员可以根据实际情况进行合适的调整。举例来说，可以采用并行排序算法进行排序；或者，可以采用冒泡算法进行排序等。
在上述步骤S103中，对于所有的第一中间路径度量，可以将所有的第一中间路径度量中的部分路径度量确定为目标路径度量。其中，目标路径度量为所有的第一中间路径度量中最小的路径度量，且确定的目标路径度量的数量可以为第一预设数量。
在上述方案中，在对极化码进行译码的过程中，可以先从每个路径对应的多个候选路径度量中确定出第三预设数量的第一中间路径度量，再对多个路径对应的第一中间路径度量进行排序，以确定出第一预设数量的目标路径度量，用于下一个比特组的译码过程。其中，与现有技术中依次对两个候选路径度量进行排序相比，采用本申请实施例提供的译码方法，可以减少需要排序的路径度量的数量，从而可以降低排序过程的运算量，并提高排序过程的效率，因此，可以提高对极化码进行译码的效率。
进一步的，在上述实施例的基础上，在第二预设数量大于第一预设数量时，第三预设数量可以小于第一预设数量。
在上述方案中，可以先从每个路径对应的第二预设数量的候选路径度量中确定出第三预设数量的第一中间路径度量，再对多个路径对应的第一中间路径度量进行排序，以确定出第一预设数量的目标路径度量。其中，将第三预设数量的大小设置为小于预设数量，可以在保证译码结果准确性的基础上，提高译码的效率。
进一步的，在上述实施例的基础上，第三预设数量可以为2的正整数指数幂。
在上述方案中，第三预设数量可以设置为2的正整数指数幂，从而可以便于进行后续的排序过程，进一步提高译码的效率。
进一步的，在上述实施例的基础上，上述步骤S103具体可以包括如下步骤：
根据并行排序算法对所有的第一中间路径度量进行排序，得到路径度量最小的第一预设数量的目标路径度量。
具体的，在本申请实施例中，可以采用并行排序算法对上述所有的第一中间路径度量进行排序，从而可以从所有的第一中间路径度量中筛选出最小的第一预设数量的目标路径度量。举例来说，可以采用并行排序算法对所有的第一中间路径度量PM(0)～PM(L×R-1)进行排序。
在上述方案中，采用并行排序算法对所有的第一中间路径度量进行排序，可以并行执行多个排序任务，从而可以提高对第一中间路径度量进行排序的效率，因此，可以提高对极化码进行译码的效率。
进一步的，在上述实施例的基础上，并行排序算法可以为双调排序算法。
在上述方案中，采用双调排序算法对所有的第一中间路径度量进行排序，可以并行执行多个排序任务，从而可以提高对第一中间路径度量进行排序的效率，因此，可以提高对极化码进行译码的效率。
进一步的，在上述实施例的基础上，上述根据并行排序算法对所有的第一中间路径度量进行排序，得到路径度量最小的第一预设数量的目标路径度量的步骤，具体可以包括如下步骤：
步骤1)，将所有的第一中间路径度量划分为第四预设数量的组。
步骤2)，针对每一组，采用并行排序得到路径度量最小的第一预设数量的第二中间路径度量。
步骤3)，对第四预设数量的组分别对应的第一预设数量的第二中间路径度量进行排序，得到路径度量最小的第一预设数量的目标路径度量。
具体的，本申请实施例对上述第四预设数量的具体实施方式不作具体的限定，本领域技术人员可以根据实际情况进行合适的调整，其中，第四预设数量的大小与第三预设数量的大小相关，作为一种实施方式，第四预设数量可以小于第三预设数量。举例来说，若第三预设数量小于等于2，则第四预设数量可以等于1；或者，若第三预设数量大于2小于等于4，则第四预设数量可以等于2等。
以第四预设数量等于2为例：第一组为PM(0)～PM(L×R/2-1)，对其采用并行排序，输出L个最小的径PMg＝0(0)～PMg＝0(L-1)；第二组为PM(L×R/2)～PM(L×R-1)，对其采用并行排序，输出L个最小的径PMg＝1(0)～PMg＝1(L-1)；接下来对上述两次并行排序输出的L×2个PM值{PMg＝0(0～L-1),Mg＝1(0～L-1)}进行并行排序，最终选取出L个最小的PM。
再以第四预设数量等于3为例：第一组为PM(0)～PM(L×R/3-1)，对其采用并行排序，输出L个最小的径PMg＝0(0)～PMg＝0(L-1)；第二组为PM(L×R/3)～PM(L×2R/3-1)，对其采用并行排序，输出L个最小的径PMg＝1(0)～PMg＝1(L-1)；第三组为PM(L×2R/3)～PM(L×R-1)，对其采用并行排序，输出L个最小的径PMg＝2(0)～PMg＝2(L-1)；接下来对第一组并行排序输出以及第二组并行排序输出的共L×2个PM值{PMg＝0(0～L-1),Mg＝1(0～L-1)}进行并行排序，选取出L个最小的PM；再对上一步骤选取出的L个PM以及第三组并行排序输出的共L×2个PM值进行并行排序，最终选取出L个最小的目标PM。
可以理解的是，存在所有的第一中间路径度量的总数无法整除第四预设数量，即所有的第一中间路径度量无法均分为第四预设数量的组的情况，此时，本申请实施例对分组的具体方式不作具体的限定，本领域技术人员可以根据实际情况进行合适的调整。
以所有的第一中间路径度量的总数为10、第四预设数量为3、第一预设数量为4为例对多种分组的实施方式进行举例说明：可以将所有的第一中间路径度量划分为4、4、2三个组，先从第一组和第二组的8个路径度量中排序选出4个路径度量，再从上述4个路径度量以及第三组的2个路径度量中排序选出4个路径度量；或者，可以将所有的第一中间路径度量划分为5、3、2三个组，先从第一组的5个路径度量中排序选出4个路径度量，再从上述4个路径度量和第二组的3个路径度量中排序选出4个路径度量，再从上述4个路径度量以及第三组的2个路径度量中排序选出4个路径度量。
在上述方案中，可以将所有的第一中间路径度量划分为第四预设数量的组，每个组内均可以采用并行排序的方式同时进行排序，从而可以提高排序的效率，进一步提高译码的效率；然后，在上述排序的基础上再进行组间的排序，最终可以得到第一预设数量的目标路径度量。
进一步的，在上述实施例的基础上，作为一种实施方式，可以根据如下公式确定第四预设数量：
Figure BDA0004182821410000161
其中，G为第四预设数量，R为第三预设数量。
在上述方案中，第四预设数量的数值大小可以根据第三预设数量的数值大小确定，从而可以更合理的对第一中间路径度量进行分组，从而在保证译码准确的基础上提高译码的效率。
进一步的，在上述实施例的基础上，作为另一种实施方式，可以根据如下公式确定第四预设数量：
Figure BDA0004182821410000162
其中，G为所述第四预设数量，R为所述第三预设数量，F为预设值，F<G并且R和F均为2正整数指数幂。
在上述方案中，第四预设数量的数值大小可以根据第三预设数量的数值大小确定，从而可以更合理的对第一中间路径度量进行分组，从而在保证译码准确的基础上提高译码的效率。
以双调排序算法为例，比较器资源代价如下：
Figure BDA0004182821410000163
Figure BDA0004182821410000171
以配置L＝16,
Figure BDA0004182821410000172
为例，C的最大取值为/>
Figure BDA0004182821410000173
若直接对共(L×C)个PM值进行排序，选取出L个PM最小的径，需要对L×C＝16*16＝256个PM值进行排序，选出16个，如果采用双调排序算法，需要耗费比较器个数为3824。
若采用本申请实施例提供的方法：取Rmax＝4，R＝min(Rmax,)＝4，则需要对L×R＝64个PM值进行分组排序，组数G＝2，即是需要进行3次(32，16)的排序即可，如果采用双调排序算法，所需比较器个数为176个。请参照图2，图2为本申请实施例提供的一种32选16的双调排序结构的示意图。
因此，在本申请实施例中，首先，采用Multibit SCL译码算法，译码器吞吐率更高；其次，通过并行完成排序功能，提高排序效率，从而降低译码时延；再者，每个路径下预选出R个保留径，减少最后选出L个PM最小的径时对比较器的需求，且基本不影响译码性能；最后，在(L×R)个PM中选出L个PM最小的径时采用分组并行排序，实际需要耗费的比较器个数远小于全并行时所需的比较器个数。
进一步的，在上述实施例的基础上，目标比特组对应的候选路径度量与前一个比特组对应的目标路径度量之间的计算关系为：
Figure BDA0004182821410000174
其中，
Figure BDA0004182821410000181
表示目标比特组对应的候选路径度量，/>
Figure BDA0004182821410000182
表示前一个比特组对应的目标路径度量，为，/>
Figure BDA0004182821410000183
Figure BDA0004182821410000184
表示目标级上第l个路径的第k个分支的LLR，/>
Figure BDA0004182821410000185
表示第i个比特组中的/>
Figure BDA0004182821410000186
个译码比特。
进一步的，在上述实施例的基础上，Multibit SCL译码算法需要依据比特组内各比特是否为信息比特，对
Figure BDA0004182821410000187
的各个比特的取值进行遍历假设，若/>
Figure BDA0004182821410000188
中有s个信息比特，那么/>
Figure BDA0004182821410000189
的取值情况总共C＝2s种。取：
Figure BDA00041828214100001810
则，在计算第l个路径的第i个比特组的路径度量共有C种结果，即：
Figure BDA00041828214100001811
其中c＝0,1,…,C-1。
请参照图3，图3为本申请实施例提供的一种译码装置的结构框图，该译码装置300可以包括：划分模块301，用于将待译码极化码划分为多个长度相同的比特组；译码模块302，用于在对第一个比特组译码完成后，循环执行译码流程，直至对每一个比特组完成译码；其中，针对多个比特组中的目标比特组，所述译码模块302具体用于：根据前一个比特组对应的第一预设数量的目标路径度量对所述目标比特组进行译码，得到所述目标比特组对应的多个候选路径度量；其中，所述多个候选路径度量包括所述第一预设数量的路径中每个路径对应的第二预设数量的候选路径度量；针对每个路径对应的第二预设数量的候选路径度量，选出所述路径对应的路径度量最小的第三预设数量的候选路径度量作为第一中间路径度量；其中，所述第三预设数量小于所述第二预设数量；对所有的第一中间路径度量进行排序，得到所述目标比特组对应的路径度量最小的所述第一预设数量的目标路径度量。
在上述方案中，在对极化码进行译码的过程中，可以先从每个路径对应的多个候选路径度量中确定出第三预设数量的第一中间路径度量，再对多个路径对应的第一中间路径度量进行排序，以确定出第一预设数量的目标路径度量，用于下一个比特组的译码过程。其中，与现有技术中依次对两个候选路径度量进行排序相比，采用本申请实施例提供的译码方法，可以减少需要排序的路径度量的数量，从而可以降低排序过程的运算量，并提高排序过程的效率，因此，可以提高对极化码进行译码的效率。
进一步的，在上述实施例的基础上，在所述第二预设数量大于所述第一预设数量时，所述第三预设数量小于所述第一预设数量。
在上述方案中，可以先从每个路径对应的第二预设数量的候选路径度量中确定出第三预设数量的第一中间路径度量，再对多个路径对应的第一中间路径度量进行排序，以确定出第一预设数量的目标路径度量。其中，将第三预设数量的大小设置为小于预设数量，可以在保证译码结果准确性的基础上，提高译码的效率。
进一步的，在上述实施例的基础上，所述第三预设数量为2的正整数指数幂。
在上述方案中，第三预设数量可以设置为2的正整数指数幂，从而可以便于进行后续的排序过程，进一步提高译码的效率。
进一步的，在上述实施例的基础上，所述第二排序模块303具体用于：根据并行排序算法对所有的第一中间路径度量进行排序，得到路径度量最小的所述第一预设数量的目标路径度量。
在上述方案中，采用并行排序算法对所有的第一中间路径度量进行排序，可以并行执行多个排序任务，从而可以提高对第一中间路径度量进行排序的效率，因此，可以提高对极化码进行译码的效率。
进一步的，在上述实施例的基础上，所述并行排序算法为双调排序算法。
在上述方案中，采用双调排序算法对所有的第一中间路径度量进行排序，可以并行执行多个排序任务，从而可以提高对第一中间路径度量进行排序的效率，因此，可以提高对极化码进行译码的效率。
进一步的，在上述实施例的基础上，所述第二排序模块303还用于：将所有的第一中间路径度量划分为第四预设数量的组；其中，所述第四预设数量小于所述第三预设数量；针对每一组，采用并行排序得到路径度量最小的所述第一预设数量的第二中间路径度量；对所述第四预设数量的组分别对应的所述第一预设数量的第二中间路径度量进行排序，得到路径度量最小的所述第一预设数量的目标路径度量。
在上述方案中，可以将所有的第一中间路径度量划分为第四预设数量的组，每个组内均可以采用并行排序的方式同时进行排序，从而可以提高排序的效率，进一步提高译码的效率；然后，在上述排序的基础上再进行组间的排序，最终可以得到第一预设数量的目标路径度量。
进一步的，在上述实施例的基础上，根据如下公式确定所述第四预设数量：
Figure BDA0004182821410000201
其中，G为所述第四预设数量，R为所述第三预设数量。在上述方案中，第四预设数量的数值大小可以根据第三预设数量的数值大小确定，从而可以更合理的对第一中间路径度量进行分组，从而在保证译码准确的基础上提高译码的效率。
进一步的，在上述实施例的基础上，所述目标比特组对应的候选路径度量与所述前一个比特组对应的目标路径度量之间的计算关系为：
Figure BDA0004182821410000211
其中
Figure BDA0004182821410000212
表示所述目标比特组对应的候选路径度量，/>
Figure BDA0004182821410000213
表示所述前一个比特组对应的目标路径度量，为，/>
Figure BDA0004182821410000214
Figure BDA0004182821410000215
表示目标级上第l个路径的第k个分支的LLR，/>
Figure BDA0004182821410000216
表示第i个比特组中的/>
Figure BDA0004182821410000217
个译码比特。/>
请参照图4，图4为本申请实施例提供的一种电子设备的结构框图，该电子设备400包括：至少一个处理器401，至少一个通信接口402，至少一个存储器403和至少一个通信总线404。其中，通信总线404用于实现这些组件直接的连接通信，通信接口402用于与其他节点设备进行信令或数据的通信，存储器403存储有处理器401可执行的机器可读指令。当电子设备400运行时，处理器401与存储器403之间通过通信总线404通信，机器可读指令被处理器401调用时执行上述译码方法。
例如，本申请实施例的处理器401通过通信总线404从存储器403读取计算机程序并执行该计算机程序可以实现如下方法：步骤S101：根据前一个比特组对应的第一预设数量的目标路径度量对目标比特组进行译码，得到目标比特组对应的多个候选路径度量。步骤S102：针对每个路径对应的第二预设数量的候选路径度量，选出路径对应的路径度量最小的第三预设数量的候选路径度量作为第一中间路径度量。步骤S103：对所有的第一中间路径度量进行排序，得到目标比特组对应的路径度量最小的第一预设数量的目标路径度量。
其中，处理器401包括一个或多个，其可以是一种集成电路芯片，具有信号的处理能力。上述的处理器401可以是通用处理器，包括中央处理器(Central Processing Unit，简称CPU)、微控制单元(Micro Controller Unit，简称MCU)、网络处理器(NetworkProcessor，简称NP)或者其他常规处理器；还可以是专用处理器，包括神经网络处理器(Neural-network Processing Unit，简称NPU)、图形处理器(Graphics Processing Unit，简称GPU)、数字信号处理器(Digital Signal Processor，简称DSP)、专用集成电路(Application Specific Integrated Circuits，简称ASIC)、现场可编程门阵列(FieldProgrammable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。并且，在处理器401为多个时，其中的一部分可以是通用处理器，另一部分可以是专用处理器。
存储器403包括一个或多个，其可以是，但不限于，随机存取存储器(RandomAccess Memory，简称RAM)，只读存储器(Read Only Memory，简称ROM)，可编程只读存储器(Programmable Read-Only Memory，简称PROM)，可擦除可编程只读存储器(ErasableProgrammable Read-Only Memory，简称EPROM)，电可擦除可编程只读存储器(ElectricErasable Programmable Read-Only Memory，简称EEPROM)等。
可以理解，图4所示的结构仅为示意，电子设备400还可包括比图4中所示更多或者更少的组件，或者具有与图4所示不同的配置。图4中所示的各组件可以采用硬件、软件或其组合实现。于本申请实施例中，电子设备400可以是，但不限于台式机、笔记本电脑、智能手机、智能穿戴设备、车载设备等实体设备，还可以是虚拟机等虚拟设备。另外，电子设备400也不一定是单台设备，还可以是多台设备的组合，例如服务器集群，等等。
本申请实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储计算机程序指令，所述计算机程序指令被计算机运行时，使所述计算机执行前述方法实施例所述的译码方法。
在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
需要说明的是，功能如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种译码方法，其特征在于，包括：
将待译码极化码划分为多个长度相同的比特组；
在对第一个比特组译码完成后，循环执行译码流程，直至对每一个比特组完成译码；
其中，针对多个比特组中的目标比特组，所述译码流程包括：
根据前一个比特组对应的第一预设数量的目标路径度量对所述目标比特组进行译码，得到所述目标比特组对应的多个候选路径度量；其中，所述多个候选路径度量包括所述第一预设数量的路径中每个路径对应的第二预设数量的候选路径度量；
针对每个路径对应的第二预设数量的候选路径度量，选出所述路径对应的路径度量最小的第三预设数量的候选路径度量作为第一中间路径度量；其中，所述第三预设数量小于所述第二预设数量；
对所有的第一中间路径度量进行排序，得到所述目标比特组对应的路径度量最小的所述第一预设数量的目标路径度量。
2.根据权利要求1所述的译码方法，其特征在于，在所述第二预设数量大于所述第一预设数量时，所述第三预设数量小于所述第一预设数量。
3.根据权利要求1或2所述的译码方法，其特征在于，所述第三预设数量为2的正整数指数幂。
4.根据权利要求1所述的译码方法，其特征在于，所述对所有的第一中间路径度量进行排序，得到所述目标比特组对应的路径度量最小的所述第一预设数量的目标路径度量，包括：
根据并行排序算法对所有的第一中间路径度量进行排序，得到路径度量最小的所述第一预设数量的目标路径度量。
5.根据权利要求4所述的译码方法，其特征在于，所述并行排序算法为双调排序算法。
6.根据权利要求4或5所述的译码方法，其特征在于，所述根据并行排序算法对所有的第一中间路径度量进行排序，得到路径度量最小的所述第一预设数量的目标路径度量，包括：
将所有的第一中间路径度量划分为第四预设数量的组；其中，所述第四预设数量小于所述第三预设数量；
针对每一组，采用并行排序得到路径度量最小的所述第一预设数量的第二中间路径度量；
对所述第四预设数量的组分别对应的所述第一预设数量的第二中间路径度量进行排序，得到路径度量最小的所述第一预设数量的目标路径度量。
7.根据权利要求6所述的译码方法，其特征在于，根据如下公式确定所述第四预设数量：
Figure FDA0004182821400000021
其中，G为所述第四预设数量，R为所述第三预设数量；
或者，
Figure FDA0004182821400000022
其中，G为所述第四预设数量，R为所述第三预设数量，F为预设值，F<G并且R和F均为2正整数指数幂。
8.一种译码装置，其特征在于，包括：
划分模块，用于将待译码极化码划分为多个长度相同的比特组；
译码模块，用于在对第一个比特组译码完成后，循环执行译码流程，直至对每一个比特组完成译码；
其中，针对多个比特组中的目标比特组，所述译码模块具体用于：
根据前一个比特组对应的第一预设数量的目标路径度量对所述目标比特组进行译码，得到所述目标比特组对应的多个候选路径度量；其中，所述多个候选路径度量包括所述第一预设数量的路径中每个路径对应的第二预设数量的候选路径度量；
针对每个路径对应的第二预设数量的候选路径度量，选出所述路径对应的路径度量最小的第三预设数量的候选路径度量作为第一中间路径度量；其中，所述第三预设数量小于所述第二预设数量；
对所有的第一中间路径度量进行排序，得到所述目标比特组对应的路径度量最小的所述第一预设数量的目标路径度量。
9.一种电子设备，其特征在于，包括：处理器、存储器和总线；
所述处理器和所述存储器通过所述总线完成相互间的通信；
所述存储器存储有可被所述处理器执行的计算机程序指令，所述处理器调用所述计算机程序指令能够执行如权利要求1-7任一项所述的译码方法。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储计算机程序指令，所述计算机程序指令被计算机运行时，使所述计算机执行如权利要求1-7任一项所述的译码方法。
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