CN111161765A - 片上终结电路和半导体存储器 - Google Patents

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Abstract

本发明实施例提供一种片上终结电路和半导体存储器，片上终结电路包括：多个被校准单元，被校准单元用于连接参考电阻的校准节点端；控制单元，连接于被校准单元，控制单元用于连接所述校准节点端，并根据参考电阻控制对被校准单元的校准；其中，校准后的多个被校准单元具有至少两个不同的阻值。本发明实施例的技术方案可以降低调节ODT阻值的控制电路的设计复杂度，减少电路面积，缩短调节时间。

Description

片上终结电路和半导体存储器
技术领域
本发明涉及集成电路技术领域，尤其涉及一种片上终结电路和半导体存储器。
背景技术
本部分旨在为权利要求书中陈述的本发明的实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
半导体存储装置，例如静态随机存取存储器(Static Random-Access Memory，简称SRAM)、动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)、只读存储器(Read-Only Memory，简称ROM)、闪存等。
在DDR3/4(Double Data Rate Synchronous Dynamic Random Access Memory3/4，第三/四代双倍速率同步动态随机存储器)的应用中，通常使用ZQ校准(ZQ calibration)来校验数据输出驱动器导通电阻与片上终结(On-DieTermination，ODT)电路的终结电阻值。
在ZQ校准以后，为了调节终结电阻值，需要较多的前置驱动器(predriver)、主驱动器(main driver)和译码(decode)电路。因此会导致电路比较复杂，布线(layout)面积较大，调节时间较长。
发明内容
本发明实施例提供一种片上终结电路和半导体存储器，以解决或缓解现有技术中的一项或更多项技术问题。
作为本发明实施例的一个方面，本发明实施例提供一种片上终结电路，包括：
多个被校准单元，所述被校准单元用于连接参考电阻的校准节点端；
控制单元，连接于所述被校准单元，所述控制单元用于连接所述校准节点端，并根据所述参考电阻控制对所述被校准单元的校准；其中，校准后的所述多个被校准单元具有至少两个不同的阻值。
在一种实施方式中，所述多个被校准单元包括第一被校准单元、第二被校准单元和第三被校准单元；所述第一被校准单元包括第一晶体管，所述第一晶体管连接于所述校准节点端；所述第二被校准单元包括第二晶体管，所述第二晶体管连接于所述校准节点端；所述第三被校准单元包括第三晶体管，所述第三晶体管连接于所述校准节点端；其中，所述第一晶体管、所述第二晶体管和所述第三晶体管具有不同的宽长比。
在一种实施方式中，所述第一晶体管、所述第二晶体管和所述第三晶体管的宽长比的比例包括1∶2∶3。
在一种实施方式中，所述第一被校准单元、所述第二被校准单元和所述第三被校准单元的数量比例包括2∶1∶1。
在一种实施方式中，校准后的多个被校准单元被划分为若干组；其中，至少一组被校准单元中包括并联的被校准单元。
在一种实施方式中，第一组被校准单元和第二组被校准单元中均包括一个被校准单元；第三组被校准单元中包括两个并联的被校准单元；以及第四组被校准单元中包括三个并联的被校准单元。
在一种实施方式中，所述控制单元包括：
时钟信号输入端，用于连接时钟信号，并将所述时钟信号输出至时钟信号处理器；
所述时钟信号处理器，用于对所述时钟信号进行处理，并输出处理后的时钟信号；
校准控制器，连接于所述时钟信号处理器，用于根据所述处理后的时钟信号，按照预设的校准时序校准所述被校准单元；
计数器，用于计数所述处理后的时钟信号，所述控制单元在所述时钟信号匹配所述校准时序后，关断所述时钟信号向所述时钟信号处理器的输入。
在一种实施方式中，所述控制单元还包括：
逻辑与门，所述逻辑与门的第一输入端形成所述时钟信号输入端，所述逻辑与门的输出端连接于所述时钟信号处理器的输入端；
RS锁存器，所述RS锁存器的R端用于连接校准命令，所述RS锁存器的S端连接于所述计数器的输出端，所述RS锁存器的输出端连接于所述逻辑与门的第二输入端。
作为本发明实施例的另一个方面，本发明实施例还提供一种半导体存储器，包括如上任一项所述的片上终结电路。
本发明实施例采用上述技术方案，通过设置不同比例阻值的ODT电路，可以降低调节ODT阻值的控制电路的设计复杂度，减少电路面积，缩短调节时间。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1示意性地示出了本发明实施例一的片上终结电路的电路图。
图2示意性地示出了本发明实施例一的一种实施方式的片上终结电路的电路图。
图3-1、图3-2和图3-3示意性地示出了本发明实施例一的被校准单元的电路示意图。
图4示意性地示出了本发明实施例一的另一种实施方式的片上终结电路的电路图。
图5示意性地示出了本发明实施例一的又一种实施方式的片上终结电路的电路图。
图6示意性地示出了本发明实施例二的片上终结电路的电路图。
附图标记说明：
100：控制单元；
110：时钟信号处理器；
120：校准控制器；
130：计数器；
140：逻辑与门；
150：RS锁存器；
200：被校准单元；
210P、210N：第一被校准单元；
220P、220N：第二被校准单元；
230P、230N：第三被校准单元；
300：被校准单元；
A：第一组被校准单元；
B：第二组被校准单元；
C：第三组被校准单元；
D：第四组被校准单元。
具体实施方式
下面将参考若干示例性实施方式来描述本发明的原理和精神。应当理解，给出这些实施方式仅仅是为了使本领域技术人员能够更好地理解进而实现本发明，而并非以任何方式限制本发明的范围。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
在本文中，附图中的任何元素数量均用于示例而非限制，以及任何命名都仅用于区分，而不具有任何限制含义。
实施例一
图1示意性地示出了本发明实施例的片上终结电路的电路图。如图1所示，本发明实施例的片上终结电路可以包括多个被校准单元200和控制单元100。
其中，每一个被校准单元200均连接于参考电阻Rref的校准节点端Tref；控制单元100也连接于参考电阻Rref的校准节点端Tref，并连接于每一个被校准单元200。控制单元100用于以参考电阻Rref的阻值为基准，校准每一个被校准单元200的阻值。在DDR3/4中，该过程可以是ZQ校准。
本实施例中，在(ZQ)校准结束后，多个被校准单元200可以具有多个不同的阻值。例如，参考电阻Rref的阻值为240欧(Ω)；在校准后，通过被校准单元200可以得到的阻值包括：240Ω、120Ω和80Ω。
在ODT电路调节时，可以通过选择适合的被校准单元以及并联数量，将终结电阻值(RTT)调节成240Ω、120Ω、80Ω、60Ω、48Ω、40Ω、34Ω等不同的阻值。如果仅有单一的一种阻值，例如240Ω，那么就需要庞大的控制电路进行逻辑运算或驱动，以获得每一个不同的RTT。
本实施例中，校准后的多个被校准单元可以具有不同的阻值，以为ODT电路调节提供不同的选择方案。例如，需要将RTT调节成120Ω时，可以直接选择阻值为120Ω的被校准单元即可。
因此，本发明实施例的片上终结电路可以降低调节ODT阻值的控制电路的设计复杂度，减少电路面积，缩短调节时间。
下面以240Ω的参考电阻为示例，介绍不同的实施方式，以在校准后，可以得到的阻值包括240Ω、120Ω和80Ω的被校准单元。
在一种可能的实施方式中，被校准单元200的数量可以为4个，如图2所示，即包括：2个第一被校准单元210P，1个第二被校准单元220P和1个第三被校准单元230P。
如图3-1、图3-2和图3-3所示，第一被校准单元210P可以包括多个第一P型金属氧化物半导体(Positive channel-Metal-Oxide-Semiconductor，PMOS)晶体管PM1，例如7个；第二被校准单元220P可以包括多个第二PMOS晶体管PM2，例如7个；第三被校准单元230P可以包括多个第三PMOS晶体管PM3，例如7个。第一PMOS晶体管PM1、第二PMOS晶体管PM2和第三PMSO晶体管PM3的栅极均连接于控制单元100，以分别接受P码[6:0]；第一PMOS晶体管PM1、第二PMOS晶体管PM2和第三PMSO晶体管PM3的通道两端(源极和漏极)均分别连接于电源和参考电阻Rref的校准节点端Tref。
其中，第一PMOS晶体管PM1、第二PMOS晶体管PM2和第三PMSO晶体管PM3的宽长比(width/length，W/L)可以是1∶2∶3。
在(ZQ)校准时，控制单元100向第一被校准单元210P、第二被校准单元220P和第三被校准单元230P分别发送相同的P码[6:0]，以控制它们打开或关闭对应的晶体管，使第一被校准单元210P、第二被校准单元220P和第三被校准单元230P在校准后的阻值分别为240Ω、120Ω和80Ω。
在一种可能的实施方式中，如图4所示，控制单元100可以具有时钟信号输入端CLK_EXT，并可以包括时钟信号处理器110、校准控制器120和计数器130。
其中，时钟信号输入端CLK_EXT用于连接时钟信号CLK，并将时钟信号CLK输出至时钟信号处理器110。时钟信号处理器110用于对时钟信号CLK处理后，输出给校准控制器120和计数器130。
校准控制器120具有ZQ端，以连接参考电阻Rref的校准节点端Tref。校准控制器120具有CMD端，以接收校准命令CMD(Command)。校准命令CMD包括：在半导体存储器上电后的初始化阶段，使用1024个时钟周期进行ZQ校准的命令；在半导体存储器退出自刷新操作后用512时钟周期进行ZQ校准的命令；在其他情况下用128个时钟周期进行ZQ校准的命令。也就是说，校准控制器120用于根据时钟信号处理器110输出的时钟信号，按照预设的校准时序校准被校准单元200。
计数器130用于计数时钟信号处理器110输出的时钟信号，即计数时钟信号的脉冲信号，以使控制单元100能够在时钟信号匹配校准时序后，关断时钟信号向时钟信号处理器110的输入。
时钟信号处理器110可以包括逻辑电路和缓冲电路等，当时钟信号输入至钟信号处理器110时，需要较大的功耗。本实施例中，可以在时钟信号匹配校准时序后，关断时钟信号向时钟信号处理器110的输入，以降低功耗，达到省电的目的。
在一种可能的实施方式中，如图4所示，控制单元100还可以包括逻辑与门140和RS锁存器150。
逻辑与门140的一个输入端即时钟信号输入端CLK_EXT，另一个输入端连接于RS锁存器150的输出端；逻辑与门140的输出端用于将时钟信号CLK输入至时钟信号处理器110。RS锁存器150的R(Reset)端(即置“0”端)输入校准命令CMD，S(Set)端(即置“1”端)连接于计数器130的输出端。
计数器130计数时钟信号的脉冲，并在时钟信号匹配校准时序后，使S端有效，RS锁存器输出“1”；逻辑与门140关断时钟信号CLK向时钟信号处理器110的输入。当有校准命令CMD输入控制单元100时，R端置“1”，RS锁存器输出“0”；逻辑与门140将时钟信号CLK输入至时钟信号处理器110。
在一种可能的实施方式中，被校准单元200的数量可以为4个，如图5所示，即包括：2个第一被校准单元210N，1个第二被校准单元220N和1个第三被校准单元230N。
如图3-1、图3-2和图3-3所示，第一被校准单元210P可以包括多个第一N型金属氧化物半导体(Negative channel-Metal-Oxide-Semiconductor，NMOS)晶体管NM1，例如7个；第二被校准单元220N可以包括多个第二NMOS晶体管NM2，例如7个；第三被校准单元230N可以包括多个第三NMOS晶体管NM3，例如7个。第一NMOS晶体管NM1、第二NMOS晶体管NM2和第三NMSO晶体管NM3的栅极均连接于控制单元100，以分别接受N码[6:0]；第一NMOS晶体管NM1、第二NMOS晶体管NM2和第三NMSO晶体管NM3的通道两端(源极和漏极)均分别接地和连接于参考电阻Rref的校准节点端Tref。
其中，第一NMOS晶体管NM1、第二NMOS晶体管NM2和第三NMSO晶体管NM3的宽长比(Width/Length，W/L)可以是1∶2∶3。
在(ZQ)校准时，控制单元100向第一被校准单元210N、第二被校准单元220N和第三被校准单元230N分别发送相同的N码[6:0]，以控制它们打开或关闭对应的晶体管，使第一被校准单元210N、第二被校准单元220N和第三被校准单元230N在校准后的阻值分别为240Ω、120Ω和80Ω。
本实施例还提供一种半导体存储器，包括本实施例所述的片上终结电路。半导体存储器的其他构成可以采用于本领域普通技术人员知悉的各种技术方案，这里不再详细描述。
实施例二
图6示意性地示出了本发明实施例的片上终结电路的电路图。如图6所示，本发明实施例的片上终结电路可以包括多个被校准单元300和控制单元100。
其中，每一个被校准单元300均连接于参考电阻Rref的校准节点端Tref。控制单元100用于以参考电阻Rref的阻值为基准，校准每一个被校准单元300的阻值。
以7个被校准单元300为示例。在(ZQ)校准结束后，每个被校准单元300可以具有相同的阻值。7个被校准单元300被划分为四组，即第一组被校准单元A、第二组被校准单元B、第三组被校准单元组C和第四组被校准单元D。其中，第一组被校准单元A和第二组被校准单元B均包括1个被校准单元300；第三被校准单元C包括2个并联的被校准单元300；第四被校准单元D包括3个并联的被校准单元300，以使在(ZQ)校准结束后，实现多个不同的阻值。
例如，参考电阻Rref的阻值为240欧(Ω)；在(ZQ)校准结束后，实现阻值240Ω、120Ω和80Ω。
需要说明的是，将被校准单元划分为多组，可以在校准前设置，也可以在校准时设置。
本实施例中，被校准单元300可以采用与实施例一中第一被校准单元210P或210N相同的结构。
本实施例还提供一种半导体存储器，包括本实施例所述的片上终结电路。半导体存储器的其他构成可以采用于本领域普通技术人员知悉的各种技术方案，这里不再详细描述。
综上所述，本发明实施例提供的片上终结电路和半导体存储器，可以校准后，尤其是初始化阶段的校准后，实现不同阻值，进而在在ODT电路调节时，可以快速调节RTT，并能够降低调节ODT阻值的控制电路的设计复杂度，减少电路面积。
在本公开的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
此外，虽然已经参考若干具体实施方式描述了本公开的精神和原理，但是应该理解，本公开并不限于所公开的具体实施方式，对各方面的划分也不意味着这些方面中的特征不能组合以进行受益，这种划分仅是为了表述的方便。本公开旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。

Claims (9)

1.一种片上终结电路，应用于半导体存储器，其特征在于，包括：
多个被校准单元，所述被校准单元用于连接参考电阻的校准节点端；
控制单元，连接于所述被校准单元，所述控制单元用于连接所述校准节点端，并根据所述参考电阻控制对所述被校准单元的校准；其中，校准后的所述多个被校准单元具有至少两个不同的阻值。
2.根据权利要求1所述的片上终结电路，其特征在于，所述多个被校准单元包括第一被校准单元、第二被校准单元和第三被校准单元；所述第一被校准单元包括第一晶体管，所述第一晶体管连接于所述校准节点端；所述第二被校准单元包括第二晶体管，所述第二晶体管连接于所述校准节点端；所述第三被校准单元包括第三晶体管，所述第三晶体管连接于所述校准节点端；其中，所述第一晶体管、所述第二晶体管和所述第三晶体管具有不同的宽长比。
3.根据权利要求2所述的片上终结电路，其特征在于，所述第一晶体管、所述第二晶体管和所述第三晶体管的宽长比的比例包括1∶2∶3。
4.根据权利要求3所述的片上终结电路，其特征在于，所述第一被校准单元、所述第二被校准单元和所述第三被校准单元的数量比例包括2∶1∶1。
5.根据权利要求1所述的片上终结电路，其特征在于，校准后的多个被校准单元被划分为若干组；其中，至少一组被校准单元中包括并联的被校准单元。
6.根据权利要求1所述的片上终结电路，其特征在于，第一组被校准单元和第二组被校准单元中均包括一个被校准单元；第三组被校准单元中包括两个并联的被校准单元；以及第四组被校准单元中包括三个并联的被校准单元。
7.根据权利要求1至6任一项所述的片上终结电路，其特征在于，所述控制单元包括：
时钟信号输入端，用于连接时钟信号，并将所述时钟信号输出至时钟信号处理器；
所述时钟信号处理器，用于对所述时钟信号进行处理，并输出处理后的时钟信号；
校准控制器，连接于所述时钟信号处理器，用于根据所述处理后的时钟信号，按照预设的校准时序校准所述被校准单元；
计数器，用于计数所述处理后的时钟信号，所述控制单元在所述时钟信号匹配所述校准时序后，关断所述时钟信号向所述时钟信号处理器的输入。
8.根据权利要求7所述的片上终结电路，其特征在于，所述控制单元还包括：
逻辑与门，所述逻辑与门的第一输入端形成所述时钟信号输入端，所述逻辑与门的输出端连接于所述时钟信号处理器的输入端；
RS锁存器，所述RS锁存器的R端用于连接校准命令，所述RS锁存器的S端连接于所述计数器的输出端，所述RS锁存器的输出端连接于所述逻辑与门的第二输入端。
9.一种半导体存储器，其特征在于，包括权利要求1至8任一项所述的片上终结电路。
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