CN111130523A - 一种基于片上系统的h桥驱动电路的ip核 - Google Patents

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Abstract

本发明涉及一种基于片上系统的H桥驱动电路的IP核，包括：接口模块，包括8086接口、SPI接口和周期信号接口，用于接收数据控制信号和周期信号；寄存器模块，与接口模块连接；PWM波形发生器，其输入端与寄存器模块连接，输出端与H桥驱动器连接，H桥驱动器，其输入端分别与PWM波形发生器的输出端和周期信号接口连接，输出单相电流型PWM整流器的上下桥臂开关的PWM驱动信号。与现有技术相比，本发明通过在CPLD中将所设计的H桥驱动电路信号封装在IP内核中，并可进行多功能的接口设计与功能实现，可适用于多种关于H桥驱动电路的驱动信号的设计上，大大减轻了开发人员的开发周期，提高了效率。

Description

一种基于片上系统的H桥驱动电路的IP核
技术领域
本发明涉及一种H桥驱动电路，尤其是涉及一种基于片上系统的H桥驱动电路的IP核。
背景技术
现有的H桥驱动电路MOS管的门极和源极之间存在较大的结电容，结电容的存在延缓了MOS管门极驱动电压的上升和下降时间，从而阻碍了H桥驱动电路输出频率的提高。现有技术不能满足通用型的H桥驱动电路信号的产生，简单设计不能承载多功能的接口，不能灵活性的设置开关管的死区时间，从一些多功能的要求上并不满足；多数使用H桥芯片直接驱动负载单元，针对H桥驱动的设计要求并不能通过简单的IP内核进行设计，简单的片上系统内部的集成度和灵活性并不如CPLD，现有技术通过CPLD实现的少之又少；在CPLD内部并没有针对H桥驱动电路的IP内核设计。
发明内容
本发明的目的就是为了克服上述现有技术存在的缺陷而提供一种具有多功能的通用性的基于片上系统的H桥驱动电路的IP核，在FPGA/CPLD上可方便实现和修改操作，相对来说大大缩短了产品的开发周期。
本发明的目的可以通过以下技术方案来实现：
一种基于片上系统的H桥驱动电路的IP核，包括：
接口模块，包括8086接口、SPI接口和周期信号接口，用于接收数据控制信号和周期信号；
寄存器模块，与接口模块连接；
PWM波形发生器，其输入端与寄存器模块连接，输出端与H桥驱动器连接，
H桥驱动器，其输入端分别与PWM波形发生器的输出端和周期信号接口连接，输出单相电流型PWM整流器的上下桥臂开关的PWM驱动信号。
所述的周期信号接口为过零检测周期信号接口，将正负周期信号输入H桥驱动器中。
所述的寄存器模块包括PWM寄存器、时钟寄存器和状态寄存器，所述的PWM寄存器和状态寄存器均与8086接口和SPI接口连接。
所述的PWM波形发生器为H桥驱动器的两个下桥臂提供驱动信号，其中一路信号为：PWM寄存器信号与计数器比较后输出，另一路信号为：PWM寄存器信号经过加法移位寄存器移位再与计数器比较后输出。
所述的周期信号接口为H桥驱动器的两个上桥臂提供驱动信号。
所述的时钟寄存器提供10KHz的开关频率，通过六分频器和八位计数器实现。
所述的PWM寄存器为由三态缓冲器和D锁存器构成的数据锁存器。
IP核还包括反馈输入装置，所述的反馈输入装置输入端与驱动芯片ACPL-332J的FAULT反馈故障输出端连接，用于获取驱动芯片反馈的故障PWM信号，输出端与状态寄存器连接，将结果送入到接口母线经由控制芯片处理反馈信号。
所述的IP核通过CPLD实现。
与现有技术相比，本发明具有以下优点：
(1)本发明设计的IP内核可在H桥驱动电路中根据具体要求设置所需要的参数得到H桥驱动电路的驱动信号。本发明对IP内核的设计主要通过CPLD实现，通过在CPLD中将所设计的H桥驱动电路信号封装在IP内核中，并可进行多功能的接口设计与功能实现，可适用于多种关于H桥驱动电路的驱动信号的设计上，大大减轻了开发人员的开发周期，提高了效率。
(2)其中包含有的8086Intel总线接口和SPI接口设计适用于不同的控制芯片和CPLD之间连接，在设计选型方面极为方便，使得设计思路更加开阔，设计方案会更加多样化。
(3)良好的反馈机制保证了对H桥驱动电路设计正确性。
附图说明
图1为本实施例基于片上系统的H桥驱动电路的IP核的原理拓扑结构图；
图2(a)为本实施例锁存控制原理图输入设计图；
图2(b)为本实施例六分频器封装模块图；
图2(c)为本实施例八位计数器宏单元模块图
图2(d)为本实施例比较器宏单元模块图；
图2(e)为本实施例加法移位寄存器模块图；
图3为本实施例H桥驱动电路IP内核模块图；
图4为本实施例单相电流型PWM整流器拓扑结构图；
图5为本实施例PWM波形发生器内部结构图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。本实施例以本发明技术方案为前提进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。
实施例
本实施例对具有多功能的通用性H桥驱动电路的IP内核片上系统进行设计，可在H桥驱动电路中根据具体要求设置所需要的参数得到H桥驱动电路的驱动信号。对IP内核的设计主要通过CPLD实现，通过在CPLD中将所设计的H桥驱动电路信号封装在IP内核中，并可进行多功能的接口设计与功能实现。
基于片上系统的H桥驱动电路的IP核，包括：
接口模块，包括8086接口1、SPI接口2和周期信号接口3，用于接收数据控制信号和周期信号；
寄存器模块，包括PWM寄存器6、时钟寄存器7和状态寄存器8，PWM寄存器和状态寄存器8均与8086接口1和SPI接口2连接；
PWM波形发生器5，其输入端与寄存器模块连接，输出端与H桥驱动器10连接，
H桥驱动器10，其输入端分别与PWM波形发生器5的输出端和周期信号接口连接，输出单相电流型PWM整流器的上下桥臂开关的PWM驱动信号。
IP核还包括反馈输入装置9，反馈输入装置9输入端与驱动芯片ACPL-332J连接，用于获取故障反馈信号，输出端与状态寄存器8连接。
图1为基于CPLD的H桥驱动电路IP内核设计拓扑结构图，对单相电流型PWM整流器的上下桥臂开关管PWM驱动信号设计。PWM信号产生是通过控制芯片和CPLD通过8086Intel三总线进行通信与控制，先是由有源晶振提供了时钟频率，在CPLD中通过原理图和硬件语言设计出两路下桥臂PWM驱动信号再加上过零检测电路提供的正负周期信号，最终构成四路PWM驱动控制信号。
PWM寄存器6由数据锁存器实现，数据锁存器主要是由三态缓冲器和D锁存器构成，如下图2(a)所示。由ARM芯片发送八位数据总线DB[7..0]的控制信号经锁存器锁存，其中的八位数据信号可实现对占空比的控制。DB[7..0]数据信号通过八位的三态门缓冲器送入到D锁存器的信号输入端；当WR写控制信号和地址信号同时为低电平时通过或非门送入到D锁存器的脉冲输入端，从而将数据信号进行锁存。
时钟寄存器7为系统提供开关频率，主要是由六分频器6倍分频和八位计数器进行256倍分频来达到所需要的10KHz的开关管频率。六分频器的设计主要是根据偶数分频，假设为N分频，由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种分频方法可以实现任意的偶数分频，只需将N改为需要的分频数即可。故，根据偶数分频器的原理，利用Verilog HDL语言的通用性，对六分频器进行设计。六分频器模块的Verilog HDL程序设计如下：
Figure BDA0002318275370000041
Figure BDA0002318275370000051
对于采用Verilog HDL程序设计的六分频器，也可通过File-Create/Update-Create Symbol Files for Current File封装并由Project中调用，其封装六分频模块如图2(b)所示。对于在调用中要注意新建程序文件名要与程序中counterdown6名称严格一致。八位计数器分频主要是采用Altera QuartusⅡ提供的专门的计数器宏单元LPM_COUNTER，其八位计数器宏单元模块如图2(c)所示。由外部有源晶振时钟提供脉冲频率，并通过对该宏单元LPM_WIDTH的八位数据设置使其可输出八位的计数数据与锁存器锁存的八位数据在后面的比较器上进行比较。Cout输出端口为计数器进位端，计数器在每一个时钟脉冲的上升沿到来时加1，当计数器计数的数值计数到0FFH时，在Cont输出端口输出高电平。
比较器采用Altera QuartusⅡ提供专门的
Figure BDA0002318275370000052
比较宏单元模块，其比较器宏单元模块如图2(d)所示。相比于利用传统的逻辑器件7485比较器搭建八位比较器来说，提供的宏单元比较器模块更具有其通用性，可直接根据需要对该宏单元LPM_WIDTH的宽度进行数据位设置。本比较器设计为八位数据宽度。锁存器锁存的八位数据与八位计数器的计数值送入到比较器的dataa[]和datab[]。比较数值相等时，在比较器等于aeb输出端输出高电平至RS触发器模块的复位端，并将计数器进位端口Cont输出的高电平至RS触发器的置位端。在Cont输出的高电平至置位端，RS触发器输出一直保持高电平直到计数器与锁存器中的八位数据相等至复位端时，RS触发器输出低电平。当计数器再次计满时，又重复上述过程。经过RS触发器最终可得到两路相位相反的PWM波。
针对实际系统中的电流型PWM整流电路如图4所示，输出侧的电流回路不能出现开路的情况，下桥臂V2和V4的开关管最少要有一个和上桥臂正负半周期的开关管同时处于导通的状态，防止电流回路出现开路时产生大的反电势造成开关管的损坏和危险的发生。IGBT开关管的开关响应时间中关断时间相比于导通时间有一定的延迟，但考虑到对电流回路防止出现开路情况留有足够的余量还是要对开关管的关断时间做出一定的延时。对下桥臂开关管的关断时间做出延时，主要是通过加法移位寄存器对下桥臂两开关管的关断时间做出延时并可对延时时间进行设定。加法移位寄存器采用Altera QuartusⅡ提供专门的LPMᄀ_ADD_SUB宏单元模块，其宏单元模块如图2(e)所示。下桥臂开关管的两路PWM驱动信号，一路是通过数据锁存器与计数器进行比较输出；另一路则是在经过加法移位寄存器设定移位之后再通过数据锁存器与移位寄存器输出结果相比较得到，输出两路PWM驱动信号。下桥臂两路PWM驱动信号与过零检测电路送过来的上桥臂两路驱动信号共同组成四路PWM波驱动信号。针对以上对H桥驱动信号的详细设计，将在CPLD中设计的H桥驱动信号的整个原理图封装成IP内核设计，以便于在设计中对H桥驱动信号电路的调用与修改设置。通过在H桥驱动信号原理图界面，通过File—Create/Update—Create Symbol Files forCurrent File命令实现，图3所示为H桥驱动信号电路设计的IP内核设计模块图。

Claims (9)

1.一种基于片上系统的H桥驱动电路的IP核，其特征在于，包括：
接口模块，包括8086接口、SPI接口和周期信号接口，用于接收数据控制信号和周期信号；
寄存器模块，与接口模块连接；
PWM波形发生器，其输入端与寄存器模块连接，输出端与H桥驱动器连接，
H桥驱动器，其输入端分别与PWM波形发生器的输出端和周期信号接口连接，输出单相电流型PWM整流器的上下桥臂开关的PWM驱动信号。
2.根据权利要求1所述的一种基于片上系统的H桥驱动电路的IP核，其特征在于，所述的周期信号接口为过零检测周期信号接口，将正负周期信号输入H桥驱动器中。
3.根据权利要求1所述的一种基于片上系统的H桥驱动电路的IP核，其特征在于，所述的寄存器模块包括PWM寄存器、时钟寄存器和状态寄存器，所述的PWM寄存器和状态寄存器均与8086接口和SPI接口连接。
4.根据权利要求1所述的一种基于片上系统的H桥驱动电路的IP核，其特征在于，所述的PWM波形发生器为H桥驱动器的两个下桥臂提供驱动信号，其中一路信号为：PWM寄存器信号与计数器比较后输出，另一路信号为：PWM寄存器信号经过加法移位寄存器移位再与计数器比较后输出。
5.根据权利要求1所述的一种基于片上系统的H桥驱动电路的IP核，其特征在于，所述的周期信号接口为H桥驱动器的两个上桥臂提供驱动信号。
6.根据权利要求1所述的一种基于片上系统的H桥驱动电路的IP核，其特征在于，所述的时钟寄存器提供10KHz的开关频率，通过六分频器和八位计数器实现。
7.根据权利要求1所述的一种基于片上系统的H桥驱动电路的IP核，其特征在于，所述的PWM寄存器为由三态缓冲器和D锁存器构成的数据锁存器。
8.根据权利要求1所述的一种基于片上系统的H桥驱动电路的IP核，其特征在于，还包括反馈输入装置，所述的反馈输入装置输入端与H桥驱动器的反馈故障输出端连接，用于获取故障PWM信号，输出端与状态寄存器连接号。
9.根据权利要求1所述的一种基于片上系统的H桥驱动电路的IP核，其特征在于，所述的IP核通过CPLD实现。
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