CN111108459B - 低电压调节器 - Google Patents

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Abstract

公开了一种涉及电压调节的装置和方法。在该装置上，一种集成电路(100，200)包括具有第一增益的第一差分运放(120)，第一差分运放被配置为接收参考电压(106)和反馈电压(141)。具有小于第一增益的第二增益的第二差分运放(110)，第二差分运放被配置为接收参考电压和反馈电压。驱动器晶体管(104)，其被配置为在输出电压节点(140)处提供输出电压(150)并接收从第二差分运放输出的选通电压(148)。第一差分运放的差分输出(121)被配置为用于选通第二差分运放的电流源晶体管(115)。电容器(135)，其连接到驱动器晶体管和电流源晶体管。

Description

低电压调节器
发明领域
以下描述涉及集成电路设备(ICs)。更具体地，以下描述涉及一种用于IC的低电压调节器。
背景技术
随着时代的发展，集成电路变得越来越“密集”，即，通过具有越来越小的工艺的节点，(例如等于或小于10纳米的特征尺寸)已经在给定尺寸的IC中实现了更多的逻辑特征。多栅极晶体管(例如其中的MuGFET)在低电压下工作时具有足够的电流密度，可以降低功耗。但是，这意味着必须将电源电压调节至多栅极晶体管的水平。相对于提供“干净的”、足够的电压以使这样的小晶体管可靠地运行而言，调节低电压是有问题的，这些小晶体管对即使很小的电压变化也很敏感。因此，希望提供一种具有增强的低电压调节的IC。
发明内容
一种通常涉及电压调节的集成电路。在这种集成电路中有第一差分运放，其具有被配置为接收参考电压和反馈电压的第一增益。第二差分运放，其具有小于被配置为接收参考电压和反馈电压的第一增益的第二增益。驱动器晶体管，其被配置为在输出电压节点处提供输出电压并接收从第二差分运放输出的选通电压。第一差分运放的差分输出被配置为用于选通第二差分运放的电流源晶体管。电容器，其连接到驱动器晶体管和电流源晶体管。
在一些实施例中，该集成电路还可以包括电阻器，其耦接在第一差分运放的输出节点与电流源晶体管的栅极节点之间。
在一些实施例中，电容器连接到驱动器晶体管的栅极节点和电流源晶体管的漏极节点。
在一些实施例中，该集成电路还可以包括电阻器，其耦接在第一差分运放的输出节点与电流源晶体管的栅极节点之间。
在一些实施例中，该集成电路还可以包括高通滤波器，其耦接在第一差分运放的输出节点与接地总线之间。
在一些实施例中，第一差分运放是差分折叠共源共栅运放。
在一些实施例中，第二差分运放是单级差分运放。
在一些实施例中，该集成电路还可以包括阶梯电阻器，其连接在输出电压节点和接地总线之间，并且被配置为以输出电压的一部分来提供反馈电压。
在一些实施例中，输出电压是反馈电压。
在一些实施例中，驱动器晶体管是多栅极晶体管。
在一些实施例中，电流源晶体管可以是多栅极晶体管。
在一些实施例中，第一增益可以是第二增益的至少80倍。
在一些实施例中，该集成电路还可以包括自偏置电路，其被配置为向第一差分运放提供偏置电压。
一种通常涉及电压调节的方法。在该方法中，具有第一增益的第一差分运放接收参考电压和反馈电压；具有第二增益的第二差分运放接收参考电压和反馈电压，第二增益小于第一增益。驱动器晶体管在输出电压节点处生成输出电压。对于该生成过程，驱动器晶体管接收从第二差分运放输出的选通电压；以及穿过驱动器晶体管的沟道向连接到输出电压节点的该驱动器晶体管的漏极节点提供负载电流，以提供输出电压；响应于第一差分运放的差分输出，对第二差分运放的电流源晶体管进行选通；通过连接在驱动器晶体管的栅极节点与电流源晶体管的漏极节点之间的电容器来阻尼驱动器晶体管的栅极节点处的选通电压。
在一些实施例中，阻尼可包括响应于输出电压中大于100kHz的频率分量而将电容器置于低阻抗状态。
在一些实施例中，输出电压可以在0.8至1.2伏的范围内，并且负载电流可以在3至25毫安的范围内。
在一些实施例中，该阻尼是第一次阻尼，方法还包括：利用连接在第一差分运放的输出节点和电流源晶体管的栅极节点之间的电阻器来第二次阻尼驱动器晶体管的栅极节点处的选通电压。
在一些实施例中，第二次阻尼可以响应于输出电压中小于100kHz的频率分量。
在一些实施例中，该方法还可以包括将输出电压降低至其本身的一部分，以作为反馈电压提供。
在一些实施例中，该方法可以进一步包括：利用自偏置电路生成一个偏置电压，并利用该偏置电压偏置该第一差分运放。
通过考虑以下的详细描述和权利要求，将认识到其他特征。
附图说明
附图示出了一个或多个示例性装置或方法。然而，附图不应当作为对权利要求的范围的限制，而仅仅是用于解释和理解。
图1是描述了示例性电压调节器的示意图。
图2是描述了另一示例性电压调节器的示意图。
图3-1和3-2是分别用于“dc”域和“ac”域的图2的电压调节器的示意图。
图4是描述了示例性自偏置电路的示意图。
图5是图1的示意图的简化形式，用于指示输出到图1的电压调节器的信号路径。
图6是描述了示例性电压调节流程的流程图。
图7是描述了示例性柱状现场可编程门阵列(FPGA)架构的简化框图。
具体实施方式
在以下描述中，阐述了许多具体细节以提供对本文描述的具体示例的更深度的描述。然而，对于本领域的技术人员显而易见的是，可以在不给出以下所有具体细节的情况下实施一个或多个其他示例和/或这些示例的变型。在其他情况下，未详细描述一些众所周知的特征，以免混淆本文中示例的描述。为了便于说明，在不同的图中使用相同的数字标签表示相同的项目。但是，在替代示例中，项目可能有所不同。
本文描述了一个或多个示例性装置和/或方法。应当理解，词语“示例性”在本文中用来表示“用作示例、实例或说明”。本文中被描述为“示例性”的任何示例或特征不必被解释为比其他示例或功能更优选或更有利。
在描述在几个附图中示意性地描述的示例之前，本文先提供整体性的介绍以便于进一步理解。
对于等于或小于10纳米的半导体工艺节点，多栅极晶体管在例如Vdd(例如1.2V或更低)的电源电压电平下工作。这意味着可能除了解决电源电压噪声、参考电压噪声或变化或其他影响电压调节的状况之外，这种低电压电平的芯片上或片上电压调节必须对动态负载的即使是微小的变化做出响应。此外，对于动态负载状况(例如晶体管开关)，电流负载是动态的。除了动态电流负载状况外，负载电流的范围可能还很广，可以为更多数量的电路组件供电，而随着越来越小的半导体工艺节点，这些电路组件的数量趋向于增多。
遵循这些原则，描述了具有两个控制环路的电压调节器。这些控制环路之一通常可以被表示为“高增益慢速”环路，而这些控制环路中的另一个通常可以被表示为“低增益快速”环路。“高增益慢速”环路用于调节“低”频率范围或“dc”域中的电压分量，而“低增益快速”环路用于调节“高”频率范围或“ac”域的电压分量。
“高增益慢速”环路包括差分运放，其具有高增益的和阻尼电阻器，用于驱动“低增益快速”环路的差分运放的有源负载或电流源。“低增益快速”环路的差分运放直接连接到用于驱动输出电压的驱动器电路，这与“高增益慢速”环路的差分运放相反，后者为“低增益快速”环路的差分运放提供电流驱动，以驱动这种驱动器电路。“低增益快速”环路的差分运放具有低增益和耦接电容器以提供进入这种低增益差分运放的立即反馈路径，从而可以在例如电源电压和/或输出电压下快速响应“ac”域分量。
考虑到以上的整体的理解，下文总体上描述用于电压调节的各种配置。
图1是描述了示例性电压调节器100的示意图。在该示例中，电压调节器100用于调节在0.8伏至1.2伏(包括端点值)之间的电压。然而，在其他示例实施方式中，可以使用其他电压值，包括小于0.8伏的值。为了清楚起见，本文所用的“低”电压通常是指1.2伏(V)或更小的电压。
电压调节器包括耦接到“低增益”级的“高增益”级。术语“高增益”和“低增益”是相对于彼此而言使用的，并且下文将更详细地描述术语“高”增益和“低”增益的示例。
在该示例实施方式中，差分运算放大器(运放；opamp)110用作“低增益”级的“低增益”放大器。更具体地，差分运放110可以是具有有源负载的单级差分运放。出于在下文更详细描述的原因，差分运放110可以被认为是“后驱动器(post-driver)”电路。即使在该示例实现中描述了差分运放110，“低增益”级也可以利用二极管连接的负载电路、源极跟随器电路或本文所述的用于低电压的其他“低增益”电路来实现。参照示例实施方式描述的值或范围并不一定在其他实施方式中使用。
电压调节器100可以包括可选的自偏置电路155，出于清楚而非进行限制的目的，下面将对其进行单独的详细描述。遵循这些原则，可以参考电压调节器100在晶片内部提供偏置电流或偏置电压，而不是使用半导体集成电路晶片外部源。有效地，自偏置电路155可用于通过向差分运放120提供一个偏置电压156来开启或启动稳压器100。
在该示例实施方式中，差分运放120用作“高增益”级的“高增益”放大器。更具体地，差分运放120可以是差分折叠共源共栅运放。出于下文更详细描述的原因，差分运放120可以被认为是“预驱动器(pre-driver)”电路。在一个示例中，差分运放120可以被耦接以在电源总线101上的电源电压电平和接地总线102上的接地电压电平之间偏置，尽管其出于清楚而非进行限制的目的在图1中未示出。然而，在该示例中，来自自偏置电路155的偏置电压156被用于向差分运放120提供电源电压电平，因此差分运放120可以被耦接以在电源电压电平120的偏置电压156和接地总线102上的接地电压电平之间偏置。
多栅极晶体管104(在该示例实施方式中是FinFET)具有连接到电源总线101的源极节点和连接到输出电压节点140的漏极节点。FinFET104接收选通电压148以连续地驱动负载电流105穿过FinFET 104的沟道，尽管负载电流105的范围受FinFET 104的沟道限制且受施加到FinFET 104的栅极节点的这种选通电压148的调节。在另一个示例中，可以使用不同类型的多栅极晶体管；然而，出于用非限制性示例清楚描述的目的，除非另有说明，否则将假定参考了电压调节器100而描述的所有晶体管均为FinFET。出于清楚而非限制的目的，未具体示出差分运放120的晶体管；然而，差分运放120的晶体管也同样可以是FinFET。
FinFET 104是被耦接以驱动负载电流105的输出驱动器电路。负载电流105可以穿过过FinFET 104的沟道从电源总线101提供到输出电压节点140。FinFET 104可以用于将负载电流105和输出电压150提供到通常表示为负载103的其他电路。负载103不是电压调节器100的一部分，通常虚点线表示它是虚指的。
电压调节器100可以是“片上(on-die)”电压调节器。因此，负载103可以与其他电路位于同一集成电路晶片中，在其中，使用电压调节器100所提供的调节后的电源电压或其他调节后的电压。因此，负载103通常代表具有电压调节器100的同一集成电路晶片中的其他电路。
因为FinFET 104是输出驱动器电路，所以FinFET 104的沟道区域实质上大于例如差分运放110的任何FinFET的沟道面积。在该示例中，FinFET 104将驱动3至25毫安(包括端点值)范围内的负载电流105，以用于范围为0.8V至1.2V的输出电压(Vout)150。FinFET104可以是差分运放110的FinFET的14到18倍大。另外，对于此实施方式，电源总线101上的Vdd电压电平可以在1.35V至1.65V的范围内(包括端点值)。
在该示例中，FinFET 104是PMOS驱动器电路。遵循这些原则，负反馈路径用于为NMOS FinFET提供输入，并使用PMOS FinFET进行电压上拉。
考虑到以上描述，进一步描述了电压调节器100。差分运放110包括PMOS晶体管111和112、电阻器116和117以及NMOS晶体管113至115。同样，差分运放110的晶体管111至115可以全部是FinFET或其他多栅极晶体管。此外，晶体管111至115都可以使用10纳米或更小的半导体工艺节点形成。
PMOS FinFET 111和112的源极节点耦接到电源总线101。PMOSFinFET 111和112的栅极节点通常在栅极偏置节点138处彼此连接以提供选通电压148。此外，PMOS FinFET的栅极节点104连接到栅极偏置节点138。PMOS FinFET 111的漏极节点连接到反馈侧节点136，并且PMOS FinFET 112的漏极节点连接到参考侧节点137。
具有电阻R2的电阻器116连接在节点136和138之间，并且具有电阻R2的电阻器117连接在节点137和138之间。电阻器116和117可以是电阻至少近似相等的(如果电阻不完全相等)线性电阻。电阻器116和117组合的有效电阻可以是电阻R3。可以选择电阻器116和117的值以为选通电压148提供“dc”设定点电压电平，以针对不同的负载电流量调节到目标输出电压150。换句话说，电阻器116和117为选通电压148设置“dc”电压电平，其与上拉晶体管111和112结合，确保FinFET 104持续处于饱和状态，该饱和状态可以随着饱和度而变化。
NMOS FinFET 113的漏极节点连接到反馈侧节点136。NMOS FinFET 114的漏极节点连接到参考侧节点137。NMOS FinFET 113的栅极节点被耦接以接收反馈电压(“Vfb”)141。在该示例中，反馈电压141是输出电压150的一部分(fraction)；然而，在另一实施方式中，输出电压150可以直接反馈为反馈电压141。
NMOS FinFET 114的栅极节点被耦接以接收参考电压(“Vref”)106。在一示例的实施方式中，出于在温度范围内的稳定性的目的，可以由带隙(band-gap)参考电压电路(未示出)提供参考电压106。在该示例实施方式中，将来自带隙电路(为了清楚起见，未示出)的带隙参考电压106设置为与输出电压150相等。例如，如果将输出电压150设计为1V，则参考电压106设置为1V。因此，对于该示例，参考电压106可以是0.8V至1.2V(包括端点值)范围内的电压。
NMOS FinFET 113和114的源极节点和NMOS FinFET 115的漏极节点共同连接到电容器节点或电流源晶体管漏极节点134。NMOS FinFET 115的源极节点连接到接地总线102。在此示例中，接地总线102是0伏。但是，在另一个示例中，接地或Vss电压电平可以使用另一个值(正或负)。提供给NMOS FinFET 115的栅极节点149的选通电压126可用于操作NMOSFinFET 115作为电流源，即N偏置，其作为用于通过NMOS FinFET 113和/或114来偏置路径的电流源晶体管。
在此示例实施方式中，输出电压150的一部分作为反馈电压141反馈。遵循这些原则，此示例中的阶梯电阻器或阶梯电阻器电路107由串联耦接在输出电压节点140和接地总线102之间的电阻器108和109形成。具有R4欧姆电阻的电阻器108连接在输出电压节点140和反馈电压节点131之间。具有R5欧姆电阻的电阻器109连接在反馈电压节点131和接地总线102之间。因此，使用分压器来提供反馈电压141，即Vout(R5/(R4+R5))。
除了作为输入而提供给NMOS FinFET 113的栅极节点之外，还可以将反馈电压141提供给差分运放120的负输入端口。可以耦接差分运放120的正输入端口以接收参考电压106。参考电压106和输入到差分运放120的反馈电压141之间的差值被这种运放的高增益放大(即分频)以提供差分输出电压121。
可以将差分输出电压121提供给差分运放120的差分输出节点132，即，高通节点132，其连接至高通滤波器电路123。高通滤波器电路123可以由具有电阻值(resistance)R1的电阻器124和具有电容值(capacitance)C1的电容器145串联连接来形成。在该示例实施方式中，电阻器124连接在高通节点132与内部滤波器节点133之间，并且电容器145连接在内部滤波器节点133与接地总线102之间。因此，差分输出电压121可以通过高通滤波电路123进行高通滤波。
电阻器125可以是连接在高通节点132和NMOS FinFET 115的栅极节点之间的串联电阻。电阻器125耦接在差分运放120的输出和电流源晶体管115的栅极节点之间以提供阻尼电阻。
滤波后的差分输出电压121可以穿过电阻器125的电压降而被降压(step down)，该电阻器125具有电阻R0，以作为选通电压126输入到NMOS FinFET 115。电阻器125实际上可以阻尼(dampen)差分运放120提供的选通电压148，以更干净地调节在“dc”域中作为输出电压150提供的低电压。然而，在另一实施方式中，可以省略电阻器125，并且可以利用从差分运放120输出的选通电压121直接选通差分运放120的电流源晶体管115。
具有电容C0的电容器135连接在栅极节点138和电容器节点134之间。电容器135连接到驱动器FinFET 104的栅极和电流源晶体管115的漏极或漏极节点。电容器135耦接到差分运放110，以提供“低增益快速”环路170。相反，耦接以偏置其NMOS FinFET 115的栅极的差分运放120是“高增益缓慢”环路160的一部分。
图2是描述了另一示例性电压调节器200的示意图。电压调节器200与图1的电压调节器100相同(除下文的差异外)。电压调节器200中省略了阶梯电阻器电路107。遵循这些原则，直接将输出电压150反馈为反馈电压141，因此输出电压节点140与反馈电压节点131是同一节点。
不同于如图1的电压调节器100中那样的将输出电压150的一部分被反馈为反馈电压141，基本上所有的输出电压150都作为反馈电压141被反馈。否则，图2的电压调节器200与图1的电压调节器100相同，因此为了清楚而非进行限制的目的，不再重复相同的描述。
尽管以下描述通常是针对图1的低电压调节器100的，这种描述同样适用于低电压调节器200。在低电源电压电平(例如1.2V及更低)下，输出驱动器晶体管(例如PMOSFinFET104)通常可以由高增益运放(例如差分运放120)来驱动。这样的高增益差分运放可以将电源总线101上的电源电压电平下转换(down convert)为参考电压106的参考电压电平。因为高增益运放由于共源共栅输出级而在其输出处可以具有有限的动态范围，这种有限的动态范围可能导致参考电压106和此类高增益差分运放120的输入接口处的反馈电压141之间的偏移或差异降低。
然而，通过具有如本文所述的双环路配置的电压调节器，“高增益慢速”运放环路160之后是“低增益快速”运放环路170，后者驱动负载驱动器电路(例如作为PMOSFinFET104)，这可以改善偏置电压。此外，通过具有使用共源共栅高增益运放120的能力(或更具体地，例如使用折叠的共源共栅高增益运放的能力)，“高增益慢速”环路160可以提高低频时的电源抑制比(power supply rejection ratio,PSRR)。对于示例实施方式，低频操作或“dc”域纹波电压通常小于100kHz，例如从10Hz至100kHz。可以通过具有“低增益快速”(即，低增益和高带宽)环路170来提供使用这种高增益差分运放120的能力，以改善针对低电源电压的电源抑制。
由于由“ac”域阻抗引起的频率以高频驱动PMOS FinFET晶体管104的驱动器电路，因此可以改善低电源电压下的电源抑制性能(power supply rejection)。对于本文所述的示例实施方式，高频操作或“ac”域纹波电压通常为100kHz至500MHz。
电源总线101上的电源电压可能会产生噪声。对于电源电压噪声和/或纹波电压(后者通常由动态负载103导致)，通常具有“ac”域范围内的频率，此类高频分量通常由差分运放110处理。对于电源电压噪声和/或纹波电压(后者由动态负载103导致)，通常具有“dc”域范围内的频率，此类低频分量通常由差分运放120处理。
此外，噪声可能存在于参考电压106中。对于参考电压106中的噪声，差分运放110和120以及相应的反馈环路170和160可用于减小这种噪声的影响。
低增益运放110可以减少功耗和/或输出负载依赖性。遵循这些原则，电容C1可以是“高增益慢速”控制环路170转移函数的极点(pole)，其可以是低电压调节器100的主要极点。电容C0在前馈路径(feed forward path)上，其对输入到差分运放110的反馈电压141的反应比输入到用于驱动电流源晶体管115的差分运放120的负反馈路径反馈电压141的输入的反应更快。电阻R0和R1可用于将零插入这种转移函数中以根据本文的描述进行补偿，并且电阻R3可用于实现差分运放110的“dc”域增益。
为了更具体地描述在此使用的术语，为了清楚起见，通过非限制性示例的方式提供了一些数字示例。假设低电压调节器100使用1.1V的参考电压106、1.0V的输出电压150和0.9V的反馈电压141。对于这些电压，用于差分运放120的高增益Av1可以是例如1000(例如60dB)，并且差分运放110的低增益Av2可以是例如10。差分运放120中参考电压106减去除以高增益后的反馈电压141产生的结果作为选通电压121。同样地，差分运放130中参考电压106减去除以低增益后的反馈电压141产生的结果作为选通节点电压148。通常，高增益Av1至少是低增益Av2的80倍。
差分运放120输出或选通电压121可以具有“ac”电压分量(Vac)和“dc”电压分量(“Vdc”)之一或两者。如前所述，选通电压121的这种Vac分量由参考电压减去除以高增益后的反馈电压得到。
实际上，高增益Av1将足够高，以压低(drive down)用于负反馈环路(即“高增益慢速”环路)160的N偏置FinFET 115的栅极的偏置，以将反馈电压141驱动到与参考电压106相同的值，即最小化电压106和141之间的任何差异。选通电压121的Vac分量可以用来调节通过差分运放110下拉的电流，该分量在电阻器125降压之后作为选通电压126提供给电流源晶体管115。尽管响应于选通电压126而具有不同的饱和度，但N偏置FinFET115在饱和区域中操作，以为差分运放110提供电流源。
负载103可以不时地吸收不同量的电流，例如负载103的不同组件接通或断开。在该示例中，3至25毫安的范围是负载103的当前吸收范围。因此，例如，在某一时刻负载103可能吸收(draw)10毫安，然后在下一时刻，负载可能吸收22毫安。负载103吸收的电流的变化，(尤其是实质的急剧变化)可以在选通节点电压148处产生电压的阶跃或类阶跃的变化。对于低电压应用，阶跃或类阶跃电压可能会产生重大影响，所以，阻尼或快速阻尼，可以通过低电压调节器100提供这样的阶跃或类阶跃电压，从而避免或至少最小化来自这种阶跃或类阶跃电压变化带来的任何负面影响。
为了阻尼地或大体上平滑地提供更多的阻尼弯曲(dampened curve)响应而不是在选通节点148处的电压的阶跃或类阶跃响应，可以使用阻尼电阻器125和/或电容器135。应当理解，对于在稳定状态下工作的负载103(例如恒定10毫安的吸收)，电压调节器100处于“dc”状态，即，由于负载103中条件的变化，输出电压150中没有高频分量。在“dc”域状态下，差分运放120的输出可能是一个很小的电压，通过用于到N偏置晶体管115的选通电压126穿过电阻器125的电压降，该小电压甚至可以变得更小。在饱和状态下，响应于选通电压126的N偏置晶体管115可以使得稳定的电流提供给差分运放110，而选通电压148几乎没有阶跃或类阶跃的变化。
在这样的稳定状态下，电容器135的阻抗以及电容器145的阻抗很高。通常，对于“dc”域状态，电容器145和135可以具有足够高的阻抗，从而对操作几乎没有影响。遵循这些原则，“高增益慢速”环路160的差分运放120支配着电压调节器100的操作。有效地，这样的“高增益慢速”环路160(也是负反馈环路)在用于电压调节器100的“dc”域中设置了稳定状态工作点。
然而，随着负载103的开关不时地改变电流消耗，可能在150的输出电压处引起纹波电压。输出电压150中的该纹波电压可以具有“ac”域中的一个或多个频率。
遵循这些原则，对于低电压调节器100操作里的“ac”域中的频率分量，电容器135和145的阻抗相对于输出电压150中的纹波电压的频率从高阻抗状态减小到低阻抗状态。对于电容器135提供的低阻抗，阻尼了选通电压148的阶跃或类阶跃曲线。当电容器135直接耦接到驱动器FinFET 104的栅极时，这种阻尼几乎是立即发生的。
此外，只有一个驱动器FinFET 104，其由于电源总线101和输出电压节点140之间只有一个晶体管阈值电压而因此增加了电压“余量”(headroom)。例如，对于1.35V的电源电压和在1.20V的输出电压，其差值(即0.15V)不能为耦接在电源总线101和输出电压节点140之间的FinFET 104的操作提供太大的电压“余量”。因此，仅具有一个驱动器晶体管有助于使电压调节器100实现以边缘量的电压的“余量”运行。
对于处于低阻抗状态的电容器145的阻抗，电容器145和电阻器124组合用作高通滤波器，以去除选通电压121中的低频分量，该低频分量是由于输出电压150中的纹波电压引起的反馈电压141中的高频分量而导致的。
实际上，对于输出电压150中的纹波电压，带有“低增益快速”环路170的差分运放110主导了电压调节器100的操作。但是，应该理解，“高增益缓慢”环路160和“低增益快速”环路170可同时具有“dc”和“ac”域电压分量。然而，“dc”域电压分量主导“高增益缓慢”回路160的操作，并且“ac”域电压分量主导“低增益快速”回路170的操作。
通常，一定量的纹波电压持续存在于输出电压150中。再者，电阻器116和117为选通电压148设置“dc”电压电平，其与上拉晶体管111和112结合，确保FinFET 104持续处于饱和状态，这可能因饱和度不同而不同。由于FinFET 104的阈值电压Vgs(即栅极到源极电压)施加的限制，对于低输出电压而言，如果不是不可能的话，直接从差分运放120的输出驱动选通电压148将是困难的。如本文所述，通过使差分运放110驱动FinFET 104，在另一配置中可以配置为固定负载二极管的上拉晶体管111和112独立于输出电压150地为选通电压148提供连续的电压电源。
因此，通过添加阻尼电容器135和/或阻尼电阻器125，电压调节器100的品质因数Q增加。因此，对于“ac”和“dc”域两者，输出电压150中的扰动均被有效地平滑掉。换句话说，通过分别阻尼对晶体管104和115的栅极的输入，可以同样地阻尼输出电压150。阻尼输出电压150对于晶体管和其他器件(由10纳米或更小的具有“薄”栅极电介质的半导体工艺节点形成的)尤其有用，因为由于即使是稳压电源电压中的微小扰动也会对低压产生很大影响，这样的器件可能会更容易受到不适当的操作和/或损坏。“薄”栅极的设备通常具有10纳米或更小的沟道长度。
为了清楚起见，假设电容器145和135在“ac”域中具有零阻抗并且在“dc”域中具有无穷大的阻抗(尽管可测量的低和高阻抗也将分别存在于此类域中)，电压调节的操作器100或200可以被更清楚地理解。遵循这些原则，图3-1和3-2是图2中分别用于“dc”域和“ac”域的电压调节器200的示意图。另外，为了清楚起见，在图3-1和3-2中未示意性地示出负载。
参考图3-1，对于“dc”域，在节点134和138之间存在开路，并且不存在耦接到差分运放110的输出的高通滤波器123。参考图3-2，对于“ac”域，在节点134和138之间存在短路，并且存在耦接到差分运放110的输出的高通滤波器123。因此，电压调节器200或电压调节器100被配置为响应于电源总线101和/或输出电压150中的频率分量而动态地在高频模式和低频模式下操作。
图4是描述了示例性自偏置电路400的示意图。自偏置电路400可以是自偏置电路155，其可以分别耦接到诸如图1和图2中的100或200的电压调节器。
在该示例中，与电压调节器100和200一样，可以用于共源共栅运放的自偏置电路400耦接在电源总线101和接地总线102之间。然而，在另一示例中，可以使用与自偏置电路400和电压调节器(例如电压调节器100或200)之间相同和/或不同的电源和接地总线。
在该示例中，PMOSFET(“PMOS晶体管”)401的源极节点直接连接到电源总线101。PMOS晶体管401的漏极节点在节点411处直接连接到PMOS晶体管402的源极节点。
在此示例中，PMOS晶体管402的漏极节点在节点411处直接连接到NMOSFET(“NMOS晶体管”)403的漏极节点。NMOS晶体管403和404的源极节点都直接连接到接地总线102。
在该示例中，晶体管401至404的栅极节点均在节点411处直接彼此连接。因此，晶体管401至403的漏极节点均连接到公共栅极节点411，并且PMOS晶体管402的源极节点连接到这样的公共栅极节点411。
NMOS晶体管404的漏极节点可以用于提供偏置电压156。偏置电压156可以被提供给共源共栅运放，例如差分运放120。
图5是图1的示意图的简化形式，用于指示到图1的电压调节器100的输出电压150的输出的信号路径501和502。在另一示例中，信号路径501和502的各自的电压信号可以用于图2的电压调节器200。
对于此示例，假定电源总线101上的电源电压为1.5伏、输出电压150为1.2伏、参考电压106为0.95伏。然而，在另一个示例中可以也使用这些和/或其他值。
信号路径501是用于从输出电压节点140获得输出电压150的高带宽、低增益信号路径。基本上，差分运放120的输出通过用于选通驱动器FinFET 104的参考电压侧来驱动信号路径501上的高带宽、低增益电压信号。
信号路径502是用于从输出电压节点140获取输出电压150的低带宽、高增益信号路径。基本上，差分运放120的输出通过用于选通驱动器FinFET 104的反馈电压侧来驱动信号路径502上的低带宽、高增益电压信号。
图6是描述了示例性电压调节流程600的流程图。电压调节流程600可以例如分别用于图1和图2的电压调节器100或200。
在操作601处，具有第一增益的第一差分运放可以接收参考电压和反馈电压作为分别向其的输入。如前所述，差分运放120可以接收参考电压106和反馈电压141。在操作601的同一时刻，在操作602处，具有第二增益的第二差分运放可以接收这样的参考电压和反馈电压。如上所述，差分运放110可以接收参考电压106和反馈电压141。再次说明，第一增益Av1至少是第二增益Av2的80倍。
在操作603，驱动器晶体管可以在输出电压节点处生成输出电压。在以上示例中，驱动器FinFET 104可以在输出电压节点140处生成输出电压150。
操作603可以包括操作611和612。在611，驱动器晶体管接收从第二差分运放输出的选通电压。例如，驱动器FinFET 104可以接收从差分运放110输出的选通电压148。在612，可以穿过驱动器晶体管的沟道向连接到输出电压节点的该驱动器晶体管的漏极节点提供负载电流，以提供输出电压。在上面的示例中，可以穿过驱动器晶体管FinFET 104的沟道向连接到输出电压节点的该驱动器晶体管的漏极节点140提供负载电流105，以提供输出电压150。
可选地，在操作604处，可以将输出电压减小到其自身的一部分以作为反馈电压提供。该部分通常是指少于源极电压的量，即小于源极电压。在上面的示例中，阶梯电阻器电路107用于将输出电压150减小至其自身的一部分，以在电压调节器100中提供反馈电压141。但是，这只是一个选择，因为反馈电压141可以直接耦接到如输出电压节点140，如电压调节器200中。
在操作605，可以响应于第一差分运放的输出来选通第二差分运放的电流源晶体管。在以上示例中，差分运放110的电流源晶体管115可以用直接从选通电压126(即选通电压121的降压形式)或差分运放120输出的选通电压121选通。换句话说，在任一示例实施方式中，响应于选通电压121来对电流源晶体管115进行选通。
在操作606处，可以利用连接在驱动器晶体管的这种栅极节点和电流源晶体管的漏极节点之间的电容器来阻尼驱动器晶体管的栅极节点处的选通电压。该阻尼可以响应于输出电压中大于100kHz的频率分量。遵循这些原则，在上面的示例中，响应于输出电压150中大于100kHz的频率分量，驱动器FinFET 104的栅极节点被电容器135阻尼，该电容器135连接在驱动器FinFET的栅极节点和电流源晶体管115的漏极节点之间。换句话说，电容器135响应于输出电压中大于100kHz的频率分量而处于低阻抗状态。
在操作607，响应于输出电压中小于100kHz的频率分量，利用连接在第一差分运放的输出和电流源晶体管的栅极节点之间的电阻器来阻尼驱动器晶体管的栅极节点处的选通电压。在以上示例实施方式中，响应于输出电压150中小于100kHz的频率分量，驱动器FinFET104的栅极节点处的选通电压148被电阻器125阻尼，该电阻器125连接在差分运放120的输出与电流源晶体管115的栅极节点之间。
可选地，在操作613处，可以利用自偏置生成器来生成一个偏置电压，例如，如前所述的由自偏置电路155生成的偏置电压156。可选地，在操作614处，这种偏置电压可以被用来偏置第一差分运放，例如之前描述的差分运放120可以接收到偏置电压156。
电压调节器100或200可以位于集成电路芯片或裸片上。大型复杂集成电路，例如具有多核的微处理器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、片上系统(SoC)，复杂专用集成电路(ASIC)、专用标准产品(ASSP)或其他大型复杂IC可能具有多个片上电压调节器，例如图1和图2中的电压调节器100和200中的一个或两个。出于用示例清楚描述而非进行限制的目的，应当假设电压调节器100在FPGA中实现。由于本文描述的一个或多个示例可以在FPGA中实现，因此提供了此类IC的详细说明。然而，应理解的是，其他类型的IC可受益于本文描述的技术。
可编程逻辑器件(PLD)是一种众所周知的集成电路，可以对其进行编程以执行指定的逻辑功能。一种类型的PLD，即现场可编程门阵列(FPGA)，通常包括可编程块的阵列。这些可编程块可以包括例如输入/输出块(IOB)、可配置逻辑块(CLB)、专用随机存取存储块(BRAM)、乘法器、数字信号处理块(DSP)、处理器、时钟管理器、延迟锁定环路(DLL)等。如本文所用，“包括”和“包括了”是指包括但不限于。
每个可编程块通常都包括可编程互连和可编程逻辑。可编程互连通常包括通过可编程互连点(PIP)互连的大量长度不同的互连线。可编程逻辑使用可编程元件来实现用户设计的逻辑，所述可编程元件可以包括例如函数产生器、寄存器、算术逻辑等。
通常通过将配置数据流加载到内部配置存储单元中来对可编程互连和可编程逻辑进行编程，该内部配置存储单元定义了可编程元件的配置方式。可以从存储器(例如，从外部PROM)读取配置数据，或者由外部器件将配置数据写入FPGA。然后，各个存储单元的收集状态决定了FPGA的功能。
PLD的另一种类型是复杂可编程逻辑器件(CPLD)。CPLD包含两个或多个“功能块”，它们通过互连开关矩阵连接在一起并连接到输入/输出(I/O)资源。CPLD的每个功能块都包括一个和/或(AND/OR)的类似于在可编程逻辑阵列(PLA)和可编程阵列逻辑(PAL)器件中使用的结构两级结构。在CPLD中，配置数据通常片上存储在非易失性存储器中。在某些CPLD中，配置数据被存储在非易失性存储器的芯片上，然后作为初始配置(编程)序列的一部分下载到易失性存储器中。
对于所有这些可编程逻辑器件(PLD)，器件的功能由为此目的提供给器件的数据位控制。数据位可以存储在易失性存储器(例如，在FPGA和某些CPLD中的静态存储单元)、非易失性存储器(例如，在某些CPLD中的FLASH存储器)或任何其他类型的存储单元中。
其他PLD通过应用处理层(例如金属层)进行编程，该处理层可编程地互连到器件上的各种元件。这些PLD被称为掩模可编程器件。也可以以其他方式来实现PLD，例如，使用熔丝或反熔丝技术。术语“PLD”和“可编程逻辑器件”包括但不限于这些示例性器件，并且也包括仅部分可编程的器件。例如，一种类型的PLD包括硬编码晶体管逻辑和以可编程地互连到硬编码晶体管逻辑的可编程开关结构的组合。
如上所述，高级FPGA可以在其阵列中包括几种不同类型的可编程逻辑块。例如，图7示出了FPGA架构700，其包括大量不同的可编程块，包括多千兆位收发器(MGT)701、可配置逻辑块(CLB)702、随机存取存储器块(BRAM)703、输入/输出块(IOB)704、配置和时钟逻辑(CONFIG/CLOCKS)705、数字信号处理块(DSP)706、专用输入/输出块(I/O)707(例如、配置端口和时钟端口)以及其他可编程逻辑708，例如数字时钟管理器、模数转换器、系统监视逻辑等。一些FPGA还包括专用处理器块(PROC)710。FPGA700的上述电路块可以具有图1的电压调节器100。
在一些FPGA中，每个可编程区块包括可编程互连元件(INT)711，该可编程互连元件具有与每个相邻区块中的对应互连元件之间的标准化连接。因此，多个可编程互连元件一起实现了用于所示FPGA的可编程互连结构。可编程互连元件711还包括在同一块内与可编程逻辑元件之间的连接，如图7上部包括的示例所示。FPGA700的上述电路块可以具有图1中的电压调节器100。
例如，CLB 702可以包括可配置逻辑元件(CLE)712，其可以被编程为实现用户逻辑以及单个可编程互连元件(INT)711。除了一个或多个可编程互连元件之外，BRAM 703可以包括BRAM逻辑元件(BRL)713。通常，一个块中包括的互连元件的数量取决于块的高度。在图示的例子中，BRAM块具有与五个CLB相同的高度，但是也可以使用其他个数的高度(例如四个)。除了适当数量的可编程互连元件之外，DSP块706还可以包括DSP逻辑元件(DSPL)714。除了可编程互连元件711的一个实例，IOB 704还可以包括例如输入/输出逻辑元件(IOL)715的两个实例。本领域技术人员清楚的是，例如，连接到I/O逻辑元件715的I/O焊盘通常不限于输入/输出逻辑元件715的区域。FPGA700的上述电路块可以具有图1中的电压调节器100。
在图示的示例中，靠近晶片中心的水平区域(如图7所示)用于配置、时钟和其他控制逻辑。从该水平区域或列延伸的垂直列709用于在FPGA的整个宽度上分配时钟和配置信号。
一些利用图7中所示的架构的FPGA包括破坏了构成FPGA很大一部分的规则柱状结构的附加逻辑块。该附加逻辑块可以是可编程块和/或专用逻辑。例如，处理器块710跨越几列CLB和BRAM。
注意，图7仅旨在示出示例性FPGA架构。例如，一行中逻辑块的数量、行的相对宽度、行的数量和顺序、行中包含的逻辑块的类型、逻辑块的相对大小以及图7上部中包括的互连/逻辑实施方式仅是示例性的。例如，无论CLB出现在何处，在实际的FPGA中通常都包括一个以上的相邻CLB行，以促进用户逻辑的有效实现，但是相邻CLB行的数量随FPGA的整体大小而变化。
尽管上文描述了示例性装置和/或方法，仍可以在不偏离本发明的范围的基础上根据本文描述的一个或多个方面设计其他的和更具体的示例，本发明的范围由所附权利要求书及其等同理解确定。权利要求中列出的步骤并不意味着该步骤的任何顺序。商标也是其各自所有者的财产。

Claims (12)

1.一种用于电压调节的集成电路，其特征在于，包括：
(a)第一差分运放(120)，其被配置为接收参考电压(106)和反馈电压(141)，并生成放大信号(121)；
(b)第二电路(110)，其包括：
第一P型金属氧化物半导体PMOS晶体管(111)和第二PMOS晶体管(112)，其相应的源极端子耦接到电源总线，并且其相应的栅极端子共同耦接到第一连接节点(138)；
具有第一栅极端子、第一源极端子和第一漏极端子(136)的第一N型金属氧化物半导体NMOS晶体管(113)，其中所述第一栅极端子被耦接以接收所述反馈电压(141)，所述第一漏极端子(136)耦接到所述第一PMOS晶体管(111)的漏极节点，并且所述第一源极端子耦接到电容器节点(134)；
具有第二栅极端子、第二源极端子和第二漏极端子的第二NMOS晶体管(114)，其中所述第二栅极端子被耦接以接收所述参考电压(106)，所述第二漏极端子(137)耦接到所述第二PMOS晶体管(112)的漏极节点；并且所述第二源极端子耦接到所述电容器节点(134)；
第一电阻器(116)，其耦接在所述第一连接节点(138)和所述第一漏极节点(136)之间；
第二电阻器(117)，其耦接在所述第一连接节点(138)和所述第二漏极节点(137)之间；以及，
电流源晶体管(115)，其具有耦接到所述电容器节点(134)的第三漏极端子以及被配置为接收所述放大信号(121)的第三栅极端子(149)；
(c)驱动器晶体管(104)，其被配置为在输出电压节点(140)处提供输出电压(150)，并从所述第一连接节点(138)接收选通电压输出(148)；以及，
(d)第一电容器(135)，其连接在所述第一连接节点(138)和所述电容器节点(134)之间。
2.根据权利要求1所述的集成电路，其特征在于，还包括第三电阻器(125)，其耦接在所述第一差分运放(120)的输出节点(132)与所述第三栅极端子(149)之间。
3.根据权利要求1所述的集成电路，其特征在于，还包括电阻器(125)，其耦接在所述第一差分运放(120)的输出节点(132)与所述电流源晶体管(115)的栅极节点(149)之间。
4.根据权利要求1所述的集成电路，其特征在于，还包括滤波器，其具有第四电阻器(124)和第二电容器(145)，所述第四电阻器(124)串联连接到所述第二电容器(145)，且其中所述滤波器耦接在所述第一差分运放(120)的输出节点(132)与接地总线(102)之间。
5.根据权利要求3所述的集成电路，其特征在于，所述驱动器晶体管(104)包括FinFET晶体管(104)。
6.根据权利要求3所述的集成电路，其特征在于，还包括阶梯电阻器(107)，其连接在所述输出电压节点(140)和接地总线(102)之间，并且被配置为提供所述反馈电压，所述反馈电压是所述输出电压(150)的一部分。
7.根据权利要求3所述的集成电路，其特征在于，所述输出电压(150)是所述反馈电压(141)。
8.根据权利要求3所述的集成电路，其特征在于，所述驱动器晶体管(104)或所述电流源晶体管(115)是多栅极晶体管。
9.根据权利要求3所述的集成电路，其特征在于，还包括自偏置电路(155)，其被配置为向所述第一差分运放(120)提供偏置电压(156)。
10.一种用于电压调节的方法，其特征在于，包括：
(a)提供第一差分运放(120)以接收参考电压(106)和反馈电压(141)并生成第一放大信号(121)；
(b)配置第二电路(110)以接收所述参考电压(106)和所述反馈电压(141)，所述配置包括：
提供第一P型金属氧化物半导体PMOS晶体管(111)和第二PMOS晶体管(112)，将所述第一和第二PMOS晶体管的对应的源极端子耦接到电源总线，并将对应的栅极端子耦接到第一连接节点(138)；
提供具有第一栅极端子、第一源极端子和第一漏极端子(136)的第一N型金属氧化物半导体NMOS晶体管(113)，耦接所述第一栅极端子以接收所述反馈电压(141)，将所述第一漏极端子(136)耦接到所述第一PMOS晶体管(111)的漏极节点，并将所述第一源极端子耦接到电容器节点(134)；
提供具有第二栅极端子、第二源极端子和第二漏极端子的第二NMOS晶体管(114)，耦接所述第二栅极端子以接收所述参考电压(106)，将所述第二漏极端子(137)耦接到第二PMOS晶体管(112)的漏极节点，并将所述第二源极端子耦接到所述电容器节点(134)；
将第一电阻器(116)耦接在所述第一连接节点(138)和所述第一漏极节点(136)之间；
将第二电阻器(117)耦接在所述第一连接节点(138)和所述第二漏极节点(137)之间；以及，
提供具有第三漏极端子和第三栅极端子的电流源晶体管(115)，将所述第三漏极端子耦接到所述电容器节点(134)，并耦接第三栅极端子(149)以接收所述放大信号(121)；
(c)配置驱动器晶体管(104)以在输出电压节点(140)处提供输出电压(150)，并从第一连接节点(138)接收选通电压输出(148)；以及，
(d)将第一电容器(135)连接在所述第一连接节点(138)和所述电容器节点(134)之间。
11.根据权利要求10所述的方法，其特征在于，还包括：将电阻器(125)耦接在所述第一差分运放(120)的输出节点(132)与所述第三栅极端子(149)之间。
12.根据权利要求10所述的方法，其特征在于，还包括将所述输出电压(150)降低到其自身的一部分，以作为所述反馈电压(141)提供。
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