CN111106118A - 包含堆叠的存储器叠组的集成组件以及形成集成组件的方法 - Google Patents

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Abstract

本申请涉及包含堆叠的存储器叠组的集成组件以及形成集成组件的方法。一些实施例包含形成堆叠的存储器叠组的方法。第一叠组具有布置成一层安置在另一层之上的第一层的第一存储器单元，且具有延伸穿过所述第一层的第一沟道材料柱。叠组间结构在所述第一叠组上。所述叠组间结构包含绝缘扩大区，以及延伸穿过所述绝缘扩大区且直接在所述第一沟道材料柱上的区。所述区包含蚀刻终止结构。第二叠组形成于所述叠组间结构上。所述第二叠组具有布置成一层安置在另一层之上的第二层的第二存储器单元。开口经形成以延伸穿过所述第二层，且延伸到所述蚀刻终止结构。所述开口随后延伸穿过所述蚀刻终止结构。第二沟道材料柱形成于所述开口内，且耦合到所述第一沟道材料柱。一些实施例包含集成组件。

Description

包含堆叠的存储器叠组的集成组件以及形成集成组件的方法
技术领域
包含堆叠的存储器叠组的集成组件，以及形成集成组件的方法。
背景技术
存储器为电子系统提供数据存储。快闪存储器是一种存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用固态驱动器中的快闪存储器来替代常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使得制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是快闪存储器的基本架构，且可经配置以包括竖直堆叠的存储器单元。
在具体地描述NAND之前，可能有帮助的是更一般化地描述集成布置内的存储器阵列的关系。图1展示现有技术装置1000的框图，所述装置包含具有布置成行和列的多个存储器单元1003的存储器阵列1002，以及存取线1004(例如，用以传导信号WL0到WLm的字线)和第一数据线1006(例如，用以传导信号BL0到BLn的位线)。存取线1004和第一数据线路1006可用于将信息传递到存储器单元1003以及从所述存储器单元传递信息。行解码器1007和列解码器1008解码地址线1009上的地址信号A0到AX以确定要存取存储器单元1003中的哪些存储器单元。感测放大器电路1015用以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传递信息的值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取或待写入到存储器单元1003中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用以控制待对存储器单元1003执行的存储器操作，且利用控制线1020上的信号。装置1000可分别在第一供应线1030和第二供应线1032上接收供应电压信号Vcc和Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应，以选择第一数据线1006和第二数据线1013上的信号，所述信号可表示待从存储器单元1003读取或待编程到存储器单元1003中的信息的值。列解码器1008可基于地址线1009上的A0到AX地址信号来选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006和第二数据线1013上的信号，以在读取和编程操作期间提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可以是NAND存储器阵列，且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的框图。装置200包括多串电荷存储装置。在第一方向(Z-Z')上，每串电荷存储装置可包括例如堆叠在彼此上方的三十二个电荷存储装置，其中每一电荷存储装置对应于例如三十二层(例如，层0到层31)中的一层。相应串的电荷存储装置可共享共同沟道区，例如形成在相应半导体材料(例如，多晶硅)柱中的共同沟道区，所述串的电荷存储装置围绕所述半导体材料柱形成。在第二方向(X-X')上，多个串中的每一第一群组，例如十六个第一群组，可包括例如共享多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，也称为字线WL)的八个串。存取线中的每一者可耦合层内的电荷存储装置。当每一电荷存储装置包括能够存储两个信息位的单元时，由相同存取线耦合(且因此对应于相同层)的电荷存储装置可被逻辑分组成例如两页，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y')上，多个串中的每一第二群组，例如八个第二群组，可包括由八个数据线中的对应一个数据线耦合的十六个串。存储器块的大小可包括1,024页且共约16MB(例如，16WL×32层×2位＝1,024页/块，块大小＝1,024页×16KB/页＝16MB)。串、层、存取线、数据线、第一群组、第二群组和/或页的数目可大于或小于图2中展示的那些数目。
图3展示图2的3D NAND存储器装置200的存储器块300在X-X'方向上的横截面图，包含关于图2描述的串中的十六个第一群组的一个第一群组中的十五串电荷存储装置。多串存储器块300可分组成多个子集310、320、330(例如片列)，例如片列I、片列j和片列K，其中每一子集(例如片列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。举例来说，全局SGD线340可经由多个(例如三个)子SGD驱动器332、334、336中的对应子SGD驱动器耦合到多个(例如三个)子SGD线342、344、346，其中每一子SGD线对应于相应子集(例如，片列)。子SGD驱动器332、334、336中的每一者可独立于其它部分块的串的SGD而同时耦合或切断对应部分块(例如，片列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应子SGS驱动器耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，片列)。子SGS驱动器322、324、326中的每一者可独立于其它部分块的串的SGS而同时耦合或切断对应部分块(例如片列)的串的SGS。全局存取线(例如全局CG线)350可耦合对应于多个串中的每一者的相应层的电荷存储装置。每一全局CG线(例如全局CG线350)可经由多个子串驱动器312、314和316中的对应一者耦合到多个子存取线(例如子CG线)352、354、356。子串驱动器中的每一者可独立于其它部分块和/或其它层的对应电荷存储装置而同时耦合或切断对应于相应部分块和/或层的电荷存储装置。对应于相应子集(例如部分块)和相应层的电荷存储装置可包括“部分层”(例如单个“片”)的电荷存储装置。对应于相应子集(例如部分块)的串可耦合到子源极372、374和376(例如，“片源极”)中的对应一者，其中每一子源极耦合到相应电源。
替代地，参考图4的示意性说明描述NAND存储器装置200。
存储器阵列200包含字线2021到202N，以及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如多晶硅)来存储电荷，或可使用电荷捕集材料(例如氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202与串206的相交处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每一NAND串206的电荷存储晶体管208在源极选择装置(例如源极侧选择栅极SGS)210与漏极选择装置(例如漏极侧选择栅极SGD)212之间源极-漏极串联连接。每一源极选择装置210位于串206与源极选择线214的相交处，而每一漏极选择装置212位于串206与漏极选择线215的相交处。选择装置210和212可以是任何合适的存取装置，且大体上通过图1中的方框予以说明。
每一源极选择装置210的源极连接到共用源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每一漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后一个电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234和控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。电荷存储晶体管208的列是NAND串206内耦合到给定位线228的那些晶体管。电荷存储晶体管208的行是共同耦合到给定字线202的那些晶体管。
存储器可制造成叠组，且两个或更多个叠组可一个堆叠在另一个之上。叠组中的每一者的沟道区可包括沟道材料柱，且可能需要耦合堆叠的叠组的沟道材料柱。期望的是，开发改进的制造堆叠的存储器叠组的方法，且具体地说，开发改进的耦合堆叠的存储器叠组的沟道材料柱的方法。
发明内容
本公开的一个方面涉及一种形成堆叠的存储器单元叠组的方法，其包括：形成第一叠组，所述第一叠组具有布置成一层安置在另一层之上的第一层的第一存储器单元，且具有延伸穿过所述第一层的第一沟道材料柱；在所述第一叠组上形成叠组间结构；所述叠组间结构包括绝缘扩大区，且包括延伸穿过所述绝缘扩大区且直接在所述第一沟道材料柱上的区；所述区包括蚀刻终止结构；在所述叠组间结构上形成第二叠组；所述第二叠组具有布置成一层安置在另一层之上的第二层的第二存储器单元；形成延伸穿过所述第二层且到所述蚀刻终止结构的开口；使所述开口延伸穿过所述蚀刻终止结构；在相对于所述绝缘扩大区选择性地移除所述蚀刻终止结构的条件下，使所述开口延伸；以及在所述开口内形成第二沟道材料柱，且将其耦合到所述第一沟道材料柱。
本公开的另一方面涉及一种形成堆叠的存储器单元叠组的方法，其包括：在源极导体结构上形成第一叠组；所述第一叠组具有布置成一层安置在另一层之上的第一层的第一存储器单元，且具有延伸穿过所述第一层且与所述源极导体结构耦合的第一沟道材料柱；在所述第一叠组上形成间隔结构；所述间隔结构包括绝缘扩大区，且包括延伸穿过所述绝缘扩大区到与所述第一沟道材料柱相关联的导电耦合器的区；所述区包括蚀刻终止结构；在所述间隔结构上形成第二叠组；所述第二叠组具有布置成一层安置在另一层之上的第二层的第二存储器单元；形成延伸穿过所述第二层且到所述蚀刻终止结构的开口；使所述开口延伸穿过所述蚀刻终止结构到所述导电耦合器；在相对于所述绝缘扩大区且相对于所述导电耦合器选择性地移除所述蚀刻终止结构的条件下，使所述开口延伸；以及在所述开口内形成第二沟道材料柱，且使其通过所述导电耦合器耦合到所述第一沟道材料柱。
本公开的另一方面涉及一种集成组件，其包括：第一叠组，其具有布置成一层安置在另一层之上的第一层的第一存储器单元，且具有延伸穿过所述第一层的第一沟道材料柱；在所述第一叠组上的叠组间结构；所述叠组间结构包括绝缘扩大区；在所述叠组间结构上的第二叠组；所述第二叠组具有布置成一层安置在另一层之上的第二层的第二存储器单元；第二沟道材料柱，其通过穿过所述叠组间结构的导电互连件耦合到所述第一沟道材料柱中的一些；以及第一沟道材料柱，其未与所述第二沟道材料柱中的任一者耦合，而是由延伸到所述叠组间结构中的多材料结构覆盖。
附图说明
图1展示具有含存储器单元的存储器阵列的现有技术存储器装置的框图。
图2展示呈3D NAND存储器装置形式的图1的现有技术存储器阵列的示意图。
图3展示图2的现有技术3D NAND存储器装置在X-X'方向上的横截面图。
图4是现有技术NAND存储器阵列的示意图。
图5到9是处于用于形成实例结构的实例方法的实例过程阶段的集成组件的区的示意性横截面侧视图。图5A是沿着图5的线A-A的俯视图。
图10到12是处于用于形成实例结构的实例方法的实例过程阶段的集成组件的区的示意性横截面侧视图。图10的过程阶段可在图6的过程阶段之后。
图13到16是处于用于形成实例结构的实例方法的实例过程阶段的集成组件的区的示意性横截面侧视图。
图17到20是处于用于形成实例结构的实例方法的实例过程阶段的集成组件的区的示意性横截面侧视图。
图21是包括实例多叠组结构的集成组件的区的示意性横截面侧视图。
图22是可并入实例多叠组结构中的实例多材料组件的区的示意性横截面侧视图。
图23是半导体晶片的区的概略俯视图。
图24是图23的半导体晶片的区的概略俯视图，其展示用以从晶片单分裸片的切割位置。
图25是从图24的晶片切割的经单分裸片的概略俯视图。
图26是并入封装中的图25的经单分裸片的概略俯视图。
具体实施方式
一些实施例包含在多叠组组件中将沟道材料柱从一个叠组耦合到另一叠组的方法。一些实施例包含多叠组组件，其具有与上部叠组的沟道材料柱耦合的一些下部叠组沟道材料柱，且具有未与上部叠组的沟道材料柱耦合的至少一个下部叠组沟道材料柱。叠组间区处于上部叠组与下部叠组之间。多材料结构在未与上部叠组的沟道材料柱耦合的下部叠组沟道材料柱中的每一者上，其中所述多材料结构处于叠组间区中。多材料结构可包含在第二材料上的包括氧化物(例如氧化铝)的第一材料，所述氧化物选择性地可蚀刻到所述第二材料。在一些实施例中，第二材料可包含钨、钛、氮化钛和氮化钨中的一或多者。参考图5到26描述实例实施例。
参考图5，说明集成组件10的区。所述组件包括由基底12支撑的存储器叠组14。基底12可包括半导体材料；且可例如包括单晶硅、主要由单晶硅组成或由单晶硅组成。基底12可称作半导体衬底。术语“半导体衬底”意指包括半导电材料的任何构造，包含但不限于块体半导电材料，例如(单独或在包括其它材料的组件中的)半导电晶片，和(单独或在包括其它材料的组件中的)半导电材料层。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底12可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。
在基底12与叠组14之间提供间隙以指示叠组14与基底12之间可存在其它材料、结构等。
叠组14包含布置成层18的存储器单元16。层18可对应于上文参考背景技术部分的图1到4描述的类型的字线层。层18一层安置在另一层之上，且通过绝缘材料20彼此间隔开。存储器单元16可对应于上文参考背景技术部分的图1到4所描述的类型的NAND存储器单元。存储器单元布置成列22，且每一列可对应于一串NAND单元。每一串内可有任何合适数目的单元；包含例如16个单元、32个单元、64个单元、128个单元、512个单元、1024个单元等。
叠组14可称作第一叠组，存储器单元16可称作第一存储器单元，且层18可称作第一层。
沟道材料柱24延伸穿过层18。沟道材料柱包括沟道材料26。沟道材料可包括任何合适的半导体材料；且在一些实施例中可包括硅、锗、III/V半导体材料(例如磷化镓)、半导体氧化物等中的一或多者，主要由其中的一或多者组成，或由其中的一或多者组成；其中术语III/V半导体材料是指包括选自周期表中的III族和V族的元素的半导体材料(其中III族和V族是旧的命名法，现在称为13族和15族)。沟道材料柱可包括适于用在上文参考背景技术部分的图1到4所描述的NAND配置中的沟道材料。
第一叠组14的沟道材料柱24可称作第一沟道材料柱。
在展示的实施例中，沟道材料柱24的沟道材料26包围绝缘材料28；且因此沟道材料柱被配置为所谓的“中空沟道”结构。图5A展示沿着线A-A的横截面，且展示在所说明的实施例中，沟道材料柱24的沟道材料26经配置以包围柱的内部区域。所述内部区域对应于中空沟道结构的所谓的“中空”。在其它实施例中，沟道材料柱可经配置以成为实心沟道材料柱而非所说明的中空沟道结构。
图5概略地展示通过绝缘材料20的区与沟道材料柱24间隔开的存储器单元16。此类区域可包括二氧化硅和/或任何其它合适的绝缘材料。存储器单元之间的竖直间隔可包括与存储器单元和沟道材料柱之间所用的相同的绝缘材料20组成，或可包括不同的绝缘材料组成。在一些实施例中，存储器单元通过包括二氧化硅的绝缘区彼此竖直间隔开。
存储器单元可包括任何合适的配置。在一些实施例中，存储器单元可包括电荷捕集材料(例如氮化硅)，且在其它实施例中，存储器单元可包括浮动栅极材料(例如多晶硅)。
沟道材料柱24与源极导体结构30耦合。源极导体结构包括导电材料32。此类导电材料可包括任何合适的导电组合物，例如以下一或多种：各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。导体结构30可对应于上文参考背景技术部分的图1到4所描述的源极结构中的一个(例如源极结构216、372、374和376中的任一个)。
图5中展示三个实例沟道材料柱24。叠组14可包括任何合适数目的沟道材料柱。
所说明的实施例具有提供于存储器单元16的最底层与源极导体结构30之间的选择栅极34。所述选择栅极可对应于上文参考背景技术部分的图1到4所描述的源极侧选择栅极(SGS)，且可包括任何合适的配置。
导电耦合器40在沟道材料柱24上。导电耦合器包括导电材料41，且可用于将第一叠组的沟道材料柱24互连到形成于第一叠组之上的其它沟道材料柱。导电材料41可包括任何合适的组合物，例如以下一或多种：各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。在一些实施例中，导电材料41可包括导电掺杂半导体材料(例如n型掺杂多晶硅)、主要由导电掺杂半导体材料组成或由导电掺杂半导体材料组成。
间隔结构36在叠组14上且沿着导电耦合器40的侧壁。间隔结构包含绝缘材料38，可考虑将所述绝缘材料配置为绝缘扩大区。绝缘材料38可包括任何合适的组合物；且在一些实施例中，可包括氮化硅、主要由氮化硅组成或由氮化硅组成。
蚀刻终止结构42在导电耦合器40上。在一些实施例中，可考虑将蚀刻终止结构提供于延伸穿过绝缘扩大区36到导电耦合器40的区内。蚀刻终止结构直接在沟道材料柱24上，其中词语“直接在…上”意指蚀刻终止结构与沟道材料柱竖直对准。应注意，在一些实施例中，蚀刻终止结构可比沟道材料柱宽，或比沟道材料柱窄，且仍可直接在沟道材料柱上，只要蚀刻终止结构与沟道材料柱竖直对准即可。
蚀刻终止结构42可包括任何合适的组合物或组合物组合。在一些实施例中，蚀刻终止结构包括单种均质材料44，如图5中所展示；且在其它实施例中，蚀刻终止结构可包括两种或更多种不同材料(即，可对应于多材料结构)，如下文参考图13、18和22更详细地论述。
在图5的其中蚀刻终止结构42包括单种均质组合物44的所说明实施例中，此类组合物可以是相对于绝缘材料38和导电材料41可选择性地蚀刻且在制造延伸到蚀刻终止材料的开口期间(且此类制造在下文参考图7进行论述)具有合适的蚀刻终止性质的任何事物。术语“可选择性地蚀刻”是指在蚀刻条件下，第一材料移除得比第二材料快；这包含但不限于其中蚀刻条件不移除任何第二材料的应用(即，对第一材料具有100％选择性的蚀刻条件)。
在一些实施例中，蚀刻终止材料44可包括氧化物、主要由氧化物组成或由氧化物组成。合适的氧化物可包含金属氧化物；且在一些实施例中，材料44可包括氧化镁、氧化铝、二氧化铪和氧化锆中的一或多者，主要由其中的一或多者组成，或由其中的一或多者组成。在一些实施例中，蚀刻终止材料44可包括对应于纯金属或两种或更多种金属的混合物(包含合金)的含金属材料。例如，蚀刻终止材料44可包括钛和钨中的一者或两者，主要由其中的一者或两者组成，或由其中的一者或两者组成。在一些实施例中，蚀刻终止材料44可包括与氮结合的金属。例如，蚀刻终止材料44可包括氮化钨和氮化钛中的一者或两者，主要由其中的一者或两者组成，或由其中的一者或两者组成。
参考图6，第二叠组50形成于第一叠组14上。第二叠组具有布置成一层安置在另一层之上的第二层48的第二存储器单元46。第二层48通过居间绝缘材料52彼此间隔开。绝缘材料52可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。
第二存储器单元46相对于第一存储器单元16可具有基本上相同的配置；其中术语“基本上相同”意指在合理的制造和测量公差内相同。
间隔结构36可称作叠组间结构，因为所述间隔结构被提供于第一叠组14与第二叠组50之间。
参考图7，穿过绝缘材料52且到蚀刻终止材料44形成开口54。所述开口在相对于蚀刻终止材料44选择性地移除材料52的条件下形成。在一些实施例中，材料52包括二氧化硅，且材料44包括氧化铝，这可使材料52能够相对于材料44轻易地被选择性移除。在一些实施例中，材料52包括二氧化硅，且材料44包括钨、钛、氮化钛和氮化钨中的一或多者，这也可使材料52能够相对于材料44轻易地被选择性移除。尽管所说明的实施例指示在柱蚀刻(即，形成开口54)之前提供单元46和材料52，且指示柱蚀刻仅移除材料52，但应理解，其它实施例可包含其它合适的处理。例如，可在柱蚀刻之后提供单元46的至少一些部分(或甚至单元46的所有部分)；可在柱蚀刻之前提供材料52之外(或替代材料52)的额外材料，且柱蚀刻可移除除了材料52的移除区之外(或替代所述移除区)的额外材料区；等等。
展示开口54终止于蚀刻终止材料44的上表面处，这会在用以形成开口54的蚀刻对材料52(相对于材料44)具有100％选择性的情况下发生。在其它实施例中，相对于材料44，蚀刻可对材料52具有小于100％选择性，且因此在材料52的移除期间，开口可部分穿入材料44中。
参考图8，在相对于绝缘材料38和52以及相对于导电耦合器40的导电材料41对蚀刻终止材料44(图7)具有蚀刻选择性的情况下，开口54延伸穿过蚀刻终止结构42(图7)。如此移除蚀刻终止结构42以暴露导电耦合器40。将蚀刻说明为相对于材料41、38和52对材料44具有100％选择性。在其它实施例中，用以移除蚀刻终止材料44的蚀刻可沿着绝缘材料52和38中的一者或两者部分地蚀刻到开口54的侧壁中，和/或可部分地蚀刻到导电耦合器40的导电材料41中。
参考图9，沟道材料56形成于开口54内。沟道材料56可包括上文描述为适合沟道材料26的半导体组合物中的任一者。在一些实施例中，沟道材料56可以是与沟道材料26相同的组合物，且在其它实施例中可以是相对于沟道材料26不同的组合物。沟道材料56通过导电耦合器40与沟道材料26导电耦合。在其它实施例中，导电耦合器40可被省略或用其它合适的结构替换；前提是实现沟道材料26与56之间所期望的导电耦合。
沟道材料56在第二叠组50内形成第二沟道材料柱58。在展示的实施例中，沟道材料56仅部分填充开口54；且因此第二沟道材料柱58被配置成中空沟道配置。在后续处理(未展示)中，类似于材料28的绝缘材料可形成于柱58的中空沟道配置内。在替代实施例(未展示)中，材料56可完全填充开口54，使得沟道材料柱58为实心沟道材料柱而非中空沟道配置。
所说明的第一沟道材料柱24可被视为表示延伸穿过第一叠组14的第一层28的很多个基本上相同的柱。类似地，第二沟道材料柱58可被视为表示延伸穿过第二叠组50的第二层48的很多个基本上相同的柱。彼此耦合的第一柱24和第二柱58连同沿着此类柱的存储器单元16/46一起可被视为表示NAND存储器的很多个基本上相同的串。在后续处理(未展示)中，可沿着串的上部部分形成额外结构，包含例如漏极侧选择栅极(SGD)。
图9的组件10可被视为包括呈竖直堆叠布置的一对存储器叠组14和50的多叠组组件。在其它实施例中，类似于图5到9那样的处理可用以形成具有多于两个堆叠的存储器叠组的多叠组组件。
图7到9的处理形成与第一沟道材料柱24中的每一者耦合的第二沟道材料柱58。在其它处理中，可存在未与第二沟道材料柱耦合的一或多个第一沟道材料柱。这种情况可因第二叠组的形成期间的掩模未对准而无意中发生。替代地，这种情况可以是特意的，因为第一叠组的一些区可能在不耦合到第二叠组的沟道材料柱的情况下适合既定目的。另外，情况可能是，一些第一沟道材料柱24形成在既定存储器阵列区外部的区内(即，在晶片的划片区内，如下文参考图23到25更详细地论述)，且因此可以不与第二沟道材料柱耦合，因为可理解的是，此类第一沟道材料柱并不打算用作存储器阵列的有效组件。
图10展示根据实施例的处于图6的处理阶段之后的处理阶段的组件10，其中第二叠组50的开口54仅形成于第一叠组14的一些第一沟道材料柱24上。
图11展示在图10的处理阶段之后的处理阶段；且展示开口54通过类似于图8那样的处理而延伸穿过蚀刻终止材料44。
图12展示在图11的处理阶段之后的处理阶段；且展示第二沟道材料柱58通过类似于图9那样的处理而形成于开口54内。
图12的组件的第一沟道材料柱24中的两个(在图12中记为24a)与第二沟道材料柱58耦合，且所说明的第一沟道材料柱24中的一个(在图12中标记为24b)并未与第二沟道材料柱耦合。替代地，沟道材料柱24b仍由蚀刻终止结构42覆盖。
如上文所论述，在一些实施例中，蚀刻终止结构42可包括两种或更多种不同材料。图13展示组件10处于类似于图5那样的处理阶段，但根据实施例，其中蚀刻终止结构42包括两种不同材料60和62。
材料60和62可包括任何合适的组合物，且在展示的实施例中均说明为导电性的。在一些实施例中，材料60可包括金属氮化物。例如，材料60可包括氮化钛和氮化钨中的一者或两者，主要由其中的一者或两者组成，或由其中的一者或两者组成。在一些实施例中，材料62可包括单独的或与其它元素金属一起的混合物中的元素金属(其中术语“混合物”包含合金)。例如，材料62可包括钨和钛中的一者或两者，主要由其中的一者或两者组成，或由其中的一者或两者组成。可将材料60提供为衬里以排除材料62与导电耦合器40的材料41之间不合需要的反应。例如，如果材料41包括硅且材料62包括元素钨，那么可能需要在材料41与62之间形成金属氮化物衬里。如果材料41与62之间不存在成问题的反应，则在一些实施例中可省略材料60。另外，尽管在蚀刻终止结构42内仅展示两种材料，但在其它实施例中，可存在多于两种材料。例如，在一些实施例中，金属硅化物可形成于金属氮化物60与含硅材料41之间。如果在蚀刻终止结构42内利用多种材料，那么在一些实施例中，此类材料可以全都是导电材料，或可包含一或多种绝缘材料。
图14展示处于图13的处理阶段之后且类似于图11那样的处理阶段的构造10。具体地说，在第一叠组14上提供第二叠组50，且接着穿过第二叠组形成开口54。开口54经形成以仅在一些第一沟道材料柱24(在图14中标记为24a)上延伸，同时使另一第一沟道材料柱24上不具有开口(此沟道材料柱在图14中标记为24b)。在其它实施例中，以与上文参考图7所描述的处理类似的方式，可在所有第一沟道材料柱上形成开口54。
图15展示处于图14的处理阶段之后的处理阶段的构造10；且展示开口54通过类似于图8和11那样的处理延伸穿过蚀刻终止结构42。
图16展示在图15的处理阶段之后的处理阶段；且展示第二沟道材料柱58通过类似于图9和12那样的处理形成于开口54内。图16的组件10包括在第一沟道材料柱24b上的多材料结构42，其中此多材料结构延伸到叠组间结构36的绝缘材料38中。尽管仅将呈柱24b的配置的单个第一沟道材料柱说明为未与第二沟道材料柱56耦合，但应理解，在一些实施例中，柱24b可表示未与第二沟道材料柱耦合的多个基本上相同的第一沟道材料柱；且替代地，由类似于图16的结构42的多材料结构覆盖。
图16所说明的实施例展示直接抵靠导电耦合器40的多材料结构42。在其它实施例中，可在其它配置中提供多材料结构42。例如，导电耦合器40可省略或可替换为不同结构。
图17展示处于类似于图13的处理阶段的处理阶段的组件10，但根据实施例，其中蚀刻终止结构42包括替代性的多材料配置。具体地说，图17的蚀刻终止结构42包括材料60和62，且还包括第三材料64。材料64可包括任何合适的组合物；且在一些实施例中，可包括氧化物、主要由氧化物组成或由氧化物组成。例如，材料64可包括金属氧化物、主要由金属氧化物组成或由金属氧化物组成；所述金属氧化物例如氧化镁、氧化铝、二氧化铪和氧化锆中的一或多者。在一些实施例中，材料64可对应于金属氧化物，且金属氧化物下方的材料60和62可以是并非氧化物的含金属材料。在此类实施例中，材料60和62可包括例如钨、氮化钨、钛和氮化钛中的一或多者。
利用多材料蚀刻终止结构的优势可以是，异质结构提供机会来针对特定应用调适所述结构。例如，在一些实施例中，多材料结构42可包括在钨上的氧化铝(例如材料64可包括氧化铝，且材料62可包括钨)。氧化铝在钨上的配置优势可在于，这样会利用每一材料的期望性质，同时避免可能与材料相关联的问题。具体地说，氧化铝的优势可以是，尤其当与金属(例如钨)比较时，材料蚀刻很快。然而，缺点在于，与朝向“更硬”材料(例如钨)的选择性相比，朝向氧化铝的各种蚀刻的选择性可能相对较低，且因此与更硬材料的厚度相比，更大的氧化铝厚度可能是必要的，以实现完全终止。相比之下，钨的优势是其硬度。然而，缺点在于，如果钨过厚，那么沿着穿过钨的开口的侧壁可能存在严重的锥度。蚀刻终止结构42的多材料设计使得能够利用薄量的氧化铝64，因为更硬的蚀刻终止钨(材料62)在氧化铝64下方。另外，钨可较薄，因为钨不必延伸跨越蚀刻终止结构42的整个厚度。
图18展示处于图17的处理阶段之后且类似于图14那样的处理阶段的构造10。具体地说，在第一叠组14上提供第二叠组50，且接着穿过第二叠组形成开口54。开口54经形成以仅在一些第一沟道材料柱24(在图18中标记为24a)上延伸，同时使另一第一沟道材料柱24上不具有开口(此沟道材料柱在图18中标记为24b)。在其它实施例中，以与上文参考图7所描述的处理类似的方式，可在所有第一沟道材料柱上形成开口54。
图19展示处于图18的处理阶段之后的处理阶段的构造10；且展示开口54延伸穿过蚀刻终止结构42。
图20展示在图19的处理阶段之后的处理阶段；且展示第二沟道材料柱58形成于开口54内。图20的组件10包括在第一沟道材料柱24b上的多材料结构42，其中此多材料结构延伸到叠组间结构36的绝缘材料38中。尽管仅将呈柱24b的配置的单个第一沟道材料柱说明为未与第二沟道材料柱56耦合，但应理解，在一些实施例中，柱24b可表示未与第二沟道材料柱耦合的多个基本上相同的第一沟道材料柱，且替代地，由类似于图20的结构42的多材料结构覆盖。
图21展示呈类似于图16和20那样的配置的组件10，其中第一沟道材料柱24中的一些(标记为柱24a)与第二沟道材料柱58耦合，且第一沟道材料柱24中的另一个(标记为柱24b)并未与第二沟道材料柱耦合。替代地，柱24b仍由多材料蚀刻终止结构42覆盖。图21的结构42旨在大体上说明本文所描述的多材料蚀刻终止结构的各种配置。结构42包括两种材料70和72，但在其它实施例中可包括多于两种材料。材料70和72可包括任何合适的材料。在一些实施例中，材料均可为绝缘的(例如，均可包括绝缘金属氧化物)，均可为导电的(例如，均可包括导电的含金属组合物)，或一者可以是导电的，而另一者是绝缘的。通常不考虑材料70和72的导电率。实际上，通常更多地考虑由材料70和72提供的蚀刻选择性。材料70和72的导电率在本文所描述的一些实施例中经指示以辅助读者理解适于用在蚀刻终止结构42中的材料的一些类别。
多材料蚀刻终止结构42可具有任何合适的厚度。图22展示实例多材料蚀刻终止结构42以指示一些合适的尺寸。尺寸经提供以辅助读者理解本发明的一些实施例，且除了所附权利要求中明确叙述此类尺寸的程度(若存在)之外，并不限制本发明。图22的结构42具有上文参考图17所描述的配置，且因此包括材料60、62和64。结构42具有总厚度T1，其可在从约10纳米(nm)到约300nm的范围内。材料60可对应于包括氮以及钛和钨中的一者或两者的衬里。此类衬里可具有在从约
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到约5nm的范围内的厚度T2。材料62可被视为中层级材料，且可包括钨和钛中的一者或两者，主要由其中的一者或两者组成，或由其中的一者或两者组成。中层级材料可具有在从约5nm到约150nm的范围内的厚度T3。材料64可被视为上层级材料。材料64可包括金属氧化物；且在一些实施例中，可包括氧化铝，主要由氧化铝组成，或由氧化铝组成。上层级材料64可具有在从约5nm到约150nm的范围内的厚度T4。
可跨越半导体晶片的裸片位置制造本文所描述的多叠组组件。例如，图23展示包括多个裸片位置82的晶片80的区。裸片位置被示为矩形，但可具有任何合适的形状。裸片位置通过可称作划片位置的居间区84彼此间隔开。多叠组组件可包括形成于裸片位置内的存储器电路。由多材料蚀刻终止结构42(例如图20)覆盖的第一沟道材料柱24b(例如图20)可存在于裸片位置82中和/或划片位置84中。
在所期望电路形成于裸片位置82内之后，沿着居间区84将晶片80切分以使成品裸片彼此分离，且由此单分裸片。图24概略地说明切缝86以指示用以将裸片彼此分离的切割。
每一成品裸片是裸片配置的部分。图25展示裸片配置88，且展示此类裸片配置具有包括裸片位置82的主区90且具有包围主区90的边缘区92。边缘区92包含居间区84的一部分(图24)。由多材料蚀刻终止结构42(例如图20)覆盖的第一沟道材料柱24b(例如图20)可存在于主区90中和/或边缘区92中。
图25的裸片配置88可并入如图26中所展示的半导体封装94中。封装94可包括在裸片配置88上的包封材料，且因此裸片配置以短划线(即，幻线)视图展示，以便指示裸片配置可处于其它材料下方。封装94可包含用于将裸片配置88的电路与封装94外部的电路电耦合的引脚、垫片、线等(未展示)。尽管将半导体封装94展示为仅包括单个裸片，但在其它实施例中，个别半导体封装可包括多个裸片。由多材料蚀刻终止结构42(例如图20)覆盖的第一沟道材料柱24b(例如图20)可存在于已封装裸片配置88内。
上文所论述的组件和结构可用在集成电路内(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；且可并入电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、载具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、航空器等。
除非另外指定，否则本文中所描述的各种材料、物质、组合物等可通过现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”和“绝缘”可用于描述具有绝缘电学性质的材料。所述术语在本公开中被视为同义的。在一些情况下使用术语“介电”且在其它情况下使用术语“绝缘”(或“电绝缘”)可在本公开内提供语言变化以简化所附权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。
图中各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所展示定向旋转。本文所提供的描述和所附权利要求书涉及各种特征之间具有所描述关系的任何结构，不管结构是处于各图的特定定向还是相对于此类定向旋转。
除非另外指示，否则随附图解说明的横截面图仅展示横截面的平面内的特征，且不展示横截面的平面后面的材料，以便简化图式。
当结构在上文被称作在另一结构“上”、“邻近”或“抵靠”另一结构时，所述结构可直接在另一结构上或还可能存在居间结构。相比之下，当结构被称作“直接在另一结构上”、“直接邻近”或“直接抵靠”另一结构时，不存在居间结构。
结构(例如，层、材料等)可被称为“竖直延伸”，以指示结构通常从底层基底(例如，衬底)向上延伸。竖直延伸的结构可相对于或可不相对于基底的上表面基本上正交延伸。
一些实施例包含形成堆叠的存储器单元叠组的方法。第一叠组经形成以具有布置成一层安置在另一层之上的第一层的第一存储器单元，且具有延伸穿过所述第一层的第一沟道材料柱。叠组间结构形成于第一叠组上。所述叠组间结构包含绝缘扩大区，以及延伸穿过所述绝缘扩大区且直接在所述第一沟道材料柱上的区。所述区包含蚀刻终止结构。第二叠组形成于所述叠组间结构上。所述第二叠组具有布置成一层安置在另一层之上的第二层的第二存储器单元。开口经形成以延伸穿过第二层且到蚀刻终止结构。在相对于绝缘扩大区选择性地移除蚀刻终止结构的条件下，开口延伸穿过蚀刻终止结构。第二沟道材料柱形成于所述开口内，且耦合到所述第一沟道材料柱。
一些实施例包含形成堆叠的存储器单元叠组的方法。第一叠组形成于源极导体结构上。第一叠组具有布置成一层安置在另一层之上的第一层的第一存储器单元，且具有延伸穿过第一层且与源极导体结构耦合的第一沟道材料柱。间隔结构形成于第一叠组上。间隔结构包括绝缘扩大区，且包括延伸穿过绝缘扩大区到与第一沟道材料柱相关联的导电耦合器的区。所述区包括蚀刻终止结构。第二叠组形成于间隔结构上。所述第二叠组具有布置成一层安置在另一层之上的第二层的第二存储器单元。开口经形成以延伸穿过所述第二层，且延伸到所述蚀刻终止结构。在相对于绝缘扩大区且相对于导电耦合器选择性地移除蚀刻终止结构的条件下，开口延伸穿过蚀刻终止结构到导电耦合器。第二沟道材料柱形成于开口内，且通过导电耦合器耦合到第一沟道材料柱。
一些实施例包含集成组件，所述集成组件包含具有布置成一层安置在另一层之上的第一层的第一存储器单元的第一叠组，且所述集成组件包含延伸穿过所述第一层的第一沟道材料柱。叠组间结构在所述第一叠组上。叠组间结构包括绝缘扩大区。第二叠组在叠组间结构上。所述第二叠组具有布置成一层安置在另一层之上的第二层的第二存储器单元。第二沟道材料柱通过穿过叠组间结构的导电互连件耦合到第一沟道材料柱中的一些。第一沟道材料柱并未与第二沟道材料柱中的任一者耦合，而是由延伸到叠组间结构中的多材料结构覆盖。
根据规定，已关于结构和方法特征而以或多或少特定的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的特定特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如字面所说明的整个范围，且应根据等同原则恰当地进行解释。

Claims (37)

1.一种形成堆叠的存储器单元叠组的方法，其包括：
形成第一叠组，所述第一叠组具有布置成一层安置在另一层之上的第一层的第一存储器单元，且具有延伸穿过所述第一层的第一沟道材料柱；
在所述第一叠组上形成叠组间结构；所述叠组间结构包括绝缘扩大区，且包括延伸穿过所述绝缘扩大区且直接在所述第一沟道材料柱上的区；所述区包括蚀刻终止结构；
在所述叠组间结构上形成第二叠组；所述第二叠组具有布置成一层安置在另一层之上的第二层的第二存储器单元；
形成延伸穿过所述第二层且到所述蚀刻终止结构的开口；
使所述开口延伸穿过所述蚀刻终止结构；在相对于所述绝缘扩大区选择性地移除所述蚀刻终止结构的条件下，使所述开口延伸；以及
在所述开口内形成第二沟道材料柱，且将其耦合到所述第一沟道材料柱。
2.根据权利要求1所述的方法，其中所述第一沟道材料柱是延伸穿过所述第一叠组的所述第一层的许多基本上相同的第一沟道材料柱中的一者；其中所述第二沟道材料柱是延伸穿过所述第二叠组的所述第二层的许多基本上相同的第二沟道材料柱中的一者；且其中所述第一沟道材料柱中的至少一者并未与第二沟道材料柱耦合，而是在所述第一沟道材料柱中的其它者与所述第二沟道材料柱耦合之后仍由所述蚀刻终止结构覆盖。
3.根据权利要求2所述的方法，其包括将所述堆叠的存储器单元叠组并入半导体封装中；且其中在所述半导体封装内，所述沟道材料柱中的所述至少一者仍由所述蚀刻终止结构覆盖。
4.根据权利要求1所述的方法，其中所述蚀刻终止结构包括含金属材料。
5.根据权利要求4所述的方法，其中所述含金属材料包括钨、氮化钨、钛和氮化钛中的一或多者。
6.根据权利要求1所述的方法，其中所述蚀刻终止结构包括金属氧化物。
7.根据权利要求6所述的方法，其中所述金属氧化物包括氧化镁、氧化铝、二氧化铪和氧化锆中的一或多者。
8.根据权利要求1所述的方法，其中所述蚀刻终止结构包括至少两种不同材料。
9.根据权利要求8所述的方法，其中所述至少两种不同材料包含处于并非氧化物的含金属材料上的氧化物。
10.根据权利要求9所述的方法，其中所述氧化物是金属氧化物。
11.根据权利要求8所述的方法，其中所述至少两种不同材料包含钨上的氧化铝。
12.一种形成堆叠的存储器单元叠组的方法，其包括：
在源极导体结构上形成第一叠组；所述第一叠组具有布置成一层安置在另一层之上的第一层的第一存储器单元，且具有延伸穿过所述第一层且与所述源极导体结构耦合的第一沟道材料柱；
在所述第一叠组上形成间隔结构；所述间隔结构包括绝缘扩大区，且包括延伸穿过所述绝缘扩大区到与所述第一沟道材料柱相关联的导电耦合器的区；所述区包括蚀刻终止结构；
在所述间隔结构上形成第二叠组；所述第二叠组具有布置成一层安置在另一层之上的第二层的第二存储器单元；
形成延伸穿过所述第二层且到所述蚀刻终止结构的开口；
使所述开口延伸穿过所述蚀刻终止结构到所述导电耦合器；在相对于所述绝缘扩大区且相对于所述导电耦合器选择性地移除所述蚀刻终止结构的条件下，使所述开口延伸；以及
在所述开口内形成第二沟道材料柱，且使其通过所述导电耦合器耦合到所述第一沟道材料柱。
13.根据权利要求12所述的方法，其中所述导电耦合器包括导电掺杂半导体材料。
14.根据权利要求12所述的方法，其中所述第一和第二沟道材料柱包括与彼此相同的组合物。
15.根据权利要求12所述的方法，其中所述第一和第二沟道材料柱是中空沟道柱。
16.根据权利要求12所述的方法，其中所述蚀刻终止结构包括含金属材料。
17.根据权利要求16所述的方法，其中所述含金属材料包括钨、氮化钨、钛和氮化钛中的一或多者。
18.根据权利要求12所述的方法，其中所述蚀刻终止结构包括金属氧化物。
19.根据权利要求18所述的方法，其中所述金属氧化物包括氧化镁、氧化铝、二氧化铪和氧化锆中的一或多者。
20.根据权利要求12所述的方法，其中所述蚀刻终止结构包括至少两种不同材料。
21.根据权利要求20所述的方法，其中所述至少两种不同材料包含处于并非氧化物的含金属材料上的氧化物。
22.根据权利要求21所述的方法，其中所述氧化物是金属氧化物。
23.根据权利要求20所述的方法，其中所述至少两种不同材料包含钨上的氧化铝。
24.根据权利要求23所述的方法，其中所述导电耦合器包括硅，且还包括所述导电耦合器与所述钨之间的衬里；所述衬里包括氮以及钛和钨中的一者或两者。
25.根据权利要求12所述的方法，其中所述第一沟道材料柱是延伸穿过所述第一叠组的所述第一层的许多基本上相同的第一沟道材料柱中的一者；其中所述第二沟道材料柱是延伸穿过所述第二叠组的所述第二层的许多基本上相同的第二沟道材料柱中的一者；且其中所述第一沟道材料柱中的至少一者并未与第二沟道材料柱耦合，而是在所述第一沟道材料柱中的其它者与所述第二沟道材料柱耦合之后仍由所述蚀刻终止结构覆盖。
26.一种集成组件，其包括：
第一叠组，其具有布置成一层安置在另一层之上的第一层的第一存储器单元，且具有延伸穿过所述第一层的第一沟道材料柱；
在所述第一叠组上的叠组间结构；所述叠组间结构包括绝缘扩大区；
在所述叠组间结构上的第二叠组；所述第二叠组具有布置成一层安置在另一层之上的第二层的第二存储器单元；
第二沟道材料柱，其通过穿过所述叠组间结构的导电互连件耦合到所述第一沟道材料柱中的一些；以及
第一沟道材料柱，其未与所述第二沟道材料柱中的任一者耦合，而是由延伸到所述叠组间结构中的多材料结构覆盖。
27.根据权利要求26所述的集成组件，其中未与所述第二沟道材料柱中的任一者耦合的所述第一沟道材料柱是未与所述第二沟道材料柱中的任一者耦合的多个所述第一沟道材料柱中的一者。
28.根据权利要求26所述的集成组件，其包括在所述第一沟道材料柱上的导电耦合器；所述导电耦合器中的一者在未与所述第二沟道材料柱中的任一者耦合的所述第一沟道材料柱上；且其中所述多材料结构在所述导电耦合器中的所述一者上且直接抵靠所述一者。
29.根据权利要求28所述的集成组件，其中所述导电耦合器包括导电掺杂半导体材料。
30.根据权利要求29所述的集成组件，其中所述多材料结构包含在所述导电掺杂半导体材料上的钨，且包含所述钨与所述导电掺杂半导体材料之间的衬里；其中所述衬里包括氮以及钛和钨中的一者或两者。
31.根据权利要求26所述的集成组件，其中所述多材料结构包含处于并非氧化物的含金属材料上的氧化物。
32.根据权利要求31所述的集成组件，其中所述氧化物是金属氧化物。
33.根据权利要求32所述的集成组件，其中所述金属氧化物包括氧化镁、氧化铝、二氧化铪和氧化锆中的一或多者。
34.根据权利要求31所述的集成组件，其中并非氧化物的所述含金属材料包括钨、氮化钨、钛和氮化钛中的一或多者。
35.根据权利要求26所述的集成组件，其中所述多材料结构包含钨上的氧化铝。
36.根据权利要求26所述的集成组件，其中从并未与所述第二沟道材料柱中的任一者耦合的所述第一沟道材料柱依次递增，所述多材料结构包含：衬里，其包括氮以及钛和钨中的一者或两者；中层级材料，其包括钛和钨中的一者或两者；以及上层级材料，其包括氧化铝。
37.根据权利要求36所述的集成组件，其中所述多材料结构具有在从约10nm到约300nm的范围内的厚度；所述衬里具有在从约
Figure FDA0002246017910000051
到约5nm的范围内的厚度；所述中层级材料具有在从约5nm到约150nm的第一范围内的厚度；且所述上层级材料具有在从约5nm到约150nm的第二范围内的厚度。
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