CN111104064A - Flash存储器写保护处理方法及装置、计算机设备、介质 - Google Patents

Flash存储器写保护处理方法及装置、计算机设备、介质 Download PDF

Info

Publication number
CN111104064A
CN111104064A CN201911256184.7A CN201911256184A CN111104064A CN 111104064 A CN111104064 A CN 111104064A CN 201911256184 A CN201911256184 A CN 201911256184A CN 111104064 A CN111104064 A CN 111104064A
Authority
CN
China
Prior art keywords
flash memory
write
programmable logic
cpu
logic device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911256184.7A
Other languages
English (en)
Other versions
CN111104064B (zh
Inventor
李小军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Genew Technologies Co Ltd
Original Assignee
Shenzhen Genew Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Genew Technologies Co Ltd filed Critical Shenzhen Genew Technologies Co Ltd
Priority to CN201911256184.7A priority Critical patent/CN111104064B/zh
Publication of CN111104064A publication Critical patent/CN111104064A/zh
Application granted granted Critical
Publication of CN111104064B publication Critical patent/CN111104064B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/062—Securing storage systems
    • G06F3/0623—Securing storage systems in relation to content
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Storage Device Security (AREA)

Abstract

本申请涉及FLASH存储器写保护处理方法及装置、计算机设备、介质，所述装置包括：CPU，CPLD可编程逻辑器，以及FLASH存储器；所述CPU通过CPLD可编程逻辑器与FLASH存储器连接；片选/CS是低电平有效，用于表示CPU正要发起对FLASH的访问，把片选/CS拉低；CPU的写使能信号/WE，经过CPLD可编程逻辑器连接到FLASH存储器；设置写使能表示CPU要对FLASH进行写操作；/WP为低电平有效，CPLD默认将/WP拉低，对FLASH进行写保护。本发明对FLASH存储器写保护处理操作简单方便，并且如果要被保护的范围要重新调整，操作很简单，减少了人工成本。

Description

FLASH存储器写保护处理方法及装置、计算机设备、介质
技术领域
本申请涉及嵌入式装置技术领域，特别是涉及一种FLASH存储器写保护处理方法及装置、计算机设备、可读存储介质。
背景技术
嵌入式装置中，NOR FLASH(一种非易失闪存器)被大量使用，其可靠性和稳定性得到了非常广泛的验证。所以NOR FLASH经常存放了非常重要的数据：包括boot程序，重要的配置信息。NOR FLASH一般包括读/写/擦除等操作，读操作不会改写其存储的内容，但是写和擦除的操作却要非常小心，如果在写或者擦除过程装置复位甚至掉电等异常情况，NORFLASH中保持的内容就会被破坏，造成单板数据丢失，甚至无法启动的严重故障。基于FLASH存储器这样的特性，一般需要对重要的位置进行写保护，只有在特定的时刻才能写，例如升级或者修改配置时，由人工保证不会掉电等异常，才可以让其写入或者擦除FLASH存储器上的数据。一般的写保护有几种方法。
一是软件写保护，在FLASH存储器的驱动层加上标志位，对某些要保护的页在驱动调用时加以限制，如果上层要改写或者擦除被保护的页，驱动直接返回错误给上层，阻止改写或者擦除。但是这样做也是有明显缺陷的，如果上层软件没有调用加了保护的驱动接口而重新写一套驱动，则可以绕过写保护。如图1所示，FLASH存储器_write()/FLASH存储器_erase()两个接口只能对可写区域进行成功的写或者擦除操作，对写保护区域是会被返回失败的。而FLASH存储器_write_protect()/FLASH存储器_erase_protect()两个接口则可写或者擦除整个FLASH存储器的任何页。如果上层软件混淆保护接口，则绕过了写保护功能，容易造成误操作，数据丢失。
另外一种是软件加硬件的写保护。NOR FLASH有一个写保护的管脚/WP，其为低电平有效。如果/WP＝0时，CPU对FLASH存储器的写和擦除操作都是会返回错误，写或者擦除失败。硬件一般用一个GPIO管脚，控制/WP的电平高低。装置启动GPIO默认给/WP低电平，表示整个FLASH存储器被写保护了。同时，在软件擦除和写接口上，判断当前要擦除或者写的页是否被保护，如果被保护了直接返回失败，如果没有被保护则控制GPIO输出高电平，解除FLASH存储器的硬件写保护再执行擦除或者写操作，完成后再将GPIO输出低电平，恢复对FLASH存储器的硬件写保护,如图2所示。这样的方法也很常见，但是如果要被保护的范围要重新调整，则需要重新编译驱动并升级软件，操作很繁琐，费时费力。
因此，现有技术有待改进。
发明内容
本发明要解决的技术问题是，提供一种FLASH存储器写保护处理方法及装置、计算机设备、可读存储介质，本发明对FLASH存储器写保护处理操作简单方便，并且如果要被保护的范围要重新调整，操作很简单，减少了人工成本。
一种FLASH存储器写保护处理方法，其中，所述方法包括：
将CPU通过CPLD可编程逻辑器与FLASH存储器连接；
设置FLASH存储器的写保护信号/WP默认为低电平，FLASH存储器默认是被写保护的，/WP可被CPLD可编程逻辑器控制高低电平；
当CPLD可编程逻辑器内部程序检测当前CPU是写FLASH存储器，同时CPU对FLASH存储器的地址在写保护页范围之外内，则把FLASH存储器的写信号/WP拉高，允许当前的写或者擦除操作执行；
当FLASH存储器写保护时，CPLD可编程逻辑器控制拉低/WP信号，用于阻止对保护区域的擦除和改写操作。
所述FLASH存储器写保护处理方法，其中，所述将CPU通过CPLD可编程逻辑器与FLASH存储器连接的步骤包括：
将CPU通过CPLD可编程逻辑器与FLASH存储器连接；
并将CPU访问FLASH存储器的地址线和写信号全部接入CPLD可编程逻辑器可编程逻辑中。
所述FLASH存储器写保护处理方法，其中，所述将CPU通过CPLD可编程逻辑器与FLASH存储器连接的步骤还包括：
在CPU与FLASH存储器之间有设置CPLD可编程逻辑器；
CPU到FLASH存储器的地址线A0～A26全部经过了CPLD可编程逻辑器，再到FLASH；
设置CPLD可读取A0～A26地址线的高低电平值。
所述FLASH存储器写保护处理方法，其中，所述将CPU通过CPLD可编程逻辑器与FLASH存储器连接的步骤还包括：
将CPU到FLASH的片选/CS线，通过CPLD可编程逻辑器，与FLASH存储器连接；设置片选/CS是低电平有效，用于表示CPU正要发起对FLASH的访问，把片选/CS拉低。
所述FLASH存储器写保护处理方法，其中，所述设置FLASH存储器的写保护信号/WP默认为低电平，FLASH存储器默认是被写保护的，/WP可被CPLD可编程逻辑器控制高低电平的步骤包括：
CPLD可编程逻辑器单独设置一根信号，直接控制FLASH存储器的/WP写保护信号；
/WP为低电平有效，CPLD默认将/WP拉低，对FLASH进行写保护。
所述FLASH存储器写保护处理方法，其中，还包括步骤：
通过工具烧录升级或者软件，对CPLD可编程逻辑器内单独生成的程序进行在线升级。
一种FLASH存储器写保护处理装置，其中，所述装置包括：
CPU，CPLD可编程逻辑器，以及FLASH存储器；所述CPU通过CPLD可编程逻辑器与FLASH存储器连接；
设置将CPU到FLASH的地址线A0～A26通过CPLD可编程逻辑器，连接到FLASH存储器；CPLD可读取A0～A26地址线的高低电平值；
设置将CPU到FLASH的片选/CS，经过CPLD可编程逻辑器连接到FLASH存储器；并设置片选/CS是低电平有效，用于表示CPU正要发起对FLASH的访问，把片选/CS拉低；
设置CPU的写使能信号/WE，经过CPLD可编程逻辑器连接到FLASH存储器；设置写使能表示CPU要对FLASH进行写操作；
设置CPLD可编程逻辑器单独出一根信号，直接控制FLASH的/WP写保护信号；/WP为低电平有效，CPLD默认将/WP拉低，对FLASH进行写保护。
所述的FLASH存储器写保护处理装置，其中，
当CPU发起对FLASH存储器的访问时，CPLD可编程逻辑器判断是写操作，并且地址线A0～A26所代表的数值在FLASH存储器写保护范围之外，则将/WP信号拉高，允许当前的写操作；
如果A0～A26代表的地址在FLASH存储器写保护的范围内，则不做任何动作，只是将地址线和数据线直接信号直接传递给FLASH存储器；并提示由于FLASH存储器被/WP写保护，当前的写/擦除操作会被FLASH存储器直接返回错误，写操作失败；
如果要修改对写保护范围，则更新CPLD可编程逻辑器的程序，修改里面对A0～A26取值的判断，烧录CPLD可编程逻辑器或者软件升级CPLD可编程逻辑器程序即可完成。
一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其中，所述处理器执行所述计算机程序时实现任一项所述FLASH存储器写保护处理方法的步骤。
一种计算机可读存储介质，其上存储有计算机程序，其中，所述计算机程序被处理器执行时实现任一项所述FLASH存储器写保护处理方法的步骤。
与现有技术相比，本发明实施例具有以下优点：
本发明实施方式提供一种FLASH存储器写保护处理方法及装置、计算机设备、可读存储介质。本申请提出一种独特的FLASH存储器写保护机制：FLASH存储器的写保护信号/WP默认为低电平，表示FLASH存储器默认是被写保护的，/WP可以被CPLD可编程逻辑器控制高低。CPU访问FLASH存储器的地址线和写信号全部接入CPLD可编程逻辑器可编程逻辑中，CPLD可编程逻辑器内部程序检测当前CPU是写FLASH存储器，同时CPU对FLASH存储器的地址在写保护页范围之外内，则把FLASH存储器的写信号/WP拉高，允许当前的写或者擦除操作执行。在写保护范围内的写/擦除操作，CPLD可编程逻辑器不会拉高/WP信号，这样阻止了对保护区域的擦除和改写操作。
同时，CPLD可编程逻辑器程序是单独生成的，可以通过工具烧录升级或者软件在线升级。这样，对保护区域范围的修改就不需要重新编译应用程序，非常方便。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中FLASH存储器软件写保护原理示意框图。
图2为现有技术中FLASH存储器软件加硬件的写保护原理示意框图。
图3为本发明实施例中一种FLASH存储器写保护处理装置结构示意图。
图4为本发明实施例中一种FLASH存储器写保护处理装置工作原理流程图。
图5为本发明实施例中一种FLASH存储器写保护处理方法的流程示意图。
图6为本发明实施例中计算机设备的内部结构图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
发明人经过研究发现，现有技术中NOR FLASH(一种非易失闪存器)被使用，但现有技术的软件写保护和软件加硬件的写保护，但是如果要被保护的范围要重新调整，则需要重新编译驱动并升级软件，操作很繁琐，费时费力。
为了解决上述问题，在本发明实施例中，本申请提出一种独特的FLASH存储器写保护机制：FLASH存储器的写保护信号/WP默认为低电平，表示FLASH存储器默认是被写保护的，/WP可以被CPLD可编程逻辑器控制高低。CPU访问FLASH存储器的地址线和写信号全部接入CPLD可编程逻辑器中，CPLD可编程逻辑器(可编程逻辑器件)内部程序检测当前CPU是写FLASH存储器，同时CPU对FLASH存储器的地址在写保护页范围之外内，则把FLASH存储器的写信号/WP拉高，允许当前的写或者擦除操作执行。在写保护范围内的写/擦除操作，CPLD可编程逻辑器不会拉高/WP信号，这样阻止了对保护区域的擦除和改写操作。
同时，CPLD可编程逻辑器程序是单独生成的，可以通过工具烧录升级或者软件在线升级。这样，对保护区域范围的修改就不需要重新编译应用程序，非常方便。
下面结合附图，详细说明本发明的各种非限制性实施方式。
如图3所示，本发明实施例提供的一种FLASH存储器写保护处理装置，包括：
CPU，CPLD可编程逻辑器(简称CPLD)，以及FLASH存储器(简称FLASH)；所述CPU通过CPLD可编程逻辑器与FLASH存储器连接；
如图3所示，本发明中设置将CPU到FLASH的地址线A0～A26通过CPLD可编程逻辑器，连接到FLASH存储器；CPLD可读取A0～A26地址线的高低电平值；
如图3所示，本发明中设置将CPU到FLASH的片选/CS，经过CPLD可编程逻辑器连接到FLASH存储器；并设置片选/CS是低电平有效，用于表示CPU正要发起对FLASH的访问，把片选/CS拉低；
如图3所示，本发明中设置CPU的写使能信号/WE，经过CPLD可编程逻辑器连接到FLASH存储器；设置写使能表示CPU要对FLASH进行写操作；
如图3所示，本发明中设置CPLD可编程逻辑器单独出一根信号，直接控制FLASH的/WP写保护信号；/WP为低电平有效，CPLD默认将/WP拉低，对FLASH进行写保护。
如图3和图4所示，本发明实施例所述的FLASH存储器写保护处理装置，的工作原理如下：
当CPU发起对FLASH存储器的访问时，CPLD可编程逻辑器判断是写操作，并且地址线A0～A26所代表的数值在FLASH存储器写保护范围之外，则将/WP信号拉高，允许当前的写操作。
如果A0～A26代表的地址在FLASH存储器写保护的范围内，则不做任何动作，只是将地址线和数据线直接信号直接传递给FLASH存储器；并提示由于FLASH存储器被/WP写保护，当前的写/擦除操作会被FLASH存储器直接返回错误，写操作失败
如果要修改对写保护范围，则更新CPLD可编程逻辑器的程序，修改里面对A0～A26取值的判断，烧录CPLD可编程逻辑器或者软件升级CPLD可编程逻辑器程序即可完成。
举例为，当FLASH被写保护起始页到32页的区间，一个页的大小是128KB。那么写保护地址范围为0～4MB(128KB*32)，即为0x0000-0000～0x0040-0000。当CPU要写第8个页时(1MB,0x0010-0000)，地址线上传出的信号被CPLD识别为0x010-0000，其在写保护的地址范围内(0～0x0040-0000),不会拉高/WP写保护信号。同理，在写保护地址范围之外的，CPLD会拉高/WP信号，允许CPU擦除或写操作。
可见本发明提供的本发明实施例所述的FLASH存储器写保护处理装置：FLASH的写保护信号/WP默认为低电平，表示FLASH默认是被写保护的，/WP可以被CPLD控制高低。CPU访问FLASH的地址线和写信号全部接入CPLD可编程逻辑中，CPLD内部程序检测当前CPU是写FLASH，同时CPU对FLASH的地址在写保护页范围之外内，则把FLASH的写信号/WP拉高，允许当前的写或者擦除操作执行。在写保护范围内的写/擦除操作，CPLD不会拉高/WP信号，这样阻止了对保护区域的擦除和改写操作。
同时，CPLD程序是单独生成的，可以通过工具烧录升级或者软件在线升级。这样，对保护区域范围的修改就不需要重新编译应用程序，非常方便。
基于上述实施例所述的FLASH存储器写保护处理装置，本发明还提供了一种FLASH存储器写保护处理方法。
请参阅图5，图5示出了本发明实施例中FLASH存储器写保护处理方法，所述方法包括以下步骤：
S1、将CPU通过CPLD可编程逻辑器与FLASH存储器连接；
参考图3，将CPU通过CPLD可编程逻辑器与FLASH存储器连接；
并将CPU访问FLASH存储器的地址线和写信号全部接入CPLD可编程逻辑器可编程逻辑中。
CPU到FLASH存储器的地址线A0～A26全部经过了CPLD可编程逻辑器，再到FLASH；设置CPLD可读取A0～A26地址线的高低电平值。
并将CPU到FLASH的片选/CS线，通过CPLD可编程逻辑器，与FLASH存储器连接；设置片选/CS是低电平有效，用于表示CPU正要发起对FLASH的访问，把片选/CS拉低。
S2、设置FLASH存储器的写保护信号/WP默认为低电平，FLASH存储器默认是被写保护的，/WP可被CPLD可编程逻辑器控制高低电平；
本发明中，设置CPLD可编程逻辑器单独设置一根信号，直接控制FLASH存储器的/WP写保护信号；/WP为低电平有效，CPLD默认将/WP拉低，对FLASH进行写保护。这样本发明，通过工具烧录升级或者软件，对CPLD可编程逻辑器内单独生成的程序进行在线升级。
S3、当CPLD可编程逻辑器内部程序检测当前CPU是写FLASH存储器，同时CPU对FLASH存储器的地址在写保护页范围之外内，则把FLASH存储器的写信号/WP拉高，允许当前的写或者擦除操作执行；
S4、当FLASH存储器写保护时，CPLD可编程逻辑器控制拉低/WP信号，用于阻止对保护区域的擦除和改写操作。
如图3和图4所示，本发明所述方法实施例将CPU与FLASH存储器(存储芯片)之间设置有CPLD可编程逻辑器(可编程逻辑器件)，CPU到FLASH存储器的地址线A0～A26全部经过了CPLD可编程逻辑器(可编程逻辑器件)，再到FLASH存储器。CPLD可编程逻辑器可以读取A0～A26地址线的高低值。
CPU到FLASH存储器的片选/CS，也经过了CPLD可编程逻辑器，再到FLASH存储器。片选/CS是低电平有效，表示CPU正要发起对FLASH存储器的访问，把片选/CS拉低；
CPU的写使能信号/WE，经过CPLD可编程逻辑器，再到FLASH存储器。写使能表示CPU要对FLASH存储器进行写操作(擦除操作也会拉低/WE信号)。如果/WE＝1，则表示CPU读FLASH存储器。
CPLD可编程逻辑器单独出了一根信号，直接控制FLASH存储器的/WP写保护信号。/WP为低电平有效，CPLD可编程逻辑器默认将/WP拉低，对FLASH存储器进行写保护。
当CPU发起对FLASH存储器的访问时，CPLD可编程逻辑器判断是写操作，并且地址线A0～A26所代表的数值在FLASH存储器写保护范围之外，则将/WP信号拉高，允许当前的写操作。如果A0～A26代表的地址在FLASH存储器写保护的范围内，则不做任何动作，只是将地址线和数据线直接信号直接传递给FLASH存储器。由于FLASH存储器被/WP写保护了，当前的写/擦除操作会被FLASH存储器直接返回错误，写操作失败。
如果要修改对写保护范围，则更新CPLD可编程逻辑器程序，修改里面对A0～A26取值的判断，烧录CPLD可编程逻辑器或者软件升级CPLD可编程逻辑器程序即可完成。
假设FLASH存储器被写保护起始页到32页的区间，一个页的大小是128KB。那么写保护地址范围为0～4MB(128KB*32)，即为0x0000-0000～0x0040-0000。当CPU要写第8个页时(1MB,0x0010-0000)，地址线上传出的信号被CPLD可编程逻辑器识别为0x010-0000，其在写保护的地址范围内(0～0x0040-0000),不会拉高/WP写保护信号。同理，在写保护地址范围之外的，CPLD可编程逻辑器会拉高/WP信号，允许CPU擦除或写操作；具体如上所述。
在一个实施例中，本发明提供了一种计算机设备，该设备可以是终端，内部结构如图6所示。该计算机设备包括通过装置总线连接的处理器、存储器、网络接口、显示屏和输入装置。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作装置和计算机程序。该内存储器为非易失性存储介质中的操作装置和计算机程序的运行提供环境。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现一种自然语言模型的生成方法。该计算机设备的显示屏可以是液晶显示屏或者电子墨水显示屏，该计算机设备的输入装置可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。
本领域技术人员可以理解，图6所示的仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
本发明实施例提供了一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现以下步骤：
将CPU通过CPLD可编程逻辑器与FLASH存储器连接；
设置FLASH存储器的写保护信号/WP默认为低电平，FLASH存储器默认是被写保护的，/WP可被CPLD可编程逻辑器控制高低电平；
当CPLD可编程逻辑器内部程序检测当前CPU是写FLASH存储器，同时CPU对FLASH存储器的地址在写保护页范围之外内，则把FLASH存储器的写信号/WP拉高，允许当前的写或者擦除操作执行；
当FLASH存储器写保护时，CPLD可编程逻辑器控制拉低/WP信号，用于阻止对保护区域的擦除和改写操作，具体如上所述。
综上所述，与现有技术相比，本发明实施例具有以下优点：
本发明实施方式提供一种基于地图的FLASH存储器写保护处理的方法。首先以地图路网数据为基础，为车载GPS终端预设行径路线(包括路径途径点集合、总耗时等)；然后为GPS终端和预设路线构建关系，提供对应真实车载GPS终端的信息；接着自定义配置上报监控平台及上报频率；最后根据配置数据及预设路径途径点计算模拟终端匀速行进(可同时移动并上报所有GPS终端)，并按配置的上报频率将终端的行进信息(终端编号、经纬度位置、海拔、方向、时间、速度等)上报至监控平台GPS位置管理模块即可。本发明能够根据实际需求模拟大数据量的车载GPS终端，无需在不同的车辆上安装不同的车载GPS终端，也不需要进行实际行驶，利用很低的成本就可对车辆监控平台的稳定性、并发处理能力等进行有效测试。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种FLASH存储器写保护处理方法，其特征在于，所述方法包括：
将CPU通过CPLD可编程逻辑器与FLASH存储器连接；
设置FLASH存储器的写保护信号/WP默认为低电平，FLASH存储器默认是被写保护的，/WP可被CPLD可编程逻辑器控制高低电平；
当CPLD可编程逻辑器内部程序检测当前CPU是写FLASH存储器，同时CPU对FLASH存储器的地址在写保护页范围之外内，则把FLASH存储器的写信号/WP拉高，允许当前的写或者擦除操作执行；
当FLASH存储器写保护时，CPLD可编程逻辑器控制拉低/WP信号，用于阻止对保护区域的擦除和改写操作。
2.根据权利要求1所述FLASH存储器写保护处理方法，其特征在于，所述将CPU通过CPLD可编程逻辑器与FLASH存储器连接的步骤包括：
将CPU通过CPLD可编程逻辑器与FLASH存储器连接；
并将CPU访问FLASH存储器的地址线和写信号全部接入CPLD可编程逻辑器可编程逻辑中。
3.根据权利要求1所述FLASH存储器写保护处理方法，其特征在于，所述将CPU通过CPLD可编程逻辑器与FLASH存储器连接的步骤还包括：
在CPU与FLASH存储器之间有设置CPLD可编程逻辑器；
CPU到FLASH存储器的地址线A0～A26全部经过了CPLD可编程逻辑器，再到FLASH；
设置CPLD可读取A0～A26地址线的高低电平值。
4.根据权利要求1所述FLASH存储器写保护处理方法，其特征在于，所述将CPU通过CPLD可编程逻辑器与FLASH存储器连接的步骤还包括：
将CPU到FLASH的片选/CS线，通过CPLD可编程逻辑器，与FLASH存储器连接；设置片选/CS是低电平有效，用于表示CPU正要发起对FLASH的访问，把片选/CS拉低。
5.根据权利要求1所述FLASH存储器写保护处理方法，其特征在于，所述设置FLASH存储器的写保护信号/WP默认为低电平，FLASH存储器默认是被写保护的，/WP可被CPLD可编程逻辑器控制高低电平的步骤包括：
CPLD可编程逻辑器单独设置一根信号，直接控制FLASH存储器的/WP写保护信号；
/WP为低电平有效，CPLD默认将/WP拉低，对FLASH进行写保护。
6.根据权利要求1所述FLASH存储器写保护处理方法，其特征在于，还包括步骤：
通过工具烧录升级或者软件，对CPLD可编程逻辑器内单独生成的程序进行在线升级。
7.一种FLASH存储器写保护处理装置，其特征在于，所述装置包括：
CPU，CPLD可编程逻辑器，以及FLASH存储器；所述CPU通过CPLD可编程逻辑器与FLASH存储器连接；
设置将CPU到FLASH的地址线A0～A26通过CPLD可编程逻辑器，连接到FLASH存储器；CPLD可读取A0～A26地址线的高低电平值；
设置将CPU到FLASH的片选/CS，经过CPLD可编程逻辑器连接到FLASH存储器；并设置片选/CS是低电平有效，用于表示CPU正要发起对FLASH的访问，把片选/CS拉低；
设置CPU的写使能信号/WE，经过CPLD可编程逻辑器连接到FLASH存储器；设置写使能表示CPU要对FLASH进行写操作；
设置CPLD可编程逻辑器单独出一根信号，直接控制FLASH的/WP写保护信号；/WP为低电平有效，CPLD默认将/WP拉低，对FLASH进行写保护。
8.根据权利要求7所述的FLASH存储器写保护处理装置，其特征在于，
当CPU发起对FLASH存储器的访问时，CPLD可编程逻辑器判断是写操作，并且地址线A0～A26所代表的数值在FLASH存储器写保护范围之外，则将/WP信号拉高，允许当前的写操作；
如果A0～A26代表的地址在FLASH存储器写保护的范围内，则不做任何动作，只是将地址线和数据线直接信号直接传递给FLASH存储器；并提示由于FLASH存储器被/WP写保护，当前的写/擦除操作会被FLASH存储器直接返回错误，写操作失败；
如果要修改对写保护范围，则更新CPLD可编程逻辑器的程序，修改里面对A0～A26取值的判断，烧录CPLD可编程逻辑器或者软件升级CPLD可编程逻辑器程序即可完成。
9.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1至6中任一项所述FLASH存储器写保护处理方法的步骤。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至6中任一项所述FLASH存储器写保护处理方法的步骤。
CN201911256184.7A 2019-12-10 2019-12-10 Flash存储器写保护处理方法及装置、计算机设备、介质 Active CN111104064B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911256184.7A CN111104064B (zh) 2019-12-10 2019-12-10 Flash存储器写保护处理方法及装置、计算机设备、介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911256184.7A CN111104064B (zh) 2019-12-10 2019-12-10 Flash存储器写保护处理方法及装置、计算机设备、介质

Publications (2)

Publication Number Publication Date
CN111104064A true CN111104064A (zh) 2020-05-05
CN111104064B CN111104064B (zh) 2023-12-01

Family

ID=70422526

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911256184.7A Active CN111104064B (zh) 2019-12-10 2019-12-10 Flash存储器写保护处理方法及装置、计算机设备、介质

Country Status (1)

Country Link
CN (1) CN111104064B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111783173A (zh) * 2020-06-30 2020-10-16 湖南中车时代通信信号有限公司 一种铁路产品或非型闪存的保护电路和方法
CN111813432A (zh) * 2020-06-01 2020-10-23 大唐微电子技术有限公司 一种fpga配置升级方法和fpga平台
CN116204450A (zh) * 2023-04-28 2023-06-02 新华三技术有限公司 数据写入方法、处理器、器件、业务板及存储介质
CN116702233A (zh) * 2023-05-31 2023-09-05 无锡摩芯半导体有限公司 一种基于ucb的flash空间的安全访问控制方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1762025A (zh) * 2003-03-19 2006-04-19 皇家飞利浦电子股份有限公司 具有简档存储单元的通用存储器件
CN101169765A (zh) * 2007-11-28 2008-04-30 中兴通讯股份有限公司 一种处理器访问慢速存储器的控制方法
CN101178678A (zh) * 2007-12-06 2008-05-14 福建星网锐捷网络有限公司 一种flash的写操作处理方法、系统及设备
CN101178661A (zh) * 2007-12-14 2008-05-14 华为技术有限公司 Flash集成bootrom的实现方法和装置
CN101853172A (zh) * 2010-05-24 2010-10-06 中兴通讯股份有限公司 复杂可编程逻辑器件cpld动态升级装置及方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1762025A (zh) * 2003-03-19 2006-04-19 皇家飞利浦电子股份有限公司 具有简档存储单元的通用存储器件
CN101169765A (zh) * 2007-11-28 2008-04-30 中兴通讯股份有限公司 一种处理器访问慢速存储器的控制方法
CN101178678A (zh) * 2007-12-06 2008-05-14 福建星网锐捷网络有限公司 一种flash的写操作处理方法、系统及设备
CN101178661A (zh) * 2007-12-14 2008-05-14 华为技术有限公司 Flash集成bootrom的实现方法和装置
CN101853172A (zh) * 2010-05-24 2010-10-06 中兴通讯股份有限公司 复杂可编程逻辑器件cpld动态升级装置及方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111813432A (zh) * 2020-06-01 2020-10-23 大唐微电子技术有限公司 一种fpga配置升级方法和fpga平台
CN111783173A (zh) * 2020-06-30 2020-10-16 湖南中车时代通信信号有限公司 一种铁路产品或非型闪存的保护电路和方法
CN116204450A (zh) * 2023-04-28 2023-06-02 新华三技术有限公司 数据写入方法、处理器、器件、业务板及存储介质
CN116204450B (zh) * 2023-04-28 2023-08-18 新华三技术有限公司 数据写入方法、处理器、器件、业务板及存储介质
CN116702233A (zh) * 2023-05-31 2023-09-05 无锡摩芯半导体有限公司 一种基于ucb的flash空间的安全访问控制方法
CN116702233B (zh) * 2023-05-31 2024-09-13 无锡摩芯半导体有限公司 一种基于ucb的flash空间的安全访问控制方法

Also Published As

Publication number Publication date
CN111104064B (zh) 2023-12-01

Similar Documents

Publication Publication Date Title
CN111104064B (zh) Flash存储器写保护处理方法及装置、计算机设备、介质
US9152562B2 (en) Storage sub-system for a computer comprising write-once memory devices and write-many memory devices and related method
KR100280637B1 (ko) 고정된플래시롬의데이터갱신이가능한컴퓨터시스템및그제어방법
JP2646448B2 (ja) 計算装置の初期化ルーチン変更方法
CN104461859B (zh) 一种支持nvm软断点调试的仿真器和方法
CN114153779A (zh) 一种i2c通信方法、系统、设备、及存储介质
CN114446381B (zh) eMMC故障分析方法、装置、可读存储介质及电子设备
JP4180757B2 (ja) シミュレーション装置
CN110764486B (zh) 车载控制器的运行方法、装置、车载控制器及存储介质
CN101620652B (zh) 一种保护存储器数据的主板、计算机和方法
CN106485020A (zh) 带有非易失性存储器的处理器芯片仿真器
JP2002175193A (ja) プログラム書き換え装置及びプログラム書き換え方法
JPH11282712A (ja) フラッシュメモリエミュレーション装置及びそれを用いたデバッグシステム
JPH06162786A (ja) フラッシュメモリを用いた情報処理装置
US7596717B2 (en) Microcomputer and debugging method
JPH11184724A (ja) インサーキットエミュレータ及び半導体集積回路
CN118093440B (zh) 一种基于串口的QSPI Flash程序固化系统及其方法
CN118034614B (zh) 一种fpga片上非易失性存储器的读写方法及装置
CN117215619B (zh) 应用程序的在线升级方法、芯片及智能设备
JP2000259448A (ja) プログラムデバッグ装置
CN118069419A (zh) 一种Flash掉电保护方法、装置、设备以及存储介质
JP2001147863A (ja) フラッシュメモリ書き替え装置
JPH09305394A (ja) 電子機器
CN112685802A (zh) Flash芯片读取控制方法、装置、存储介质
JPH08147186A (ja) フラッシュメモリ内蔵マイクロコンピュータ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant