CN111092079A - 集成电路 - Google Patents

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CN111092079A
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陈重辉
詹豪傑
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L27/11803—Masterslice integrated circuits using field effect technology
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    • H01L2027/11809—Microarchitecture
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Abstract

一种集成电路包括在第一方向上延伸的两个平行主动区域、n型拾取区(pick‑up region)及p型拾取区。两个平行主动区域包括位于n型井中的p型主动区域及位于p型井中的n型主动区域。n型拾取区位于n型井中且配置以具有第一电源电压。p型拾取区位于p型井中且配置以具有第二电源电压，其中第二电源电压比第一电源电压低。n型拾取区与p型拾取区沿着不同于第一方向的方向相互分开。

Description

集成电路
技术领域
本揭露是关于一种集成电路。
背景技术
使用包括数字晶胞及模拟晶胞的各种晶胞设计一些集成电路(integratedcircuit；IC)，且基于各种晶胞制造一些IC。随着集成电路中的晶体管在实体大小上变得更小且更密集地置放，需要对闩锁(latchup)给予更多的设计考虑。闩锁引起不良的短路。一些集成电路使用分接头晶胞(tap cell)将n型井耦接至第一电源电压VDD，且将p型井或p型基板耦接至第二电源电压VSS。具有与电力轨之间的标准晶胞相同的高度的分接头晶胞占据布局设计中的有价值区域。
发明内容
本揭露的一个态样是关于一种集成电路。一种集成电路包括在第一方向上延伸的两个平行主动区域、n型拾取区及p型拾取区。两个平行主动区域包括位于n型井中的p型主动区域及位于p型井中的n型主动区域。n型拾取区位于n型井中且配置以具有第一电源电压。p型拾取区位于p型井中且配置以具有第二电源电压，其中第二电源电压比第一电源电压低。n型拾取区与p型拾取区沿着不同于第一方向的方向相互分开。
附图说明
当通过附图阅读时，自以下详细描述，最佳地理解本揭露内容的态样。注意，根据行业中的标准实务，各种特征未按比例绘制。事实上，为了论述的清晰起见，可任意地增大或减小各种特征的尺寸。
图1A为根据一些实施例的具有堆迭的拾取区的一晶胞的示意图；
图1B为根据一些实施例的沿着图1A中的切面S-S'的晶胞的横截面；
图2为根据一些实施例的具有堆迭的拾取区及鳍式晶体管的一晶胞的示意图；
图3A为根据一些实施例的在n型井中具有一个堆迭的拾取区的一晶胞的示意图；
图3B为根据一些实施例的沿着图3A中的切面S-S'的晶胞的横截面；
图4A为根据一些实施例的在p型井中具有一个堆迭的拾取区的一晶胞的示意图；
图4B为根据一些实施例的沿着图4A中的切面S-S'的晶胞的横截面；
图5为根据一些实施例的具有作为拾取区的护环的一晶胞的示意图；
图6为根据一些实施例的具有分开两个平行主动区域的堆迭的拾取区的一晶胞的一部分的示意图；
图7为根据一些实施例的一电子设计自动化(electronic design automation；EDA)系统的方块图；
图8为根据一些实施例的一集成电路(integrated circuit；IC)制造系统及与其相关联的一IC制造流程的方块图。
【符号说明】
20 p型基板
100 晶胞
132 电力轨
134 电力轨
141n 栅极条带
141p 栅极条带
143n 栅极条带
143p 栅极条带
145n 栅极条带
145p 栅极条带
147n 栅极条带
147p 栅极条带
150n n型主动区域
150p p型主动区域
155n n型拾取区
155p p型拾取区
158n n型井
158p p型井
159 井边界
162n 传导性区段
162p 传导性区段
164n 传导性区段
164p 传导性区段
166n 传导性区段
166p 传导性区段
171n 栅极条带
171p 栅极条带
173n 栅极条带
173p 栅极条带
175n 栅极条带
175p 栅极条带
177n 栅极条带
177p 栅极条带
182n 传导性区段
182p 传导性区段
184n 传导性区段
184p 传导性区段
186n 传导性区段
186p 传导性区段
190 电路
192 晶胞边界
194 晶胞边界
200 晶胞
232 电力轨
234 电力轨
241n 栅极条带
241p 栅极条带
243n 栅极条带
243p 栅极条带
245n 栅极条带
245p 栅极条带
247n 栅极条带
247p 栅极条带
250n n型主动区域
250p p型主动区域
252n n型鳍结构
252p p型鳍结构
255n n型拾取区
255p p型拾取区
256n n型鳍结构
256p p型鳍结构
258n n型井
258p p型井
259 井边界
262n 传导性区段
262p 传导性区段
264n 传导性区段
264p 传导性区段
266n 传导性区段
266p 传导性区段
271n 栅极条带
271p 栅极条带
273n 栅极条带
273p 栅极条带
275n 栅极条带
275p 栅极条带
277n 栅极条带
277p 栅极条带
282n 传导性区段
282p 传导性区段
284n 传导性区段
284p 传导性区段
286n 传导性区段
286p 传导性区段
290 电路
292 晶胞边界
294 晶胞边界
300 晶胞
332 电力轨
334 电力轨
341n 栅极条带
341p 栅极条带
343n 栅极条带
343p 栅极条带
345n 栅极条带
345p 栅极条带
347n 栅极条带
347p 栅极条带
350n n型主动区域
350p p型主动区域
355n n型拾取区
358n n型井
358p p型井
359 井边界
362n 传导性区段
362p 传导性区段
364n 传导性区段
364p 传导性区段
366n 传导性区段
366p 传导性区段
371n 栅极条带
373n 栅极条带
375n 栅极条带
377n 栅极条带
382n 传导性区段
384n 传导性区段
386n 传导性区段
390 电路
392 晶胞边界
394 晶胞边界
400 晶胞
432 电力轨
434 电力轨
441n 栅极条带
441p 栅极条带
443n 栅极条带
443p 栅极条带
445n 栅极条带
445p 栅极条带
447n 栅极条带
447p 栅极条带
450n n型主动区域
450p p型主动区域
455p p型拾取区
458n n型井
458p p型井
459 井边界
462n 传导性区段
462p 传导性区段
464n 传导性区段
464p 传导性区段
466n 传导性区段
466p 传导性区段
471p 栅极条带
473p 栅极条带
475p 栅极条带
477p 栅极条带
482p 传导性区段
484p 传导性区段
486p 传导性区段
490 电路
492 晶胞边界
494 晶胞边界
500 晶胞
532 电力轨
534 电力轨
541n 栅极条带
541p 栅极条带
543n 栅极条带
543p 栅极条带
545n 栅极条带
545p 栅极条带
547n 栅极条带
547p 栅极条带
550n n型主动区域
550p p型主动区域
555n n型拾取区
555p p型拾取区
558n n型井
558p p型井
559 井边界
562n 传导性区段
562p 传导性区段
564n 传导性区段
564p 传导性区段
566n 传导性区段
566p 传导性区段
571n 栅极条带
571p 栅极条带
572n 栅极条带
572p 栅极条带
573n 栅极条带
573p 栅极条带
574n 栅极条带
574p 栅极条带
575n 栅极条带
575p 栅极条带
576n 栅极条带
576p 栅极条带
577n 栅极条带
577p 栅极条带
578n 栅极条带
578p 栅极条带
582n 传导性区段
582p 传导性区段
583n 传导性区段
583p 传导性区段
584n 传导性区段
584p 传导性区段
585n 传导性区段
585p 传导性区段
586n 传导性区段
586p 传导性区段
587n 传导性区段
587p 传导性区段
590 电路
592 晶胞边界
594 晶胞边界
600 晶胞
641n 栅极条带
641p 栅极条带
643n 栅极条带
643p 栅极条带
645n 栅极条带
645p 栅极条带
647n 栅极条带
647p 栅极条带
650n n型主动区域
650p p型主动区域
655p p型拾取区
658n n型井
658p p型井
659 井边界
662n 传导性区段
662p 传导性区段
664n 传导性区段
664p 传导性区段
666n 传导性区段
666p 传导性区段
671n 栅极条带
671p 栅极条带
673n 栅极条带
673p 栅极条带
675n 栅极条带
675p 栅极条带
677n 栅极条带
677p 栅极条带
682n 传导性区段
682p 传导性区段
684n 传导性区段
684p 传导性区段
686n 传导性区段
686p 传导性区段
690 电路
692 晶胞边界
694 晶胞边界
700 电子设计自动化(EDA)系统
702 硬件处理器
704 非暂时性计算机可读储存媒体
706 计算机程序码/指令
707 程序库
708 总线
710 I/O接口
712 网络接口
714 网络
742 使用者界面(UI)
800 集成电路(IC)制造系统
820 设计室
822 IC设计布局图
830 罩幕室
832 数据准备
844 罩幕制造
845 罩幕
850 IC制造商/制造厂(“晶圆厂”)
852 晶圆制造
853 半导体晶圆
860 IC装置
VDD 第一电源电压
VSS 第二电源电压
VIA1 通孔连接
VIA2 通孔连接
具体实施方式
以下揭露内容提供许多不同实施例或实例，用于实施提供的标的的不同特征。以下描述元件、材料、值、步骤、操作、材料、布置或类似者的具体实例，以简化本揭露内容。当然，此等仅为实例，且并不意欲为限制性。预料到其他元件、值、操作、材料、布置或类似者。举例而言，在接下来的描述中，第一特征在第二特征上方或上的形成可包括第一与第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一与第二特征之间使得第一与第二特征可不直接接触的实施例。此外，在各种实例中，本揭露内容可重复参考数字及/或字母。此重复是为了简单且清晰的目的，且自身并不规定论述的各种实施例及/或组态之间的关系。
另外，为了易于描述，诸如“在……的下(beneath)”、“在……下方(below)”、“下部(lower)”、“在……上方(above)”及“上部(upper)”及类似者的空间相对术语可在本文中用以描述如在图中图示的一个组件或特征与另一组件或特征的关系。除了图中描绘的定向之外，空间相对术语意欲亦涵盖在使用或操作中的装置的不同定向。可将设备以其他方式定向(旋转90度或以其他定向)，且同样地可将本文中使用的空间相对描述词相应地作出解释。
在集成电路的一些布局中，具有类似高度的晶胞定位于两个垂直分开的电力轨之间。在一布局的平面图中的Y方向上量测晶胞高度。在一些实施例中，电力轨中的一者将第一电源电压VDD提供至晶胞，且电力轨中的另一者将第二电源电压VSS提供至晶胞。另外，水平相邻于标准晶胞的分接头晶胞位于标准晶胞(其在两个垂直分开的电力轨之间)的侧面处，以将标准晶胞中的n型井耦接至第一电源电压VDD，且将标准晶胞中的p型井耦接至第二电源电压VSS。然而，在一些集成电路中，布局亦包括具有为最小晶胞高度的倍数的可变高度的晶胞。举例而言，具有模拟电路的一些晶胞具有为最小晶胞高度的两倍的高度，且一些模拟晶胞具有为最小晶胞高度的三倍的高度。在具有大于最小晶胞高度的晶胞高度的一些晶胞中，存在增大RC延迟的浪费的区域及增加的金属连接。在一些布局设计中，有利地，将一或多个拾取区直接定位于具有比最小晶胞高度高的高度的晶胞中。拾取区为一区域用以电性连接一特定的掺杂型井至一电压源。于一些实施例中，n型拾取区用以将晶胞中的n型井电性耦接至第一电源电压VDD，p型拾取区将晶胞中的p型井耦接至第二电源电压VSS。用于n型井的拾取区的n型掺杂浓度会大于n型井的n型掺杂浓度。用于p型井的拾取区的p型掺杂浓度会大于p型井的p型掺杂浓度。于一些实施例中，拾取区为透过离子植入的方式制作于晶胞中以避免闩锁引起不良的短路。
图1A为根据一些实施例的具有堆迭的拾取区的一晶胞100的示意图。在图1A中，晶胞100在于X方向上延伸的两个平行电力轨(例如，132及134)之间，且由在垂直于X方向的Y方向上延伸的两个平行晶胞边界(例如，192及194)所定义。电力轨132配置以具有第一电源电压VDD，且电力轨134配置以具有第二电源电压VSS。在一些实施例中，电力轨132上的第一电源电压VDD比电力轨134上的第二电源电压VSS高。晶胞100包括在X方向上延伸的p型主动区域150p，及n型主动区域150n。p型主动区域150p处于n型井158n中(可见于图1B中)，且n型主动区域150n处于p型井158p中(可见于图1B中)。n型井158n与p型井158p由井边界159分开。n型井158n占据由晶胞边界192、井边界159、晶胞边界194及电力轨132所定义的全部区域。p型井158p占据由晶胞边界192、井边界159、晶胞边界194及电力轨134所定义的全部区域。在一些实施例中，井中的一或两者(亦即，n型井158n及/或p型井158p)越过晶胞边界192或194中的至少一者，且占据自晶胞边界的一侧延伸至晶胞边界的另一侧的一区域。在一些实施例中，n型井158n自电力轨132的一侧延伸至电力轨132的另一侧。在一些实施例中，p型井158p自电力轨134的一侧延伸至电力轨134的另一侧。
晶胞100包括在n型井158n中的n型拾取区155n及在p型井158p中的p型拾取区155p。n型拾取区155n与p型拾取区155p在Y方向上相互分开。n型拾取区155n配置以将n型井158n耦接至第一电源电压VDD。p型拾取区155p配置以将p型井158p耦接至第二电源电压VSS。在一些实施例中，n型拾取区及/或p型拾取区呈在X方向上延伸的几何形状。举例而言，在一些实施例中，n型拾取区及p型拾取区中的每一者具有在X方向上延伸的一宽度，且具有在Y方向上延伸的高度，高度小于宽度的25％。
在一些实施例中，晶胞100包括在Y方向上且在n型拾取区155n上延伸的一或多个传导性区段(例如，182n、184n及186n)。晶胞100包括在Y方向上且在p型拾取区155p上延伸的一或多个传导性区段(例如，182p、184p及186p)。在一些实施例中，在n型拾取区155n上的传导性区段(例如，182n、184n及186n)将n型拾取区155n电性连接至电力轨132，且在p型拾取区155p上的传导性区段(例如，182p、184p及186p)将p型拾取区155p电性连接至电力轨134。
在一些实施例中，在n型拾取区155n上的传导性区段(例如，182n、184n及186n)中的每一者形成与n型拾取区155n的传导性触点，且在p型拾取区155p上的传导性区段(例如，182p、184p及186p)中的每一者形成与p型拾取区155p的传导性触点。在一些实施例中，在n型拾取区155n上的传导性区段(例如，182n、184n及186n)中的每一者经由一或多个通孔连接VIA1电性连接至电力轨132，且在p型拾取区155p上的传导性区段(例如，182p、184p及186p)中的每一者经由一或多个通孔连接VIA2电性连接至电力轨134。
在一些实施例中，晶胞100包括在Y方向上延伸且与n型拾取区155n相交的栅极条带(例如，171n、173n、175n及177n)。在一些实施例中，晶胞100包括在Y方向上延伸且与p型拾取区155p相交的栅极条带(例如，171p、173p、175p及177p)。在一些实施例中，在n型拾取区155n上或在p型拾取区155p上的栅极条带中的一或多者为虚设栅极。在一些实施例中，在n型拾取区155n上的栅极条带中的一或多者为晶体管的主动栅极，且在一些实施例中，在p型拾取区155p上的栅极条带中的一或多者为晶体管的主动栅极。在图1A中，与n型拾取区155n相交的栅极条带(例如，171n、173n、175n及177n)浮接，而不连接至电力轨(例如，132)；与p型拾取区155p相交的栅极条带(例如，171p、173p、175p及177p)浮接，而不连接至电力轨(例如，134)。在一些替代性实施例中，与n型拾取区155n相交的栅极条带(例如，171n、173n、175n及177n)中的一或多者电性连接至电力轨132。在一些实施例中，与p型拾取区155p相交的栅极条带(例如，171p、173p、175p及177p)中的一或多者电性连接至电力轨134。
在图1A中，晶胞100包括电路190，其具有在p型主动区域150p中的晶体管，及在n型主动区域150n中的晶体管。在一些实施例中，晶胞100是基于电路290建构的模拟晶胞。模拟晶胞包括至少一个输出信号，其具有为模拟晶胞的输入信号的模拟值的连续函数的模拟值。相比的下，数字晶胞的每一输出信号的值通常为一或多个数字化的输入信号的数字值的离散函数。p型主动区域150p中的晶体管具有在与p型主动区域150p相交的栅极条带(例如，141p、143p、145p及147p)下形成的通道区域，且在一些实施例中，栅极条带141p及147p是虚设栅极。n型主动区域150n中的晶体管具有在与n型主动区域150n相交的栅极条带(例如，141n、143n、145n及147n)下形成的通道区域，且在一些实施例中，栅极条带141n及147n是虚设栅极。p型主动区域150p中的晶体管中的每一者具有一源极或一漏极，其电性连接至与p型主动区域150p相交的传导性区段(例如，162p、164p及166p)中的一者，且n型主动区域150n中的晶体管中的每一者具有一源极或一漏极，其电性连接至与n型主动区域150n相交的传导性区段(例如，162n、164n及166n)中的一者。在电路190中，p型主动区域150p中的晶体管及n型主动区域150n中的晶体管通过在一或多个导引金属层中的电性连接而连接至各种电子元件。在一些实施例中，一或多个导引金属层在覆盖与p型主动区域150p或n型主动区域150n相交的栅极条带及传导性区段的层间介电层上方。
图1B为根据一些实施例的沿着图1A中的切面S-S'的晶胞100的横截面。在图1B中，n型井158n位于p型基板20中，p型井158p由p型基板20的一部分提供。在一些实施例中，如在图1B所展示，在切面S-S'附近的区中的p型主动区域150p及n型主动区域150n对应地由p+扩散及n+扩散提供。在一些实施例中，在切面S-S'附近的区中的用于上部电力拾取的n型拾取区155n及用于下部电力拾取的p型拾取区155p对应的由n+扩散及p+扩散提供。n型拾取区155n中的n型载体密度比n型井158n中的n型载体密度高，且p型拾取区155p中的p型载体密度比p型井158p中的p型载体密度高。如在图1A及图1B中展示的井边界159将n型井158n与p型井158p分开。
在图1B中，传导性区段166p及166n对应地在p型主动区域150p及n型主动区域150n上；传导性区段186n及186p对应地在n型拾取区155n及p型拾取区155p上。n型拾取区155n经由通孔连接VIA1电性连接至电力轨132，且p型拾取区155p经由通孔连接VIA2电性连接至电力轨134。在操作中，当将电力轨132保持于第一电源电压VDD下且将电力轨134保持于第二电源电压VSS下时，n型拾取区155n及p型拾取区155p对应地保持在第一电源电压VDD及第二电源电压VSS下。因此，包围p型主动区域150p的n型井158n维持在第一电源电压VDD下，且包围n型主动区域150n的p型井158p维持在第二电源电压VSS下。在正常操作期间，因为在p型主动区域150p中的电压比n型井158n处的第一电源电压VDD低，所以泄漏电流将不会由p型主动区域150p与n型井158n之间的正向偏压的pn接面引起，且防止涉及p型主动区域150p的闩锁。在正常操作期间，因为在n型主动区域150n中的电压比p型井158p处的第二电源电压VSS高，所以泄漏电流将不会由n型主动区域150n与p型井158p之间的正向偏压的pn接面引起，且防止涉及n型主动区域150n的闩锁。
图2为根据一些实施例的具有堆迭的拾取区及鳍式晶体管的一晶胞200的示意图。在图2中，晶胞200在于X方向上延伸的两个平行电力轨(例如，232及234)之间，且由在Y方向上延伸的两个平行晶胞边界(例如，292及294)所定义。电力轨232配置以具有第一电源电压VDD，且电力轨234配置以具有第二电源电压VSS。电力轨232上的第一电源电压VDD比电力轨234上的第二电源电压VSS高。晶胞200包括在X方向上延伸的p型主动区域250p及n型主动区域250n。p型主动区域250p处于n型井258n中，且n型主动区域250n处于p型井258p中。n型井258n与p型井258p由井边界259分开。n型井258n至少占据由晶胞边界292、井边界259、晶胞边界294及电力轨232所定义的区域。p型井258p至少占据由晶胞边界292、井边界259、晶胞边界294及电力轨234所定义的区域。
晶胞200包括在n型井258n中的n型拾取区255n及在p型井258p中的p型拾取区255p。n型拾取区255n配置以将n型井258n耦接至第一电源电压VDD。p型拾取区255p配置以将p型井258p耦接至第二电源电压VSS。
在图2中，晶胞200包括在n型拾取区255n上的一或多个传导性区段(例如，282n、284n及286n)，且在一些实施例中，晶胞200包括在p型拾取区255p上的一或多个传导性区段(例如，282p、284p及286p)。在一些实施例中，一或多个n型鳍结构256n形成于n型拾取区255n中，且在一些实施例中，一或多个p型鳍结构256p形成于p型拾取区255p中。在一些实施例中，在n型拾取区155n上的一或多个传导性区段(例如，282n、284n及286n)经由一或多个n型鳍结构256n电性连接至n型拾取区255n，且在一些实施例中，在p型拾取区255p上的一或多个传导性区段(例如，282p、284p及286p)经由一或多个p型鳍结构256p电性连接至p型拾取区255p。在一些实施例中，在n型拾取区255n上的一或多个传导性区段(例如，282n、284n及286n)经由一或多个通孔连接VIA1电性连接至电力轨232，且在一些实施例中，且在p型拾取区255p上的一或多个传导性区段(例如，282p、284p及286p)经由一或多个通孔连接VIA2电性连接至电力轨234。
在一些实施例中，晶胞200包括在Y方向上延伸且与n型拾取区255n相交的栅极条带(例如，271n、273n、275n及277n)。在一些实施例中，晶胞200包括在Y方向上延伸且与p型拾取区255p相交的栅极条带(例如，271p、273p、275p及277p)。在一些实施例中，在n型拾取区255n上或在p型拾取区255p上的栅极条带中的一或多者为虚设栅极。在一些实施例中，在n型拾取区255n上的栅极条带中的一或多者为晶体管的主动栅极，且在一些实施例中，在p型拾取区255p上的栅极条带中的一或多者为晶体管的主动栅极。在图2中，与n型拾取区255n相交的栅极条带(例如，271n、273n、275n及277n)浮接，而不连接至电力轨(例如，232)，且在一些实施例中，与p型拾取区255p相交的栅极条带(例如，271p、273p、275p及277p)浮接，而不连接至电力轨(例如，234)。在一些替代性实施例中，与n型拾取区255n相交的栅极条带(例如，271n、273n、275n及277n)中的一或多者电性连接至电力轨232。在一些实施例中，与p型拾取区255p相交的栅极条带(例如，271p、273p、275p及277p)中的一或多者电性连接至电力轨234。
在图2中，晶胞200包括在X方向上延伸的p型主动区域250p，及在Y方向上延伸的n型主动区域250n。在一些实施例中，一或多个p型鳍结构252p形成于p型主动区域250p中，且在一些实施例中，一或多个n型鳍结构252n形成于n型主动区域250n中。在一些实施例中，p型主动区域250p中的p型鳍结构252p的数目等于n型主动区域250n中的n型鳍结构252n的数目。举例而言，两个p型鳍结构252p在p型主动区域250p中，且两个n型鳍结构252n在n型主动区域250n中。在一些实施例中，p型主动区域250p中的p型鳍结构252p的数目与n型主动区域250n中的n型鳍结构252n的数目不同。举例而言，如在图2中所展示，两个p型鳍结构252p在p型主动区域250p中，但是有三个n型鳍结构252n在n型主动区域250n中。
在图2中，晶胞200包括电路290，其具有在p型主动区域250p中的鳍式晶体管及在n型主动区域250n中的鳍式晶体管。在一些实施例中，晶胞200是基于电路290建构的一模拟晶胞。在一些实施例中，p型主动区域250p中的鳍式晶体管具有在与p型鳍结构252p相交的栅极条带(例如，241p、243p、245p及247p)下形成的通道区域，且在一些实施例中，栅极条带241p及247p是虚设栅极。在一些实施例中，n型主动区域250n中的鳍式晶体管具有在与n型鳍结构252n相交的栅极条带(例如，241n、243n、245n及247n)下形成的通道区域，且在一些实施例中，栅极条带241n及247n是虚设栅极。在一些实施例中，p型主动区域250p中的鳍式晶体管中的每一者具有一源极或一漏极，其电性连接至与p型鳍结构252p相交的传导性区段(例如，262p、264p及266p)中的一者，且n型主动区域250n中的鳍式晶体管中的每一者具有一源极或一漏极，其电性连接至与n型鳍结构252n相交的传导性区段(例如，262n、264n及266n)中的一者。在电路290中，p型主动区域250p中的鳍式晶体管及n型主动区域250n中的鳍式晶体管通过在一或多个导引金属层中的电性连接而连接至各种电子元件。
图3A为根据一些实施例的在n型井中具有一个堆迭的拾取区的晶胞300的示意图。在图3A中，晶胞300在于X方向上延伸的两个平行电力轨(例如，332及334)之间，且由在Y方向上延伸的两个平行晶胞边界(例如，392及394)所定义。电力轨332配置以具有第一电源电压VDD，且电力轨334配置以具有第二电源电压VSS。电力轨332上的第一电源电压VDD比电力轨334上的第二电源电压VSS高。晶胞300包括在X方向上延伸的p型主动区域350p，及n型主动区域350n。p型主动区域350p处于n型井358n中，且n型主动区域350n处于p型井358p中。n型井358n与p型井358p由井边界359分开。n型井358n至少占据由晶胞边界392、井边界359、晶胞边界394及电力轨332所定义的区域。p型井358p至少占据由晶胞边界392、井边界359、晶胞边界394及电力轨334所定义的区域。
晶胞300包括在n型井358n中的n型拾取区355n，其配置以将n型井358n耦接至第一电源电压VDD。在一些实施例中，晶胞300包括在Y方向上且在n型拾取区355n上延伸的一或多个传导性区段(例如，382n、384n及386n)。在n型拾取区355n上的传导性区段(例如，382n、384n及386n)中的一或多者经由一或多个通孔连接VIA1将n型拾取区355n电性连接至电力轨332。在图3A中，与n型拾取区355n相交的栅极条带(例如，371n、373n、375n及377n)中的一或多者是浮动的，而不连接至电力轨(例如，332)。在一些替代实施例中，晶胞300包括与n型拾取区355n相交的栅极条带(例如，371n、373n、375n及377n)。
在图3A中，晶胞300包括电路390，其具有在p型主动区域350p中的晶体管，及在n型主动区域350n中的晶体管。在一些实施例中，晶胞300是基于电路390建构的模拟晶胞。在一些实施例中，p型主动区域350p中的晶体管具有在与p型主动区域350p相交的栅极条带(例如，341p、343p、345p及347p)下形成的通道区域，且在一些实施例中，栅极条带341p及347p是虚设栅极。在一些实施例中，n型主动区域350n中的晶体管具有在与n型主动区域350n相交的栅极条带(例如，341n、343n、345n及347n)下形成的通道区域，且在一些实施例中，栅极条带341n及347n是虚设栅极。在一些实施例中，p型主动区域350p中的晶体管中的每一者具有一源极或一漏极，其电性连接至与p型主动区域350p相交的传导性区段(例如，362p、364p及366p)中的一者，且n型主动区域350n中的晶体管中的每一者具有一源极或一漏极，其电性连接至与n型主动区域350n相交的传导性区段(例如，362n、364n及366n)中的一者。在电路390中，p型主动区域350p中的晶体管及n型主动区域350n中的晶体管通过在一或多个导引金属层中的电性连接而连接至各种电子元件，一或多个导引金属层上覆与p型主动区域350p相交的传导性区段(例如，362p、364p及366p)及与n型主动区域350n相交的传导性区段(例如，362n、364n及366n)两者。
图3B为根据一些实施例的沿着图3A中的切面S-S'的晶胞300的横截面。在图3B中，n型井358n位于p型基板20中，p型井358p由p型基板20的一部分提供。在图3B中，在切面S-S'附近的区中的p型主动区域350p及n型主动区域350n对应地由p+扩散及n+扩散提供。用于上部电力拾取的n型拾取区355n由n+扩散提供。n型拾取区355n中的n型载体密度比n型井358n中的n型载体密度高。井边界359将n型井358n与p型井358p分开。在图3B中，n型拾取区355n经由通孔连接VIA1电性连接至电力轨332。在操作中，因为n型拾取区355n经维持在由电力轨332提供的第一电源电压VDD下，所以包围p型主动区域350p的n型井358n经维持在第一电源电压VDD下。在正常操作期间，因为在p型主动区域350p中的电压比n型井358n处的第一电源电压VDD低，所以泄漏电流将不会由p型主动区域350p与n型井358n之间的正向偏压的pn接面引起，且防止涉及p型主动区域350p的闩锁。
图4A为根据一些实施例的在p型井中具有一个堆迭的拾取区的晶胞400的示意图。在图4A中，晶胞400在于X方向上延伸的两个平行电力轨(例如，432及434)之间，且由在Y方向上延伸的两个平行晶胞边界(例如，492及494)所定义。电力轨432配置以具有第一电源电压VDD，且电力轨434配置以具有第二电源电压VSS。电力轨432上的第一电源电压VDD比电力轨434上的第二电源电压VSS高。晶胞400包括在X方向上延伸的p型主动区域450p及n型主动区域450n。p型主动区域450p处于n型井458n中，且n型主动区域450n处于p型井458p中。n型井458n与p型井458p由井边界459分开。n型井458n至少占据由晶胞边界492、井边界459、晶胞边界494及电力轨432所定义的区域。p型井458p至少占据由晶胞边界492、井边界459、晶胞边界494及电力轨434所定义的区域。
晶胞400包括在p型井458p中的p型拾取区455p，其配置以将p型井458p耦接至第二电源电压VSS。晶胞400包括在Y方向上且在p型拾取区455p上延伸的一或多个传导性区段(例如，482p、484p及486p)。在p型拾取区455p上的传导性区段(例如，482p、484p及486p6n)中的一或多者经由一或多个通孔连接VIA2将p型拾取区455p与电力轨434电性连接。晶胞400包括与p型拾取区455p相交的栅极条带(例如，471p、473p、475p及477p)。与p型拾取区455p相交的栅极条带(例如，471p、473p、475p及477p)中的一或多者是浮动的，而不连接至电力轨(例如，434)。在一些替代性实施例中，与p型拾取区455p相交的栅极条带(例如，471p、473p、475p及477p)中的一或多者电性连接至电力轨434。
在图4A中，晶胞400包括电路490，其具有在p型主动区域450p中的晶体管，及在n型主动区域450n中的晶体管。在一些实施例中，晶胞400是基于电路490建构的模拟晶胞。在一些实施例中，p型主动区域450p中的晶体管具有在与p型主动区域450p相交的栅极条带(例如，441p、443p、445p及447p)下形成的通道区域，且在一些实施例中，栅极条带441p及447p是虚设栅极。在一些实施例中，n型主动区域450n中的晶体管具有在与n型主动区域450n相交的栅极条带(例如，441n、443n、445n及447n)下形成的通道区域，且在一些实施例中，栅极条带441n及447n是虚设栅极。在一些实施例中，p型主动区域450p中的晶体管中的每一者具有一源极或一漏极，其电性连接至与p型主动区域450p相交的传导性区段(例如，462p、464p及466p)中的一者，且n型主动区域450n中的晶体管中的每一者具有一源极或一漏极，其电性连接至与n型主动区域450n相交的传导性区段(例如，462n、464n及466n)中的一者。在电路490中，p型主动区域450p中的晶体管及n型主动区域450n中的晶体管通过在一或多个导引金属层中的电性连接而连接至各种电子元件，一或多个导引金属层上覆与p型主动区域450p相交的传导性区段(例如，462p、464p及466p)及与n型主动区域450n相交的传导性区段(例如，462n、464n及466n)两者。
图4B为根据一些实施例的沿着图4A中的切面S-S'的晶胞400的横截面。在图4B中，n型井458n位于p型基板20中，p型井458p由p型基板20的一部分提供。在切面S-S'附近的区中的p型主动区域450p及n型主动区域450n对应地由p+扩散及n+扩散提供。用于下部电力拾取的p型拾取区455p由p+扩散提供。p型拾取区455p中的p型载体密度比p型井458p中的p型载体密度高。井边界459将n型井458n与p型井458p分开。在图4B中，p型拾取区455p经由通孔连接VIA2电性连接至电力轨434。在操作中，因为p型拾取区455p经维持在由电力轨434提供的第二电源电压VSS下，所以包围n型主动区域450n的p型井458p经维持在第二电源电压VSS下。在正常操作期间，因为在n型主动区域450n中的电压比p型井458p处的第二电源电压VSS高，所以泄漏电流将不会由n型主动区域450n与p型井458p之间的正向偏压的pn接面引起，且防止涉及n型主动区域450n的闩锁。
图5为根据一些实施例的具有作为拾取区的护环的晶胞500的示意图。在图5中，晶胞500在于X方向上延伸的两个平行电力轨(例如，532及534)之间，且由在Y方向上延伸的两个平行晶胞边界(例如，592及594)所定义。电力轨532配置以具有第一电源电压VDD，且电力轨534配置以具有第二电源电压VSS。晶胞500包括由井边界559分开的n型井558n与p型井558p。n型井558n至少占据由晶胞边界592、井边界559、晶胞边界594及电力轨532所定义的区域。p型井558p至少占据由晶胞边界592、井边界559、晶胞边界594及电力轨534所定义的区域。
晶胞500包括在n型井558n中的护环555n及在p型井558p中的护环555p。护环555n配置以将n型井558n耦接至第一电源电压VDD，且护环555p配置以将p型井558p耦接至第二电源电压VSS。在护环555n的第一侧上的一或多个传导性区段(例如，582n、584n及586n)将护环555n电性连接至在电力轨532上的第一电源电压VDD。在护环555n的第一侧上的一或多个传导性区段(例如，582p、584n及586n)将护环555n电性连接至在电力轨534上的第一电源电压VDD。
晶胞500包括在护环555n的第二侧上的一或多个传导性区段(例如，583n、585n及587n)，且晶胞500包括在护环555p的第二侧上的一或多个传导性区段(例如，583p、585p及587p)。晶胞500包括在护环555n的第一侧上的栅极条带(例如，571n、573n、575n及577n)中的一或多者，且亦包括在护环555n的第二侧上的栅极条带(例如，572n、574n、576n及578n)中的一或多者。晶胞500包括在护环555p的第一侧上的栅极条带(例如，571p、573p、575p及577p)中的一或多者，且亦包括在护环555p的第二侧上的栅极条带(例如，572p、574p、576p及578p)中的一或多者。在护环555n的第一侧上的一或多个栅极条带(例如，571n、573n、575n及577n)保持着浮动，或电性连接至第一电源电压VDD。在护环555p的第一侧上的一或多个栅极条带(例如，571p、573p、575p及577p)保持着浮动，或电性连接至第二电源电压VSS。
在图5中，晶胞500包括在X方向上延伸的p型主动区域550p及n型主动区域550n。p型主动区域550p处于n型井558n中，且n型主动区域550n处于p型井558p中。晶胞500包括电路590，其具有在p型主动区域550p中的晶体管，及在n型主动区域550n中的晶体管。在一些实施例中，晶胞500是基于电路590建构的模拟晶胞。在一些实施例中，p型主动区域550p中的晶体管具有在与p型主动区域550p相交的栅极条带(例如，541p、543p、545p及547p)下形成的通道区域，且在一些实施例中，栅极条带541p及547p是虚设栅极。在一些实施例中，n型主动区域550n中的晶体管具有在与n型主动区域550n相交的栅极条带(例如，541n、543n、545n及547n)下形成的通道区域，且在一些实施例中，栅极条带541n及547n是虚设栅极。在一些实施例中，p型主动区域550p中的晶体管中的每一者具有一源极或一漏极，其电性连接至与p型主动区域550p相交的传导性区段(例如，562p、564p及566p)中的一者，且n型主动区域550n中的晶体管中的每一者具有一源极或一漏极，其电性连接至与n型主动区域550n相交的传导性区段(例如，562n、564n及566n)中的一者。在电路590中，p型主动区域550p中的晶体管及n型主动区域550n中的晶体管通过在一或多个导引金属层中的电性连接而连接至各种电子元件。
图6为根据一些实施例的具有分开两个平行主动区域的堆迭的拾取区的晶胞600的一部分的示意图。在图6中，晶胞600的部分包括皆在X方向上延伸的p型主动区域650p及n型主动区域650n。两个平行主动区域(例如，650p及650n)在Y方向上由n型拾取区655n及p型拾取区655p分开。p型主动区域650p处于n型井658n中，且n型主动区域650n处于p型井658p中。n型井658n与p型井658p由井边界659分开。
n型拾取区655n配置以将n型井658n耦接至第一电源电压VDD。p型拾取区655p配置以将p型井658p耦接至第二电源电压VSS。第一电源电压VDD比第二电源电压VSS高。在一些实施例中，在n型拾取区655n上的一或多个传导性区段(例如，682n、684n及686n)连接至第一电源电压VDD。在一些实施例中，在p型拾取区655p上的一或多个传导性区段(例如，682p、684p及686p)连接至第二电源电压VSS。在一些实施例中，第一电源电压VDD及第二电源电压VSS由在上覆传导性区段的第一金属层中的在X方向上延伸的电力轨提供。在一些实施例中，第一电源电压VDD及第二电源电压VSS由在上覆第一金属层及传导性区段两者的第二金属层中的在Y方向上延伸的电力轨提供。在一些实施例中，晶胞600的部分包括在n型拾取区655n上的栅极条带(例如，671n、673n、675n及677n)中的一或多者，其保持着浮动或连接至第一电源电压VDD。在一些实施例中，晶胞600的部分包括在p型拾取区655p上的栅极条带(例如，671p、673p、675p及677p)中的一或多者，其保持着浮动或连接至第二电源电压VSS。
在一些实施例中，晶胞600的部分包括配置以形成电路690的在p型主动区域650p中的晶体管及在n型主动区域650n中的晶体管。在一些实施例中，晶胞600是基于电路690建构的模拟晶胞。p型主动区域650p中的晶体管具有在与p型主动区域650p相交的栅极条带(例如，641p、643p、645p及647p)下的通道区域。n型主动区域650n中的晶体管具有在与n型主动区域650n相交的栅极条带(例如，641n、643n、645n及647n)下的通道区域。在一些实施例中，栅极条带641p及647p为虚设栅极，且在一些实施例中，栅极条带641n及647n为虚设栅极。在一些实施例中，p型主动区域650p中的晶体管中的每一者具有一源极或一漏极，其电性连接至与p型主动区域650p相交的传导性区段(例如，662p、664p及666p)中的一者，且n型主动区域650n中的晶体管中的每一者具有一源极或一漏极，其电性连接至与n型主动区域650n相交的传导性区段(例如，662n、664n及666n)中的一者。在电路690中，p型主动区域650p中的晶体管及n型主动区域650n中的晶体管通过在一或多个导引金属层中的电性连接而连接至各种电子元件。
在图1B、图3B及图4B的实施例中，n型井形成于p型基板中，且p型井为p型基板的一部分。在一些替代性实施例中，p型井形成于n型基板中，且n型井为n型基板的一部分。在再一些替代性实施例中，n型井及p型井两者皆形成于绝缘体基板中。
图7为根据一些实施例的电子设计自动化(electronic design automation；EDA)系统700的方块图。在一些实施例中，EDA系统700包括一APR系统。根据一或多个实施例，设计布局图的本文中描述的方法表示电线路径选择布置，根据一些实施例，可例如使用EDA系统700来实施。
在一些实施例中，EDA系统700为通用计算装置，其包括硬件处理器702及非暂时性计算机可读储存媒体704。储存媒体704尤其编码有(亦即，储存)计算机程序码706，亦即，可执行指令集合。由硬件处理器702进行的指令706的执行表示(至少部分)一EDA工具，其实施例如根据一或多个实施例的本文中描述的方法(下文，指出的处理程序及/或方法)的一部分或所有。
处理器702经由总线708电耦接至计算机可读储存媒体704。处理器702亦通过总线708电耦接至I/O接口710。一网络接口712亦经由总线708电连接至处理器702。网络接口712连接至网络714，使得处理器702及计算机可读储存媒体704能够经由网络714连接至外部组件。处理器702配置以执行在计算机可读储存媒体704中编码的计算机程序码706，以便使系统700适合于执行指出的处理程序及/或方法的一部分或所有。在一或多个实施例中，处理器702为中央处理单元(central processing unit；CPU)、多处理器、分散式处理系统、特殊应用集成电路(application specific integrated circuit；ASIC)及/或合适的处理单元。
在一或多个实施例中，计算机可读储存媒体704为电子、磁性、光学、电磁、红外线及/或半导体系统(或设备或装置)。举例而言，计算机可读储存媒体704包括半导体或固态记忆体、磁带、可移除式计算机磁盘、随机存取记忆体(random access memory；RAM)、只读记忆体(read-only memory；ROM)、硬盘及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体704包括紧密光盘只读记忆体(compact disk-read only memory；CD-ROM)、紧密光盘读/写(compact disk-read/write；CD-R/W)及/或数字视频盘(digitalvideo disc；DVD)。
在一或多个实施例中，储存媒体704储存配置以使系统700(其中此执行表示(至少部分)EDA工具)适合于执行指出的处理程序及/或方法的一部分或所有的计算机程序码706。在一或多个实施例中，储存媒体704亦储存有助于执行指出的处理程序及/或方法的一部分或所有的信息。在一或多个实施例中，储存媒体704储存包括如本文中揭露的此等标准晶胞的标准晶胞的程序库707。
EDA系统700包括I/O接口710。I/O接口710耦接至外部电路系统。在一或多个实施例中，I/O接口710包括键盘、小键盘、鼠标、轨迹球、轨迹垫、触控式屏幕及/或标方向键，用于将信息及命令传达给处理器702。
EDA系统700亦包括耦接至处理器702的网络接口712。网络接口712允许系统700与一或多个其他计算机系统连接至的网络714通信。网络接口712包括无线网络接口，诸如，BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如，ETHERNET、USB或IEEE-1364。在一或多个实施例中，指出的处理程序及/或方法的一部分或所有位于两个或更多个系统700中。
系统700配置以经由I/O接口710接收信息。经由I/O接口710接收的信息包括指令、数据、设计规则、标准晶胞的程序库及/或其他参数中的一或多者，用于由处理器702处理。经由总线708将信息传送至处理器702。EDA系统700配置以经由I/O接口710接收与UI有关的信息。信息储存于计算机可读储存媒体704中，作为使用者界面(user interface；UI)742。
在一些实施例中，指出的处理程序及/或方法的一部分或所有经实施为一单独软件应用程序，用于由一处理器执行。在一些实施例中，指出的处理程序及/或方法的一部分或所有经实施为是一额外软件应用程序的一部分的一软件应用程序。在一些实施例中，指出的处理程序及/或方法的一部分或所有经实施为至一软件应用程序的一外挂程序。在一些实施例中，指出的处理程序及/或方法中的至少一者经实施为是一EDA工具的一部分的一软件应用程序。在一些实施例中，指出的处理程序及/或方法的一部分或所有经实施为由EDA系统700使用的一软件应用程序。在一些实施例中，使用诸如可购自CADENCE DESIGNSYSTEMS公司的
Figure BDA0002244422460000251
或另一合适布局产生工具产生包括标准晶胞的一布局图。
在一些实施例中，处理程序经实现为储存于一非暂时性计算机可读记录媒体中的程序的函数。非暂时性计算机可读记录媒体的实例包括但不限于，外部/可移除式及/或内部/内建式储存或记忆体单元，例如，光盘(诸如，DVD)、磁盘(诸如，硬盘)、半导体记忆体(诸如，ROM、RAM)、记忆卡及类似者中的一或多者。
图8为根据一些实施例的一集成电路(IC)制造系统800及与其相关联的一IC制造流程的方块图。在一些实施例中，基于布局图，(A)一或多个半导体罩幕或(B)在半导体集成电路的一层中的至少一个元件中的至少一者是使用制造系统800制造。
在图8中，IC制造系统800包括在与制造IC装置860有关的设计、开发及制造循环及/或服务中相互互动的实体，诸如，设计室820、罩幕室830及IC制造商/制造厂(“晶圆厂”)850。系统800中的实体由通信网络连接。在一些实施例中，通信网络为单一网络。在一些实施例中，通信网络为多种不同网络，诸如，企业内部网络或网际网络。通信网络包括有线及/或无线通信通道。每一实体与其他实体中的一或多者互动，且将服务提供至其他实体中的一或多者及/或接收来自其他实体中的一或多者的服务。在一些实施例中，设计室820、罩幕室830及IC晶圆厂850中的两个或更多个由一单一较大型公司拥有。在一些实施例中，设计室820、罩幕室830及IC晶圆厂850中的两个或更多个共存于一共同设施中，且使用共同资源。
设计室(或设计团队)820产生IC设计布局图822。IC设计布局图822包括针对IC装置860设计的各种几何图案。几何图案对应于组成待制造的IC装置860的各种元件的金属、氧化物或半导体层的图案。各种层组合以形成各种IC特征。举例而言，IC设计布局图822的一部分包括待在一半导体基板(诸如，硅晶圆)中形成的各种IC特征(诸如，主动区、栅极电极、源极及漏极、层间互连的金属线或通孔及用于接合垫的开口)，及安置于半导体基板上的各种金属层。设计室820实施一恰当设计程序以形成IC设计布局图822。设计程序包括逻辑设计、实体设计或处所及路线中的一或多者。IC设计布局图822呈现于具有几何图案的信息的一或多个数据文件中。举例而言，IC设计布局图822可按一GDSII文件格式或DFII文件格式来表达。
罩幕室830包括数据准备832及罩幕制造844。罩幕室830使用IC设计布局图822制造待用于根据IC设计布局图822制造IC装置860的各种层的一或多个罩幕845。罩幕室830执行罩幕数据准备832，其中IC设计布局图822经转译成一代表性数据文件(representativedata file；“RDF”)。罩幕数据准备832将RDF提供至罩幕制造844。罩幕制造844包括一罩幕写入器。罩幕写入器将RDF转换至在诸如罩幕(光罩)845或半导体晶圆853的基板上的影像。设计布局图822由罩幕数据准备832制造以遵照罩幕写入器的特定特性及/或IC晶圆厂850的要求。在图8中，将罩幕数据准备832及罩幕制造844图示为分开的组件。在一些实施例中，罩幕数据准备832与罩幕制造844可共同地被称作罩幕数据准备。
在一些实施例中，罩幕数据准备832包括光学接近性校正(optical proximitycorrection；OPC)，其使用微影增强技术来补偿影像误差，诸如，可自绕射、干涉、其他制程效应及类似者引起的误差。OPC调整IC设计布局图822。在一些实施例中，罩幕数据准备832包括另外解析度增强技术(resolution enhancement technique；RET)，诸如，偏轴照射、子解析度辅助特征、相转移罩幕、其他合适技术及类似者或其组合。在一些实施例中，亦使用反向微影技术(inverse lithography technology；ILT)，其将OPC作为一反向成像问题来处理。
在一些实施例中，罩幕数据准备832包括一罩幕规则检查器(mask rule checker；MRC)，其通过一组遮罩建立规则检查已经历OPC中的处理程序的IC设计布局图822，遮罩建立规则含有某些几何及/或连接性限制以确保充分裕度，以考量半导体制造制程中的可变性，及类似者。在一些实施例中，MRC修改IC设计布局图822以补偿在罩幕制造844期间的限制，此可取消通过OPC执行的修改的部分以便符合罩幕建立规则。
在一些实施例中，罩幕数据准备832包括微影制程检查(lithography processchecking；LPC)，其模拟将由IC晶圆厂850实施以制造IC装置860的处理。LPC基于IC设计布局图822模拟此处理，以创造模拟的制造的装置，诸如，IC装置860。LPC模拟中的处理参数可包括与IC制造循环的各种制程相关联的参数、与用于制造IC的工具相关联的参数及或制造制程的其他态样。LPC考量各种因素，诸如，航空影像对比度、焦点深度(depth of focus；“DOF”)、罩幕误差增强因数(mask error enhancement factor；“MEEF”)、其他合适因数及类似者或其组合。在一些实施例中，在一模拟的制造的装置已通过LPC创造后，若模拟的装置在形状上并不足够靠近满足设计规则，则重复OPC及/或MRC以进一步改进IC设计布局图822。
应理解，已为了清晰起见而简化了罩幕数据准备832的以上描述。在一些实施例中，数据准备832包括诸如逻辑运算(logic operation；LOP)的额外特征以根据制造规则修改IC设计布局图822。另外，在数据准备832期间应用于IC设计布局图822的处理程序可按多种不同次序执行。
在罩幕数据准备832后且在罩幕制造844期间，基于修改的IC设计布局图822制造一罩幕845或一群罩幕845。在一些实施例中，罩幕制造844包括基于IC设计布局图822执行一或多个微影曝露。在一些实施例中，使用一电子束(e beam)或多个电子束的一机构来基于修改的IC设计布局图822在罩幕(光罩幕或光罩)845上形成一图案。罩幕845可按各种技术形成。在一些实施例中，罩幕845是使用二进位技术形成。在一些实施例中，罩幕图案包括不透明区及透明区。用以曝露已涂布于晶圆上的影像敏感性材料层(例如，光阻)的诸如紫外线(ultraviolet；UV)束的辐射束受到不透明区域阻挡，且经由透明区域透射。在一个实施例中，罩幕845的二进位罩幕型式包括透明基板(例如，熔融石英)，及涂布于二进位罩幕的不透明区中的不透明材料(例如，铬)。在另一实施例中，罩幕845是使用相转移技术形成。在罩幕845的相转移罩幕(phase shift mask；PSM)型式中，形成于相转移罩幕上的图案中的各种特征配置以具有恰当相位差以增强解析度及成像品质。在各种实例中，相转移罩幕可为衰减的PSM或交变PSM。由罩幕制造844产生的罩幕用于多种制程中。举例而言，此(等)罩幕用于离子植入制程中以形成半导体晶圆853中的各种掺杂的区，用于蚀刻制程中以形成半导体晶圆853中的各种蚀刻区，及/或用于其他合适制程中。
IC晶圆厂850包括晶圆制造852。IC晶圆厂850为IC制造企业，其包括用于多种不同IC产品的制造的一或多个制造设施。在一些实施例中，IC晶圆厂850为半导体铸造厂。举例而言，可存在用于多个IC产品的前端制造的制造设施(生产线前端(front-end-of-line；FEOL)制造)，而第二制造设施可提供用于IC产品的互连及封装的后端制造(生产线后端(back-end-of-line；BEOL)制造)，且第三制造设施可提供用于铸造厂企业的其他服务。
IC晶圆厂850使用由罩幕室830制造的罩幕845来制造IC装置860。因此，IC晶圆厂850至少间接地使用IC设计布局图822来制造IC装置860。在一些实施例中，半导体晶圆853是由IC晶圆厂850使用罩幕845形成IC装置860来制造。在一些实施例中，IC制造包括至少间接地基于IC设计布局图822来执行一或多个微影曝露。半导体晶圆853包括硅基板或具有形成于其上的材料层的其他适当基板。半导体晶圆853进一步包括各种掺杂的区、介电特征、多层互连及类似者(在后续制造步骤形成)中的一或多者。
本揭露的一个态样是关于一种集成电路。一种集成电路包括在第一方向上延伸的两个平行主动区域、n型拾取区及p型拾取区。两个平行主动区域包括位于n型井中的p型主动区域及位于p型井中的n型主动区域。n型拾取区位于n型井中且配置以具有第一电源电压。p型拾取区位于p型井中且配置以具有第二电源电压，其中第二电源电压比第一电源电压低。n型拾取区与p型拾取区沿着不同于第一方向的方向相互分开。
于一些实施例中，集成电路进一步包含第一电力轨与第二电力轨，第一电力轨在第一方向上延伸且与n型拾取区电性连接，第二电力轨在第一方向上延伸且与p型拾取区电性连接。
于一些实施例中，集成电路进一步包含一或多个传导性区段，其在垂直于第一方向的一第二方向上延伸且电性连接n型拾取区与第一电力轨。
于一些实施例中，集成电路进一步包含一或多个传导性区段，其在垂直于第一方向的一第二方向上延伸且电性连接p型拾取区与第二电力轨。
于一些实施例中，n型拾取区与p型拾取区由两个平行主动区域分开。
于一些实施例中，其中两个平行主动区域由n型拾取区及p型拾取区分开。
于一些实施例中，n型拾取区中的n型载体密度比n型井中的n型载体密度高，且p型拾取区中的p型载体密度比p型井中的p型载体密度高。
于一些实施例中，n型拾取区具有在第一方向上延伸的宽度且具有在垂直于第一方向的第二方向上延伸的高度，且其中高度小于宽度的25％。
于一些实施例中，p型拾取区具有在第一方向上延伸的宽度且具有在垂直于第一方向的第二方向上延伸的高度，且其中高度小于宽度的25％。
于一些实施例中，其中p型井为p型基板的一部分，且n型井形成于p型基板中。
于一些实施例中，n型井为n型基板的一部分，且p型井形成于n型基板中。
于一些实施例中，集成电路进一步包含模拟晶胞，其包括一电路，电路具有在p型主动区域及n型主动区域中的晶体管。
本揭露的另一态样是关于一种集成电路。一种集成电路包括在一第一方向上延伸的两个平行主动区域、在第一方向上延伸的第一电力轨、在第一方向上延伸的第二电力轨及在垂直于第一方向的一第二方向上延伸的两个平行晶胞边界。两个平行主动区域包括在第二型井中的第一型主动区域及在第一型井的第二型主动区域。第一电力轨配置以具有第一电压，且第二电力轨配置以具有第二电压。集成电路进一步包括在第一型井中且在两个平行晶胞边界之间的第一型拾取区。第一型拾取区与第一电力轨电性连接。第一型拾取区域与两个平行主动区域沿着与第一方向不同的一方向分开。
于一些实施例中，集成电路进一步包含在第二型井中且在两个平行晶胞边界之间的第二型拾取区，其电性连接至第二电力轨。
于一些实施例中，第一型井为n型，且第二型井为p型，且其中第一电压为第一电源电压，且第二电压为比第一电源电压低的第二电源电压。
于一些实施例中，第一型井为p型，且第二型井为n型，且其中第二电压为第一电源电压，且第一电压为比第一电源电压低的第二电源电压。
于一些实施例中，集成电路进一步包含模拟晶胞，其包括一电路，电路具有在第一型主动区域及第二型主动区域中的晶体管。
本揭露的再一态样是关于一种集成电路。一种集成电路包括在第一方向上延伸的两个平行主动区域、在n型井中的第一护环、在p型井中的第二护环、在第一方向上延伸的第一电力轨及在第一方向上延伸的第二电力轨。两个平行主动区域包括位于n型井中的p型主动区域及位于p型井中的n型主动区域。第一护环包围p型主动区域，且第二护环包围n型主动区域。第一电力轨与第一护环电性连接，且第二电力轨与第二护环电性连接。
于一些实施例中，第一电力轨配置以具有一第一电源电压，且第二电力轨配置以具有比第一电源电压低的一第二电源电压。
于一些实施例中，集成电路还包含模拟晶胞，其包括一电路，电路具有在p型主动区域及n型主动区域中的晶体管。
本揭露的又一态样为一种方法，包含形成具有第一型的第一井于具有第二型的基板中，形成具有第一型的第一主动区域于基板的第二井中，其中第二井具有第二型，第一主动区域沿第一方向延伸。形成具有第二型的第二主动区域于基板的第一井中，第二主动区域沿第一方向延伸。形成具有第一型的第一拾取区于第一井中。形成具有第二型的第二拾取区于第二井中。其中第一拾取区与第二拾取区在不同于第一方向的方向上，透过第一主动区域与第二主动区域相互隔离。
在一些实施例中，形成具有第一型的第一井于第二型的基板中包含形成n型的第一井于p型的基板中。
在一些实施例中，形成具有第一型的第一井于第二型的基板中包含形成p型的第一井于n型的基板中。
一般熟悉此项技术者将易于看出，揭露的实施例中的一或多者实现以上阐述的优势中的一或多者。在阅读了前述说明书后，一般熟悉此项技术者将能够影响各种改变、等效内容的取代及如本文中广泛揭露的各种其他实施例。因此，意欲本文中准予的保护仅受到在随附申请专利范围及其等效内容中含有的定义限制。

Claims (1)

1.一种集成电路，其特征在于，包含：
在一第一方向上延伸的两个平行主动区域，该两平行主动区域包括位于一n型井中的一p型主动区域及位于一p型井中的一n型主动区域；
一n型拾取区，位于该n型井中且配置以具有一第一电源电压；以及
一p型拾取区，其位于p型井中且配置以具有一第二电源电压，其中该第二电源电压比该第一电源电压低；
其中该n型拾取区与该p型拾取区沿着不同于该第一方向的一方向相互分开。
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