CN111089995A - 绝缘电流传感器 - Google Patents

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J·陈
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Abstract

本申请提供了绝缘电流传感器。用于感测电流的电路(100)包括：具有第一主表面(116)和第二主表面(117)的衬底(110)，第二主表面(117)与第一主表面(116)相对。至少一个磁场感测元件(113)，其被布置在衬底(110)的第一主表面(116)上，并且适用于感测由耦合到第二主表面(117)的电流导体(101)中的电流流动引起的磁场。衬底(110)还包括至少一个绝缘层(112、212)，基本上被埋置在衬底(110)的第一主表面(116)与第二主表面(117)之间。

Description

绝缘电流传感器
技术领域
本发明总体上涉及电流感测器件及其制造方法，并且更具体地，涉及适用于高电流感测应用的电流感测器件。
发明背景
在本领域中已知用于通过感测由电流流动生成的磁场来测量电流的集成电路。然而，器件小型化和成本降低的进展程度导致增加的电流密度、相关的欧姆损耗和散热，增加的电流密度、相关的欧姆损耗和散热一方面需要仔细考虑电路设计，另一方面需要在所感测的磁场强度的最大化与载流导体与感测电路以及连接的外部电路之间的足够的电压绝缘之间的良好权衡。
在现有技术中已经描述了在晶片后处理步骤中实现绝缘屏障的倒装芯片装配和具有绝缘屏障的管芯向上(die-up)配置两者。前一种解决方案需要专门设计的重新分布层以将管芯的输入连接器和输出连接器连接至封装的引脚。为了良好的输入/输出计数需要非常细的引线指状物，因此为此方法提供了定制的引线框架设计和额外的蚀刻步骤，并且仔细地将属于引线框架的次要部分的指状物相对于倒装的管芯对齐建立管芯与引线框架之间的电耦合。考虑到引线框架与管芯的装配，后一种解决方案更加灵活，因为可以使用引线键合技术，但感测元件处的信号削弱是管芯向上配置的缺点。通过将陶瓷插入器用作绝缘层可以实现良好的电压绝缘，但是这些陶瓷插入器在晶片后处理期间并不容易获得而仅在装配期间提供。因此，需要在不增加额外的装配步骤的情况下提供良好的电压绝缘和信号强度的集成电流感测电流。
发明内容
本发明的实施例的目的是提供可靠的电流感测器件以及用于制造此类感测期间的方法，该可靠的电流感测器件适于感测高达至少150A(rms)和200A(峰值)的高电流，同时承受和绝缘高达至少3kV的电压。
上述目标通过根据本发明的实施例的器件和方法来实现。
在第一方面，本发明提供一种用于感测电流的电路，例如，集成电路。该电路包括：
-具有第一主表面和第二主表面的衬底，第二主表面与第一主表面相对；
-至少一个磁场感测元件，其布置在衬底的所述第一主表面上，并且适于感测由耦合到第二主表面的电流导体中的电流流动引起的磁场；
其中，衬底包括第一绝缘层，该第一绝缘层定位在第一主表面与第二主表面之间，使得该第一绝缘层基本上被埋置在衬底中。第一绝缘层基本上被埋置在衬底中意味着该第一绝缘层的向外指向实体的大部分(例如，大于60％、大于80％、大于90％或全部)与衬底材料交界。在本发明的实施例中，第一绝缘层可以完全被埋置在衬底中。
可以在晶片工艺期间制造第一绝缘层，因此可以获得高质量的具有成本效益的、可靠且可扩展的埋置层。第一绝缘层可以是薄的。埋置的绝缘层的所需厚度取决于将要施加的电压，并且可对应于每500V约1μm。因此，对于约2kV的应用，绝缘层厚度可以约为4μm，但是对于高达60V的应用，需要低得多的绝缘层厚度。不需要用于插入器的额外管芯附接层。有利地，可以在低风险下测量强电流。
在本发明的实施例中，至少一个第一绝缘层可以是埋置绝缘氧化物层或埋置绝缘氮化物层。例如，氧化硅具有非常好的绝缘特性。氮化物钝化层也具有良好的绝缘特性，并且另外还有利于防潮。
在根据本发明的实施例的电路中，衬底可以是集成传感器管芯。
在根据本发明的实施例的电路中，在第一绝缘层的任一侧上的衬底材料可以是半导体材料。在特定实施例中，衬底可以是半导体-绝缘体-半导体(SOI)衬底，例如硅-绝缘体-硅衬底，其中绝缘体形成第一绝缘层。使用此类衬底是有利的，因为绝缘体上半导体处理(例如，绝缘体上硅处理)是成熟的技术。
在特定配置中，SOI衬底可包括半导体层、埋置绝缘层和EPI层。在EPI层中，可以提供其输出并联地连接的至少两个霍尔板或至少两组霍尔板作为磁场感测元件。
在本发明的实施例中，SOI衬底可以耦合到参考电势，例如可以通过使用穿透衬底的通孔(TSV)将SOI衬底接地。
根据本发明的实施例的电路可进一步包括定位在第二主表面与电流导体之间的外部绝缘层。例如，在如上所指示的SOI衬底的情况下，可以在SOI衬底的半导体层与电流导体之间提供外部绝缘层，例如，电压绝缘带。此类外部绝缘层为高电流应用提供了额外的保护。此外，此类外部绝缘层形成第二增强层。可以将其沉积在衬底上或引线框架上，或者可以(例如，通过附接层)将其放置在两者之间。根据本发明的实施例的电路可以例如包括绝缘带，该绝缘带耦合到衬底的第二主表面。绝缘带可用于将衬底物理地附接到电流导体，诸如例如，附接到引线框架。
根据本发明的实施例的电路可进一步包括引线框架，该引线框架包括主要部分和次要部分，该主要部分和次要部分各自包括多条引线，其中引线框架的主要部分的引线中的至少两条引线彼此电连接以形成电流导体。可以连接许多引线以支持要测量的电流，因此可以获得更宽的连接焊盘，从而具有更低的电阻率和更少的散热。
在根据本发明的实施例的此类电路中，可以提供至少两个磁场感测元件(在电流导体的每一侧至少一个)以测量磁场。有利地以相反的极性使用这些传感器，使得可以抵消外部磁场。
在根据本发明的实施例的电路中，衬底的厚度可以在至少一个磁场感测元件附近被减小。减小衬底的厚度减小了电流导体与感测元件之间的距离以增加传感器的灵敏度，例如，以获得更好的SNR。
在根据本发明的实施例的电路中，可以在第二主表面处以及在至少一个磁场感测元件附近形成腔体。以此方式，可以形成局部薄的膜，以获得进一步减小的距离和更好的灵敏度，然而不失去结构支撑。腔体可包括斜侧壁和/或直侧壁。当将引线框架与衬底对齐时，腔体可以将导体锁定在适当的位置，而不会损坏膜。
在根据本发明的实施例的电路中，第一绝缘层可以在第二主表面处部分地暴露。即使晶片已经薄化，这也可以通过移除背面处的所有额外衬底来实现。
在本发明的特定实施例中，对于SOI型衬底或对于其他衬底两者，电流导体可包括扁平部分和突出部分，该扁平部分在平行于第二主表面的平面内延伸，而突出部分延伸出所述平面并延伸到腔体中。此类导体几何形状使得能够更紧密地放置导体和感测元件。这可以通过变形或冲压容易地获得。
在根据本发明的特定实施例的电路中，管芯在平行于第一主表面的平面图中仅与引线框架的主要部分重叠。这意味着衬底可以仅安置在引线框架的主要部分上，而在平行于第一主表面的平面视图中不与引线框架的次要部分重叠。此配置使更小的管芯能够安置在主要引线框架部分上，因此允许更低的每个管芯的成本。此外，更长的主要/次要距离是可能的，这提供了更好的绝缘。
在根据本发明的实施例的电路中，至少一个磁场感测元件可以例如经由引线键合电耦合到引线框架的次要部分。引线键合是比通孔更灵活的工艺：引线更易于放置和装配、对齐公差宽松得多、可获得更长的引线，并且需要更少的管芯处理步骤。
在根据本发明的实施例的电路中，衬底可进一步包括定位在第一主表面与第二主表面之间的至少一个第二绝缘层，使得该第二绝缘层被埋置在衬底中并且不接触第一绝缘层。以此方式，例如对于高电流应用和/或工作电压/尖峰，获得增强的绝缘特性。位于第一绝缘层与第二绝缘层之间的衬底材料可以电接地。然后，此接地的衬底材料形成静电屏蔽，避免了来自主要导体的dV/dt瞬变的电容性耦合。
在根据本发明的实施例的电路中，衬底可进一步包括邻近其边缘的绝缘环形壁，该绝缘壁从第一绝缘层横向地延伸。
根据本发明的实施例的电路可进一步包括布置在第一主表面上的至少一个磁通集中磁层。这允许磁场线的局部集中，并且因此允许更好的灵敏度和SNR。
在根据本发明的实施例的电路中，可以在电连接到衬底的半导体材料的外来材料中实现至少一个磁场感测元件。以此方式，可以将高响应性材料用于感测元件。
在根据本发明的实施例的电路中，至少一个磁场感测元件可以是印刷的磁场感测元件。这是一种用于集成磁场感测元件的简单且低成本的方法。
根据本发明的实施例的电路可以形成集成电流传感器，由此例如电路的所有细节都被模制在单个封装中。
在第二方面，本发明提供了一种制造用于测量电流的器件的方法。该方法包括：
-提供半导体衬底，其具有第一主表面、第二主表面和第一绝缘层，第二主表面与所述第一主表面相对，该第一绝缘层在其表面的至少一部分上被埋置在所述第一主表面与第二主表面之间的衬底中；以及
-在第一主表面上提供至少一个磁场感测元件，该磁场感测元件适合于感测流过物理地耦合到第二主表面的电流导体的电流。
根据本发明的实施例的方法可进一步包括：提供电流导体，并且将电流导体物理地耦合到第二主表面。
在根据本发明的实施例的方法中，提供电流导体可包括：
-提供包括多条引线的扁平引线框架，多条引线中的至少两条引线被连接以将所述电流导体形成为扁平电流导体；以及
-蚀刻扁平电流导体的一部分和/或使用冲压工具，以沿扁平电流导体形成突出部分。
此实施例的优点在于，引线框架可以是厚的以获得更好的蚀刻结果。
根据本发明的实施例的方法可进一步包括将腔体蚀刻到半导体衬底中的步骤，在第二主表面处以及在至少一个磁场感测元件附近蚀刻该腔体。根据本发明的实施例，蚀刻可以是湿法蚀刻或干法蚀刻以控制腔体的侧壁角度。根据本发明的实施例的方法可进一步包括用不易受局部放电硬性的硅胶填充腔体的步骤。硅可以充当密封剂、热绝缘体和电绝缘体和/或粘合剂。
在根据本发明的实施例的方法中，将所述电流导体耦合到第二主表面可包括在电流导体与第二主表面之间施加导电膏。这可以在目标距离处提供改进的粘合、更少的热和/或更均匀的电流。
根据本发明的实施例的方法可进一步包括在距半导体衬底的边缘预定的距离处将深沟槽绝缘工艺应用于半导体衬底的步骤。这提供了相对于其他电路更好的本征绝缘，因此使得能够形成更大和/或更大功率的器件。
在所附独立和从属权利要求中阐述了本发明的特定和优选方面。来自从属权利要求的特征可以与独立权利要求的特征以及与其他从属权利要求的特征适当地结合，而不仅仅是如在权利要求中明确阐述的那样。
出于对本发明以及相对现有技术所实现的优势加以总结的目的，上文已描述了本发明的某些目的和优势。当然，应理解，不一定可根据本发明的任何特定实施例来实现所有此类目的或优势。因此，例如，本领域的技术人员将认识到，本发明可按实现或优化如本文中所教导的一个优势或一组优势的方式来具体化或执行，而不一定要实现如本文可能教导或建议的其他目的或优势。
参考本文以下描述的(多个)实施例，本发明的上述和其他方面将是显而易见的和可阐明的。
附图说明
将参照附图通过示例的方式进一步描述本发明，其中：
图1示出了根据本发明的实施例的适用于感测电流的电路的示意性截面图。
图2示出了包括两个绝缘层的本发明的实施例，这两个绝缘层两者都基本上被埋置在衬底内部并且彼此不直接接触。
图3是根据本发明的实施例的集成电流感测电路的一部分的示意性透视图，其中在第二主表面处形成腔体。
图4是沿图3中所示的实施例的线IV-IV的示意性截面，其中腔体具有直侧壁。
图5示出了与图4中所示的示意性截面类似的、但显示出具有斜侧壁的腔体的示意性截面。
这些附图仅是示意性而非限制性的。在附图中，出于解说性目的，可将要素中的一些要素的尺寸放大且不按比例绘制。尺度和相对尺度不一定对应于对本发明的实施的实际减小。
权利要求中的任何附图标记不应被解释为限制范围。
在不同的附图中，相同的附图标记指示相同或相似的要素。
具体实施方式
将就特定实施例并且参考某些附图来描述本发明，但是本发明不限于此，而仅由权利要求书来限定。
说明书和权利要求书中的术语第一、第二等被用于在相似的要素之间进行区分，而不一定用于在时间上、空间上、排序上或以任何其他方式描述序列。应当理解，如此使用的术语在适当的情况下是可互换的，并且本文中所描述的本发明的实施例能够以除本文中所描述或图示的顺序之外的顺序来操作。
此外，说明书和权利要求书中的诸如顶、底、前、后、下、上等之类的方向性术语参考所描述的附图的定向用于描述目的，而不一定用于描述相对位置。因为本发明的实施例的组件可以在数个不同的定向上定位，因此除非另有说明，否则方向性术语仅用于说明目的，而绝不旨在是限制性的。因此，应当理解，如此使用的术语在适当的情况下是可互换的，并且本文中所描述的本发明的实施例能够以除本文中所描述或图示的定向之外的定向进行操作。
应当注意，权利要求中使用的术语“包括”不应被解释为限定于其后列出的手段；它并不排除其他要素或步骤。因此，该术语应被解释为指定如所提到的所陈述的特征、整数、步骤或组件的存在，但不排除一个或多个其他特征、整数、步骤或组件、或其群组的存在或附加。因此，表述“一种包括装置A和B的设备”的范围不应当被限定于仅由组件A和B构成的设备。这意味着对于本发明，该设备的仅有的相关组件是A和B。
贯穿本说明书对“一个实施例”或“实施例”的引用意指结合该实施例描述的特定的特征、结构或特性被包括在本发明的至少一个实施例中。因此，短语在“在一个实施例中”或“在实施例中”贯穿本说明书在各个地方的出现并不一定全部指代同一实施例，而是可以指代同一实施例。此外，在一个或多个实施例中，如通过本公开对本领域普通技术人员将显而易见的那样，特定的特征、结构或特性可以用任何合适的方式进行组合。
类似地，应当领会，在本发明的示例性实施例的描述中，出于精简本公开和辅助理解各个发明性方面中的一个或多个的目的，本发明的各个特征有时被一起编组在单个实施例、附图或其描述中。然而，这种公开的方法不应被解释为反映所要求保护的本发明需要比在每项权利要求中所明确记载的更多特征的意图。相反，如所附权利要求所反映，发明性方面存在于比单个前述公开的实施例的全部特征更少的特征中。因此，具体实施方式之后所附的权利要求由此被明确纳入本具体实施方式中，其中每一项权利要求本身代表本发明的单独实施例。
此外，尽管本文中所描述的一些实施例包括其他实施例中所包括的一些特征但不包括其他实施例中所包括的其他特征，但是不同实施例的特征的组合旨在落在本发明的范围内，并且形成如将由本领域技术人员所理解的不同实施例。
应当注意的是，在描述本发明的某些特征或方面时，特定术语的使用不应当用来暗示该术语在本文中被重新定义以受限于包括与所述术语相关联的本发明的特征或方面的任何特定特性。
在本文中所提供的描述中，阐述了众多具体细节。然而应当理解，在没有这些具体细节的情况下也可实践本发明的实施例。在其他实例中，公知的方法、结构和技术未被详细示出，以免混淆对本描述的理解。
在表面上布置、提供或形成的组件或元件(例如，在衬底表面上布置或形成的电子元件)可以被布置、提供或形成在该表面的顶部上(该表面是用于组件或元件的支撑)，或者能以诸如以下方式被布置、提供或形成：该组件或元件与该表面接触并且是该表面的一部分，但同时可以延伸到该表面正下方或正上方的区域中。
在本发明的上下文中，如果绝缘层的大部分向外指向的实体与衬底材料交界(interface)，则认为该绝缘层基本上被埋置在衬底中。这包括两种情况：第一种情况，在其中绝缘层被完全埋置在衬底中，这意味着其所有向外指向的实体都与衬底材料交界；第二种情况，在其中少量的向外指向的实体与不是衬底的一部分的材料交界。对于第二种情况，以下仍是真实的：在限定衬底的体积的情况下，绝缘层被埋置在该体积中，这意味着绝缘层在该体积中的任何地方与衬底材料交界。可以移除少量的衬底，使得另一种材料(例如，在形成在衬底中的腔体中的空气)代替衬底材料。在本发明的上下文中，如果绝缘层的周边在两侧被夹在衬底内，则可以认为绝缘层基本上被埋置在该衬底中。在特定实施例中，如果绝缘层的向外指向的实体的大于50％(例如，大于80％)正在与衬底材料交界，则可以认为绝缘层基本上被埋置在衬底中。
现在参考图1描述根据本发明的第一方面的实施例，其示出适用于感测电流的电路100的示意性截面图。电路100(其优选地是集成电路)包括可以耦合到电流导体101的衬底110。为衬底110限定了彼此相对的两个主表面116、117。衬底110的第一主表面116可以是顶表面，而第二主表面117可以是衬底110的底表面。在第一主表面116上，在第一主表面116的顶上，或在第一主表面116中，如果电流感测电路100被适当地安装在其上，则至少一个磁场感测元件113被布置在距电流导体101直线距离109处。然后，第二主表面117可以物理地耦合到电流导体101；例如如图1所示，衬底110的底侧的一部分经由附接层103附接到电流导体101。第一绝缘层112基本上被埋置在衬底110内部。对于该特定实施例，第一绝缘层112完全被埋置在衬底110中，这意味着第一绝缘层112被定位在第一主表面116与第二主表面117之间，使得第一绝缘层在任一侧上正与衬底材料111、115交界。
不限于图1中所示的实施例，电流导体101可以是引线框架的一部分，该部分将输入端子和输出端子提供给电流感测电路100，例如，对标准的经封装的集成电路(诸如，QFN、SOIC等)的输入访问和输出访问，该标准的经封装的集成电路被表面安装到印刷电路板并且具有小的占用空间。引线框架可以用铜来实现，但是适用于传导电流的其他金属也是可使用的。例如，电流导体101可以形成为引线框架的主要部分、与用于经封装的电路的主要部分电绝缘的。在本发明的一些实施例中，引线框架在主要部分和次要部分102两者中都包括多条引线，并且可以通过电连接属于主要部分的这些引线中的至少两条引线来获得电流导体101。这具有以下优点：可以增加接触表面，使得该接触表面处的欧姆损耗最小化。这也减少了形成电流导体101的接触引线的局部加热并且导致电流感测电路100较低风险的热致故障。特别是在小型化、集成电流感测电路的情况下，集成电路内部的引线或电流导体的减小的横截面积以及待测量的升高的电流(例如，高于1A、高于30A、高于50A、高于100A、甚至高达200A的电流，例如，在1A与150A之间(诸如，1A与50A之间)的电流)的结果是高电流密度。电流导体101能以直接或间接方式物理地耦合到衬底110。对于本发明的一些实施例，可以借助如图1所示的附接层103来提供间接耦合。附接层103的非限制性示例可以是或可包括绝缘带、粘合膜、粘合聚合物膜或胶。在针对其属于引线框架的次要部分102的引线被用作输出端子的本发明的实施例(图1是其示例)中，至少一个磁场感测元件113电耦合到引线框架的次要部分102的一条或多条引线。可以通过以下方式来实现合适的电耦合：在衬底110的第一主表面116上提供一个或多个键合焊盘114，并用细线连接105(例如，细金线)将它们引线键合到属于次要部分102的一条或多条引线。长线连接105是可行的，使得衬底110仅安置在引线框架的主要部分上，因此衬底110在于第一主表面116平行的平面图中不需要与引线框架的次要部分102重叠。因此，更小的、更紧凑的衬底110(例如，更小面积的半导体管芯)可以用于集成电流感测电路，这降低了每个器件的制造成本。此外，在引线框架的主要部分与次要部分之间维持更长的距离是可能的，这改进了电路100的绝缘性能，例如，更大的间隙和爬电距离。一个或多个键合焊盘114通常连接到传感器衬底(例如，半导体管芯)的有源侧上的信号处理电路的输出，以用于进一步处理由至少一个磁场感测元件113转换的信号。电路100是通常是集成的、经封装的电路，这意味着衬底110、引线框架以及衬底110与引线框架的次要部分102之间可能的电连接被封装到壳体104中。壳体104可以作为硬化聚合物被提供，该硬化聚合物例如，注射成型工艺中的固化的热固性聚合物，对于该注射成型工艺，衬底110、引线框架以及衬底110与引线框架的次要部分102之间可能的电连接被放置到成型腔体中。此类壳体104给予电路100额外的结构强度，保护电子器件免受诸如湿气、灰尘颗粒等的污染，并且还保护用户免受可能的危害。与不存在壳体的类似情况相比，壳体还导致更高的绝缘性，并增加爬电距离和间隙。为了在高电流感测应用中获得改进的散热，可以将整个引线框架或引线框架的仅一部分暴露于壳体104的底部的周围介质(例如，可以将其暴露于空气或散热金属或糊剂)，并且还可以额外使其变得更厚以更好地抵抗其中生成的热。然而，将电路封装到壳体104中仅是本发明的可选特征，并且在其他实施例中不必存在。
衬底110通常具有扁平和薄的主体。衬底可以是绝缘体上半导体，例如，绝缘体上硅衬底。例如，衬底的厚度可以小于12μm，例如小于10μm，诸如小于6μm。当然，衬底110的实际厚度取决于所埋置的绝缘层的厚度，因此取决于器件的预期应用。薄衬底减小了至少一个磁场感测元件113与电流导体101之间的直线距离109，这增大了电流感测电路100所见的信号。通常，衬底110被提供为半导体衬底，例如，从晶片切割的管芯。例如，可以为衬底110选择硅或锗衬底、或其他合适的半导体衬底。就大规模制造能力、可重复性、可靠性和制造成本而言，作为晶片工艺的结果提供衬底110作为半导体管芯是有吸引力的解决方案。衬底110包括第一绝缘层112，该第一绝缘层112基本上被并入其主体体积中，并且通常需要具有高纯度、光滑的材料界面且无缺陷。所埋置的第一绝缘层112的非限制性示例是半导体材料的氮化物或氧化物层，例如，氧化硅层或氮化硅层。在第一绝缘层112的任一侧上的衬底材料111、115可以是相同的材料(例如，晶体硅)，或者可以是不同的材料、或者处于不同相的相同材料，例如，顶部硅115可以具有比下部硅111更强的掺杂浓度，或者顶部硅115可以是非晶的，而下部硅111是晶体的。此外，上衬底材料115的顶表面通常在一些区域中被修改以在顶表面中实现电子电路。在本发明的一些实施例中，可薄化下衬底材料111，例如，如果衬底110是晶片的半导体管芯，则晶片可以例如通过研磨和蚀刻经历晶片背面薄化工艺(,以减小晶片背侧的材料厚度，因此减小半导体管芯的最终厚度。如图1所示，包括第一绝缘层112的衬底110的一个示例可以是绝缘体上锗或绝缘体上硅衬底。可以通过以下操作来获得示例性绝缘体上硅衬底：受控氧离子注入工艺，其后通过退火步骤，通过使用籽晶技术在经氧化的硅层上直接重新生长薄硅层，通过使用例如键合到硅传送晶片的表面氧化的硅晶片的晶片键合技术等。因此，可以实现第一绝缘层112，并且第一绝缘层112基本上被埋置经受高电压而不击穿的电介质材料(例如，氧化硅层)中。特别是小型化的，例如小形状因子的集成电流感测器件正日益面临增加的电流密度的问题，增加的电流密度导致升高的工作电压(例如，大于1.5kV，例如，至少3kV)，在这种情况下，电流感测器件仍必须以可靠且安全的方式工作。即使一开始薄的、基本上被埋置的绝缘层112相对于电流导体101中的高工作电压范围(例如，高达3kv或更高)提供电流感测电路100的显著程度的绝缘，如果其形成为具有高电击穿电压特性的电介质材料层(例如，无缺陷、无裂纹和均匀埋置的氧化硅层)。因此，电流感测器件的电击穿电压由第一绝缘层的绝缘特性确定，该第一绝缘层与第一主表面116以及第二主表面117彼此绝缘。通常被报告的绝缘特性是击穿电压，其在当前基本上被埋置的绝缘层的情况下取决于绝缘层电介质材料、密度、质量、厚度、界面等。此外，第一绝缘层112高效地阻断从该第一绝缘层112的第二主表面117(例如，其底侧)延伸到衬底110中的可能的泄漏电流。泄漏电流可能由老化、温度诱发的应力、封装期间的微裂纹、在电流导体101处施加超额定电压等引起。
在本发明的实施例中，至少一个磁场感测元件113可以是基于霍尔效应的感测元件，具有各种形状的平面或竖直霍尔板，各种形状诸如圆形、楔形、多边形等。可以在不同的材料中实现至少一个磁场感测元件113，这些不同的材料例如Si、Ge、GaAs、InGaAs、InSb、InAs、InP，来自III-V化合物半导体族的其他材料、或任何其他合适的材料。在本发明的一些实施例中，它可以通过使用微转移印刷技术来沉积。然而，用于至少一个磁场感测元件113的替代的非限制性选由磁敏晶体管或磁阻感测元件提供，该磁敏晶体管或磁阻感测元件利用巨磁阻(GMR)、巨大磁阻(CMR)、隧道磁阻(TMR)、极端磁阻(xMR)或一些材料的各向异性磁阻(AMR)。作为外来材料被提供的一个或多个磁场感测元件113可以例如通过印刷被转移或者被附接到第一主表面116，并且电连接到也形成在衬底110的第一主表面116上(例如，在半导体衬底的第一主表面116上)的电子电路。在本发明的一些实施例中，可以局部地应用磁通量集中层。这些通量集中器通常被施加到衬底110的第一主表面116，在至少一个磁场感测元件113附近，以便在此区域中局部地集中磁通密度。这有利地增加了电流感测电路100的灵敏度和信噪比。磁通集中层(例如，铁磁材料的层)还可以用于将磁场线重新引导到紧邻至少一个磁场感测元件113，以便优化其对于由电流导体101生成的磁场线的相对位置，并且因此优化其响应性，例如，从而使磁场线以接近90度的角度穿过平面霍尔板感测元件。可以在第一主表面116上布置多于一个磁场感测元件113，例如，可以提供两个或三个磁场感测元件，以便能够在几乎相同的磁场感测元件之间实现差分测量。这有利于电流感测电路100的校准和准确度，因为现在可以补偿在电流测量期间与所生成的磁场发生干扰的外部磁场。
在操作中，电流源或引起电流流动的电压源例如经由属于引线框架的主要部分的引线被连接到电流导体101。取决于流过的电流是恒定电流还是交流电流，流过电流导体101的电流生成恒定或变化的磁场。此磁场由围绕电流导体101绕成圈的磁场线表征，因此延伸到衬底110的远离电流导体101的区域中。至少一个磁场感测元件113检测所生成的磁场，并将磁场转换成电信号(例如，电压信号)，该电信号的振幅与非饱和条件下的磁场强度成比例。例如，通过经由适当的键合焊盘114、引线连接105等将电信号引导到引线框架的次要部分102的一条或多条引线，可直接从磁场感测元件113输出经转换的电信号；或者可在被输出之前处理经转换的电信号。处理步骤可由适当的信号处理电路来执行，该信号处理电路也形成在衬底110(例如，半导体衬底)中，并且邻近其所连接的磁场感测元件113。前置放大、滤波、模数转换、调制/解调、斩波、多路复用/解复用、采样/保持、平均、相关双采样、输出转换为PWM信号、比率计量信号或适用于根据协议传输的经编码的信号等全部构成处理步骤的示例。
图2示出了本发明的实施例，其包括彼此不直接接触并且完全被埋置在电路200的衬底210(例如，集成传感器管芯)中的第一绝缘层112和第二绝缘层212。在两个绝缘层211、212的任一侧上的衬底材料111、211、115可以是相同的，例如，半导体材料，例如，硅，或者可以是不同的，例如，硅底部和中间材料111、211和锗顶部材料115，或者可以是相似的但具有不同的相或掺杂水平。第一绝缘层112和第二绝缘层212可以是衬底材料的埋置的氧化物或氮化物层，例如，埋置的氧化硅层或氮化硅层。作为示例，可以通过在硅衬底的两侧(即，第一主表面116和第二主表面117)上的氧离子注入以及随后的退火步骤来获得硅衬底中两个埋置的氧化硅层。从电流导体101到衬底210的至少一个磁场感测元件113的直线距离209可以相对于衬底110的直线距离109相同，可以减小，或可以增大。可以减小直线距离209，以便增加至少一个感测元件113处的磁场强度，并且因此增加电流感测电路200的灵敏度。该减小不会不利地影响衬底210的两个主表面116、117之间的绝缘特性，因为第二绝缘层212提供增强的电绝缘。对于此特定实施例，电流感测器件的电击穿电压不仅由第一绝缘层112的绝缘特性(例如，电击穿电压)确定，还由至少一个第二绝缘层212的绝缘特性确定。作为增强的电绝缘的示例，可以考虑局部放电不利地影响基本上被埋置的第二绝缘层212的绝缘特性的情况。然后，第一绝缘层112的存在仍保证相对于两个功能主表面116、117(一个耦合到高电压电流导体101，另一个承载灵敏的低电压电子电路)之间的强电位差(例如，1.5kV或更大，例如，高达3kV)的良好的电绝缘。对于针对其所生成的磁场强度远高于检测限值的电流感测应用，例如，感测超过10A的高电流，例如，高达100A(rms)和150A(峰值)的电流，可以增加直线距离209。然后，可以通过提供更厚的绝缘层112、212、以降低集成电路少量的灵敏度为代价来增加衬底210的增强的绝缘。在本发明的所有实施例中，可以在电流导体101与衬底110、210之间施加附加的外部绝缘层以获得附加绝缘，例如，由附接层103(例如，绝缘带)组成的外部施加的绝缘层。提供两个绝缘层112、212和放置在它们之间的中间衬底材料211的具体优点在于，中间衬底材料211可以例如通过TSV连接通过一个或两个绝缘层提供导电通道而被电接地。这意味着即使在第二绝缘层212失效的情况下，也可以高效地移除积聚在中间衬底材料211与第一绝缘层112之间的界面处的泄漏电荷，从而大大降低了电流感测电路200的电冲击或损坏的风险。
图3是电流感测电路(例如，集成电路)的一部分的示意透视图，而图4是其(沿线IV-IV的)示意横截面。参照上述实施例，已经描述了图3和图4中提出的许多细节，除了电流导体101的突出部分106和在衬底的第二主表面117处形成的腔体107。在至少一个磁场感测元件113附近形成腔体107具有以下优点：局部地薄化衬底，由此减小电流导体101与至少一个磁场感测元件113之间的直线距离109、209，这增加了电流感测集成电路所见的信号。薄化衬底并减小电流导体101与至少一个磁场感测元件113之间的直线距离109、209的替代方法是例如通过研磨、抛光、蚀刻等部分地移除衬底的第二主表面117处的衬底材料111。对于在其中衬底作为半导体管芯被提供的实施例，这可以在晶片背侧薄化工艺中实现。形成腔体107的优点在于，仅局部地获得衬底厚度的减小，而衬底的其余部分不受影响，并且确保衬底作为整体的结构完整性，例如，避免已经薄的衬底在转移、装配和应力测试期间的断裂或开裂。在本发明的一些实施例中，形成腔体107，使得至少一个第一绝缘层112部分地暴露在腔体107的底部，并且可通过第二主表面117接取。然而，第一绝缘层112仍基本上被埋置在衬底的其余体积中。在存在多于一个绝缘层(例如，在衬底中存在不止第一绝缘层112，即，至少存在第二绝缘层212)的情况下，最靠近第二主表面117的绝缘层可以部分地暴露在腔体107的底部。在其他实施例中，腔体107不一直通过衬底材料111延伸，使得基本上被埋置的绝缘层不被暴露，例如，形成完全被埋置的绝缘层。对于本发明的一些实施例，可以通过将开口化学蚀刻(例如，通过干法蚀刻、湿法蚀刻、等离子体蚀刻等)到衬底材料111中来获得腔体107。如果使用干法蚀刻工艺来形成腔体107，则可以获得与第二主表面117基本上形成90度角的非常陡峭的腔体侧壁。
在本发明的优选实施例中，电流导体101被形成为具有在平行于第二主表面117的平面中延伸的扁平部分(例如，形成为扁平条)，，由此可以获得到第二主表面117的良好耦合。突出部分106突出由电流导体101的扁平部分限定的平面并且相对于衬底定位，使得该突出部分106延伸到腔体107中。电流导体101的这种配置允许将电流导体101定位在到至少一个磁场感测元件113更近的直线距离处。这增加了集成电路的灵敏度，而无需移除或薄化绝缘层。这种配置还促进了电流导体101相对于至少一个磁场感测元件113的定位。为了电流感测电路的更好的响应度和灵敏度，并且为了使由于电流导体101与一个或多个磁场感测元件113之间的位置不对称性而需要的偏移补偿要求更低，在装配电流感测电路期间(例如，在将电流导体101耦合到衬底时)非常准确且精确地对电流导体101进行定位是强制性的。包括腔体107和突出部分106的本发明的实施例的优点在于，只要相应地选择相对尺度，就可以容易地将突出部分106锁定到腔体107中。
在本发明的一些实施例中，可以通过冲压工具获得电流导体101的突出部分106。在替代实施例中，可以通过以下方式来获得电流导体101的突出部分106：蚀刻初始厚的引线框架或厚的主要部分，除了在完成蚀刻之后对应于突出部分106的受保护而免受蚀刻的部分的任何地方。
在装配集成电路时，对于本发明的一些实施例，例如，如图4所示，可以在电流导体101与第二主表面117之间提供导电膏的薄层108。导电膏可以是附接层103的一部分。导电膏的薄层108可以改善电流导体101相对于衬底的整体粘附性，并且它还可以将多余的热量从电流导体传导出去。此外，在电流导体101与至少一个磁场感测元件113之间的目标直线距离处的更均匀的电流流动是更平滑的附接界面的结果，例如，通过平滑表面缺陷和粗糙、或者电流导体101的非平面表面部分。因此，电流感测电路可以更精确地测量电流。
图5示出了与图4中所示的截面类似的、但具有斜的腔体107侧壁的截面。具有斜侧壁的腔体107在第二主表面117的侧面具有更大的横截面积，并且在其底部具有更小的横截面积。这可以更方便地将突出部分106引入到腔体107中。此外，具有斜侧壁的腔体107的优点在于，如图5所示，通过与腔体107的斜侧壁邻接的突出部分106，衬底可以安置在引线框架的主要部分上并由该主要部分支撑，而不会损坏绝缘层，或者更一般地，不会损坏包括薄化的衬底材料111、第一绝缘层112和其他衬底材料115的薄膜。损坏第一绝缘层112将不利地影响衬底和电流感测电路(例如，集成电流传感器)作为整体的绝缘强度。在本发明的其他实施例中，如图4所示，衬底可以安置在电流导体101的扁平部分上并由该扁平部分支撑，从而提供更大且更稳健的支撑区域。
在本发明的一些实施例中，在衬底被物理地耦合(例如，通过附接层103附接)到电流导体101之前，腔107可以被不易受部分放电影响的硅胶部分地或完全填充。这是保护第一绝缘层112，因为硅同时充当绝缘体和密封剂，从而防止湿气和反应物缓慢地降解一个或多个基本上被埋置的绝缘层。在协同作用下，硅胶还提供良好的热绝缘和电绝缘，并且是良好的粘合剂。由电流导体101的加热引起的在至少一个磁场感测元件113处的温度波动可能需要定期重新校准(集成)电流感测电路以不影响电流测量的准确度，并且因此，可通过提供良好的散热手段和至少一个磁场感测元件113的良好热绝缘来避免。在这方面，第一绝缘层112(例如，埋置的二氧化硅层)也可以提供良好的热绝缘手段。
尽管已经在附图和前面的描述中详细地说明并描述了本发明，但是此类说明和描述将被认为是说明性或示例性的，而非限制性的。前面的描述详述了本发明的某些实施例。然而，将会理解，不管以上在文本中显得如何详细，本发明都能以许多方式实现。本发明不限于所公开的实施例。
通过研究附图、公开和所附权利要求，本领域技术人员可在实践要求保护的发明时理解和实施所公开实施例的其他变型。在权利要求中，不定冠词“a”或“an”不排除复数。在相互不同的从属权利要求中记载了某些措施的事实并不表示不能有利地使用这些措施的组合。

Claims (15)

1.一种用于感测电流的电路(100、200)，所述电路包括：
-衬底(110、210)，具有第一主表面(116)和第二主表面(117)，所述第二主表面(117)与所述第一主表面(116)相对；
-至少一个磁场感测元件(113)，被布置在所述衬底(110、210)的所述第一主表面(116)上，并且适用于感测由耦合到所述第二主表面(117)的电流导体(101)中的电流流动引起的磁场；
其中，所述衬底(110、210)包括第一绝缘层(112)，所述第一绝缘层(112)定位在所述第一主表面(116)与所述第二主表面(117)之间，使得所述第一绝缘层(112)基本上被埋置在所述衬底(110、210)中。
2.如权利要求1所述的电路，其中所述衬底(110、210)是半导体-绝缘体-半导体衬底，其中所述绝缘体形成所述第一绝缘层(112)。
3.如权利要求1或2所述的电路，进一步包括耦合到所述第二主表面(117)的绝缘带(103)。
4.如前述权利要求中的任一项所述的电路，进一步包括引线框架，所述引线框架包括主要部分和次要部分(102)，所述主要部分和次要部分(102)各自包括多条引线，其中所述引线框架的所述主要部分的引线中的至少两条引线彼此电连接以形成电流导体(101)。
5.如前述权利要求中的任一项所述的电路，其中所述衬底(110、210)的厚度在所述至少一个磁场感测元件(113)附近被减小。
6.如权利要求5所述的电路，其中在所述第二主表面(117)处以及在所述至少一个磁场感测元件(113)附近形成腔体(107)。
7.如权利要求6所述的电路，其中所述腔体(107)包括斜侧壁和/或直侧壁。
8.如在从属于权利要求4的情况下的权利要求6至7中的任一项所述的电路，其中所述电流导体(101)包括扁平部分和突出部分(106)，所述扁平部分在平行于所述第二主表面(117)的平面中延伸，所述突出部分(106)延伸出所述平面并延伸到所述腔体(107)中。
9.如权利要求4或7所述的电路，其中所述衬底(110、210)仅安置在所述引线框架的所述主要部分上，并且在平行于所述第一主表面(116)的平面视图中不与所述引线框架的所述次要部分(102)重叠。
10.如前述权利要求中的任一项所述的电路，其中所述衬底(110、210)进一步包括定位在所述第一主表面(116)与所述第二主表面(117)之间的至少一个第二绝缘层(212)，使得所述第二绝缘层(212)基本上被埋置在所述衬底中并且不接触所述第一绝缘层(112)。
11.如权利要求10所述的电路，其中位于所述第一绝缘层(112)与所述第二绝缘层(212)之间的衬底材料是电接地的。
12.一种制造用于测量电流的器件的方法，所述方法包括：
-提供半导体衬底(110)，所述半导体衬底(110)具有第一主表面(116)、第二主表面(117)和第一绝缘层(112)，所述第二主表面(117)与所述第一主表面(116)相对，所述第一绝缘层(112)在所述第一绝缘层(112)的表面的至少一部分上被埋置在所述第一主表面(116)与第二主表面(117)之间的所述衬底中；以及
-在所述第一主表面(116)上提供至少一个磁场感测元件(113)，所述磁场感测元件(113)适用于感测流过物理地耦合到所述第二主表面(117)的电流导体(101)的电流。
13.如权利要求12所述的方法，进一步包括：提供电流导体(101)，并且将所述电流导体(101)物理地耦合到所述第二主表面(117)。
14.如权利要求13所述的方法，其中提供电流导体(101)包括：
-提供包括多条引线的扁平引线框架；
-连接所述多条引线中的至少两条引线以将所述电流导体(101)形成为扁平电流导体；以及
-蚀刻所述扁平电流导体的一部分和/或使用冲压工具，以沿所述扁平电流导体形成突出部分(106)。
15.如权利要求12至14中的任一项所述的方法，进一步包括将腔体(107)蚀刻到所述半导体衬底中的步骤，所述腔体(107)在所述第二主表面(117)处以及在所述至少一个磁场感测元件(113)附近被蚀刻。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116314059A (zh) * 2023-04-27 2023-06-23 宁波中车时代传感技术有限公司 一种封装芯片及电流传感器

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289406B2 (en) 2019-09-18 2022-03-29 Allegro Microsystems, Llc Signal isolator having enhanced creepage characteristics
US11800813B2 (en) * 2020-05-29 2023-10-24 Allegro Microsystems, Llc High isolation current sensor
US11320466B1 (en) * 2020-10-29 2022-05-03 Allegro Microsystems, Llc Differential current sensor
DE102020214311A1 (de) * 2020-11-13 2022-05-19 Zf Friedrichshafen Ag Leiterplattenanordnung, Inverter sowie Kraftfahrzeug
US11402409B1 (en) 2021-03-22 2022-08-02 Allegro Microsystems, Llc Differential current sensor package
JPWO2023021750A1 (zh) * 2021-08-19 2023-02-23
US11768230B1 (en) * 2022-03-30 2023-09-26 Allegro Microsystems, Llc Current sensor integrated circuit with a dual gauge lead frame
CN114887912B (zh) * 2022-05-05 2024-01-09 湖南金凯循环科技股份有限公司 一种具有漏电检测合格品输出功能的锂电池盖板测试装置
JP7329115B1 (ja) * 2022-10-04 2023-08-17 旭化成エレクトロニクス株式会社 電流センサ

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19819470A1 (de) * 1998-01-08 1999-07-22 Lust Antriebstechnik Gmbh Verfahren zum potentialfreien Messen von Strömen durch die Aufzeichnung des von ihnen verursachten Magnetfeldes sowie Vorrichtungen zur Durchführung des Verfahrens
US20060255797A1 (en) * 2005-05-16 2006-11-16 Allegro Microsystems, Inc. Integrated magnetic flux concentrator
US20180074137A1 (en) * 2015-04-10 2018-03-15 Allegro Microsystems, Llc Hall effect sensing element
US9958482B1 (en) * 2016-12-20 2018-05-01 Allegro Microsystems, Llc Systems and methods for a high isolation current sensor
US20180149677A1 (en) * 2016-11-29 2018-05-31 Allegro Microsystems, Llc Systems and Methods for Integrated Shielding in a Current Sensor
US20180158765A1 (en) * 2016-12-05 2018-06-07 Melexis Technologies Sa Integrated circuit package comprising lead frame
US20230060219A1 (en) * 2021-08-23 2023-03-02 Allegro Microsystems, Llc Packaged current sensor integrated circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10131139B4 (de) * 2001-06-28 2005-08-25 Infineon Technologies Ag Verfahren zur Herstellung großflächiger Membranmasken mittels Trockenätzen
US9222992B2 (en) * 2008-12-18 2015-12-29 Infineon Technologies Ag Magnetic field current sensors
US8283742B2 (en) * 2010-08-31 2012-10-09 Infineon Technologies, A.G. Thin-wafer current sensors
CA3022658A1 (en) * 2016-05-04 2017-11-09 Safran Electrical & Power Busbar current sensor assembly

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19819470A1 (de) * 1998-01-08 1999-07-22 Lust Antriebstechnik Gmbh Verfahren zum potentialfreien Messen von Strömen durch die Aufzeichnung des von ihnen verursachten Magnetfeldes sowie Vorrichtungen zur Durchführung des Verfahrens
US20060255797A1 (en) * 2005-05-16 2006-11-16 Allegro Microsystems, Inc. Integrated magnetic flux concentrator
US20180074137A1 (en) * 2015-04-10 2018-03-15 Allegro Microsystems, Llc Hall effect sensing element
US20180149677A1 (en) * 2016-11-29 2018-05-31 Allegro Microsystems, Llc Systems and Methods for Integrated Shielding in a Current Sensor
US20180158765A1 (en) * 2016-12-05 2018-06-07 Melexis Technologies Sa Integrated circuit package comprising lead frame
US9958482B1 (en) * 2016-12-20 2018-05-01 Allegro Microsystems, Llc Systems and methods for a high isolation current sensor
US20230060219A1 (en) * 2021-08-23 2023-03-02 Allegro Microsystems, Llc Packaged current sensor integrated circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116314059A (zh) * 2023-04-27 2023-06-23 宁波中车时代传感技术有限公司 一种封装芯片及电流传感器
CN116314059B (zh) * 2023-04-27 2023-08-15 宁波中车时代传感技术有限公司 一种封装芯片及电流传感器

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