CN111063674A - 一种面向PoP三维封装的垂直互连结构及制作方法 - Google Patents

一种面向PoP三维封装的垂直互连结构及制作方法 Download PDF

Info

Publication number
CN111063674A
CN111063674A CN201911241982.2A CN201911241982A CN111063674A CN 111063674 A CN111063674 A CN 111063674A CN 201911241982 A CN201911241982 A CN 201911241982A CN 111063674 A CN111063674 A CN 111063674A
Authority
CN
China
Prior art keywords
substrate
chip
module
metal column
pop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911241982.2A
Other languages
English (en)
Inventor
杨静
王波
刘勇
彭超
刘明
闵志先
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 38 Research Institute
Original Assignee
CETC 38 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 38 Research Institute filed Critical CETC 38 Research Institute
Priority to CN201911241982.2A priority Critical patent/CN111063674A/zh
Publication of CN111063674A publication Critical patent/CN111063674A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Combinations Of Printed Boards (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

本发明涉及一种面向PoP三维封装的垂直互连结构,包括顶层模块、底部模块、第一BGA焊球,所述顶层模块与底部模块通过第一BGA焊球焊接;其中,所述底部模块包括第二基板、第二塑封材料、第二芯片、第二引线及金属柱,所述第二基板的顶部设置有第二焊盘,所述第二焊盘的顶部上设置有第二芯片,本发明还公开了一种面向PoP三维封装的垂直互连结构制作方法。本发明通过金属柱与第一基板的锡膏焊接、金属柱与第一BGA焊球焊接、第一BGA焊球与第二基板焊接的方法,实现电性连接且机械连接;金属柱的导电率高,形成的导电体的电阻率低,从而具有良好的导电性能、导热性能。

Description

一种面向PoP三维封装的垂直互连结构及制作方法
技术领域
本发明涉及PoP三维集成封装领域,更具体涉及一种面向PoP三维封装的垂直互连结构及制作方法。
背景技术
POP(Package on Package,封装体叠层技术)封装是对不同功能的封装芯片进行三维堆叠,形成电气连接,实现封装的高度集成和小型化。
在POP封装中,TMV(through molding via,塑封通孔)是指在底层塑封模块的塑封料上垂直打孔至基板的焊盘处,然后通过对TMV孔进行金属化,通过BGA(Ball Grid Array焊球阵列封装)焊球与顶层模块进行互连,实现PoP叠层封装的一种互连方法。通过TMV技术可以缩小封装的尺寸,可以获得下一代PoP应用所需的更高的互连密度、性能和可靠性。
常规的TMV技术是采用激光或机械对底层模块的塑封料进行打孔,打孔至封装基板的焊盘上,然后再用无铅锡膏或锡球对TMV进行金属化填孔处理。然而实际上随着产品塑封厚度的增加,TMV孔深宽比将会增大,这将大幅度提高TMV金属化的难度,导致PoP三维封装无法实现有效的垂直互连。
公开号为“CN103441111B”的发明专利(申请日为2013.06.25)公开了一种三维封装互连结构及其制作方法,该三维封装互连结构采用以聚合物材料为核心和外围导电层形成导电柱体,对导电柱进行塑封形成垂直互连结构,现有技术公开的该发明虽然能够实现垂直互连,但是在制作过程中需要用到聚合物,而聚合物材料往往是不导电的,这就导致了以聚合物材料为核心和外围导电层形成导电柱体,导致导电性能较差。
发明内容
本发明所要解决的技术问题在于提供一种面向PoP三维封装的垂直互连结构及方法,以解决PoP三维封装有效垂直互连的同时,克服导致导电性能差的问题。
为解决上述问题,本发明提供如下技术方案:
一种面向PoP三维封装的垂直互连结构,包括顶层模块、底部模块、第一BGA焊球,所述顶层模块与底部模块通过第一BGA焊球焊接;其中,
所述底部模块包括第二基板、第二塑封材料、第二芯片、第二引线及金属柱,所述第二基板的顶部设置有第二焊盘,所述第二焊盘的顶部上设置有第二芯片,所述第二芯片的两端经过第二基板与第二焊盘键合相连;
所述第二基板的顶部于第二芯片的两端设置有若干个通过锡膏焊接连接的金属柱,所述第二基板的顶部还设置有与金属柱高度相平齐的第二塑封材料,同时金属柱的顶部与第一BGA焊球焊接。
顶层模块和第一BGA焊球通过底部模块相连,减少了制作焊接盘的过程,缩短了工艺以及制作成本;金属柱能够大大提高了导电性能与导热性能,性能更佳;同时金属柱直接采用回流焊接方式与第二基板、金属柱相连,实现垂直PoP三维封装有效垂直互连,降低了制作时间与成本,有效缩短制作周期。
作为本发明进一步的方案:所述金属柱可以为铜基、镍基合金,或表面镀有UBM层的金属柱;
相比其他材料,采用铜基、镍基合金,或表面镀有UBM层的金属柱,具有良好的导电性能以及导热性能。
作为本发明进一步的方案:所述顶层模块包括第一基板、第一塑封材料、第一引线及第一芯片,所述第一基板的顶部设置第一焊盘,所述第一焊盘的顶部设置有粘贴连接的第一芯片,所述第一芯片的两端通过第一引线与第一焊盘键合相连,所述第一基板的顶部与第一BGA焊球的焊接。
顶层模块通过第一基板与第一BGA焊球相连,也可缩短生产周期,同时直接焊接第一BGA焊球,工艺简单,连接可靠。
作为本发明进一步的方案:还包括第二BGA焊球,所述底部模块的底部还焊接有第二BGA焊球,通过第二BGA焊球与电路板电性连接。
通过设置第二BGA焊球,减少了设置焊盘的工序,降低了生产成本,同时连接也是更加可靠。
一种面向PoP三维封装的垂直互连结构制作方法,步骤如下:
S1、首先制作底层模块;
S2、制作顶层模块;
S3、顶层模块与底层模块之间通过第一BGA焊球相连;同时在底层模块的底部还焊接若干个第二BGA焊球。
通过焊球连接,省去了多个焊盘的制作过程,制作工艺简单,生产成本低。
作为本发明进一步的方案:所述步骤S1包括;
S11、封装第二基板上印刷若干个锡膏;
S12、在锡膏印刷后的第二基板上安装工装,所述工装为“凹”字形,所述工装的横向部分开设有若干个与锡膏位置相对应的通孔,通过通孔对金属柱定位,然后将焊接金属柱插入通孔并与锡膏位置相贴合,进行焊接;
S13、焊接完成后,移去工装;
S14、清洗、贴片和引线键合;
第二基板上安装第一焊盘,使用点胶机在第一焊盘进行点胶,然后启动芯片拾取设备,将芯片贴装于第一焊盘上,再放入烘箱进行烘烤,烘烤温度、烘烤时间可以根据实际进行自行确定,胶水固化后取出;采用等离子清洗或水洗完成第二基板表面的清洗;最后通过引线键合方法,将芯片的I/O端口与第二基板上的第一焊盘通过引线进行键合;
S15、塑封;
通过塑封设备,对金属柱和芯片的第一基板进行塑封;
S16、将塑封磨削减薄,露出金属柱顶端;
所述减薄处理为粗磨和精磨工艺,塑封完成以后,要在第二塑封材料的顶部进行减薄处理,露出的金属柱顶端。
作为本发明进一步的方案:所述焊接方法为回流焊接。
回流焊接的方法,相比电镀、蒸镀、磁控溅射、物理或化学气相沉积等工艺,过程更加简单。
作为本发明进一步的方案:所述塑封材料为环氧塑封料。
作为本发明进一步的方案:塑封后的第二塑封材料高度要高于金属柱高度100um以上。
作为本发明进一步的方案:制作顶层模块,步骤依次为清洗、贴片和引线键合、塑封,与步骤S14、S15相同。
与现有技术相比,本发明的有益效果是:
1、本发明通过金属柱替代常规锡膏填充工艺,不会产生金属化失效问题,并且TMV垂直金属化良率可达100%,同时通过金属柱与第一基板的锡膏焊接、金属柱与第一BGA焊球焊接、第一BGA焊球与第二基板焊接的方法,实现电性连接且机械连接;完成PoP三维封装有效垂直互连,省去焊接盘的制作方法,同时金属柱为铜基、镍基合金,或表面镀有UBM层的金属柱,金属柱的导电率高,形成的导电体的电阻率低,从而具有良好的导电性能、导热性能。
2、本发明采用回流焊接的方法,相比电镀、蒸镀、磁控溅射、物理或化学气相沉积等工艺,过程更加简单。
3、本发明采用金属柱作为PoP封装上下两个模块的电互连和机械互连,实现PoP底层模块的封装基板上表面电路与PoP顶层模块之间有效垂直互连,不需要进行布线,对于射频信号的传输,阻抗匹配设计更加简洁,信号传输损耗低。
4、现有技术中两个模块相连,通常还需要制作焊接盘,再用焊接盘与连接件相连,而本发明中顶层模块和第一BGA焊球通过底部模块相连,不仅连接牢固,还减少了制作焊接盘的过程,缩短了工艺以及制作成本。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例。
图1为本发明实施例1提供的一种面向PoP三维封装的垂直互连结构的结构示意图。
图2为本发明实施例2提供的基板印刷锡膏示意图。
图3为本发明实施例2提供的基板焊接金属柱示意图。
图4为本发明实施例2提供的移去工装示意图。
图5为本发明实施例2提供的芯片安装示意图。
图6为本发明实施例2提供的塑封示意图。
图7为本发明提供的磨削处理示意图。
图中:1-顶层模块,101-第一基板,102-第一塑封材料,103-第一引线,104-第一芯片,2-底部模块,201-第二基板,202-第二塑封材料,203-第二芯片,204-第二引线,205-金属柱,3-第一BGA焊球,4-第二BGA焊球。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白,以下结合附图及实施例,对本发明进行进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本发明,并不用于限定本发明。
实施例1
如图1,图1为本发明实施例1提供的一种面向PoP三维封装的垂直互连结构的结构示意图,一种面向PoP三维封装的垂直互连结构,包括顶层模块1、底部模块2、第一BGA焊球3,所述顶层模块1与底部模块2通过第一BGA(Ball Grid Array,焊球阵列封装)焊球3垂直焊接相连,所述底部模块2的底部还焊接有第二BGA焊球4,通过第二BGA焊球4与电路板电性连接。
顶层模块1和底部模块2通过第一BGA焊球3实现电性连接且机械连接,连接牢固,减少了制作焊接盘的过程,缩短了工艺以及制作成本。
其中,所述顶层模块1包括第一基板101、第一塑封材料102、第一引线103及第一芯片104,所述第一基板101的顶部设置第一焊盘,所述第一焊盘的顶部设置有粘贴连接的第一芯片104,所述第一芯片104的两端分别通过第一引线103与第一焊盘键合,实现电性连接,所述第一基板101的顶部与第一BGA焊球3的焊接。
所述底部模块2包括第二基板201、第二塑封材料202、第二芯片203、第二引线204及金属柱205,所述第二基板201的顶部设置有第二焊盘,所述第二焊盘的顶部上粘贴有第二芯片203,所述第二芯片203的两端经过第二基板201与第二焊盘键合,实现电性连接,所述第二基板201的顶部于第二芯片203的两端设置有若干个通过锡膏焊接连接的金属柱205,所述第二基板201的顶部还设置有与金属柱205高度相平齐的第二塑封材料202,从而使金属柱205的顶部裸露出来,同时金属柱205的裸露部分与第一BGA焊球3通过回流焊的方式焊接。
本实施例中,所述金属柱205的数量优选为两个。
其中,所述金属柱205可以为铜基、镍基合金,或表面镀有UBM层的金属柱,大大提高了导电性能与导热性能,性能更佳;
同时金属柱205直接采用回流焊接方式与第二基板201、金属柱205相连,降低了制作时间与成本,有效缩短制作周期。
实施例2
一种面向PoP三维封装的垂直互连结构的制作方法,步骤如下:
S1、首先制作底层模块2;
S11、封装第二基板201上印刷若干个锡膏,印刷的锡膏目的是用于金属柱205或可焊元器件的回流焊接;如图2,图2为本发明实施例2提供的基板印刷锡膏示意图;
进一步的,本实施例中,所述锡膏的数量为两个,沿着第二基板201长边对称设置。
进一步的,本实施例中,所述金属柱205可以是铜基、镍基合金,或表面镀有UBM层的金属柱。
S12、在锡膏印刷后的第二基板201上安装工装,并回流焊接金属柱205;如图3所示,图3为本发明实施例2提供的基板焊接金属柱示意图,所述工装为“凹”字形,所述工装的横向部分开设有若干个与锡膏位置相对应的通孔,用于放置和固定金属柱205;且工装材质是铝合金框架结构;
本实施例中,通孔的数量优选为两个,左右对称设置于工装上。工装的目的是用于金属柱205的定位,且工装材质为铝合金框架,而铝合金材料导热性能好,升降温速度快,不会影响接下来的回流焊。
本实施例中,回流焊接是常规工艺,主要通过保护气体加热融化焊膏,待温度降低焊膏固化后,可实现金属柱205与封装第二基板201的可靠连接;而金属柱205可以进行直接焊接,不需要再进行布线操作,导电性能、导热性能更佳,对于射频信号的传输,阻抗匹配设计也是十分简洁,信号传输损耗低。
S13、移去工装;
S14、清洗、贴片和引线键合;
如图4和图5,图4为本发明实施例2提供的移去工装示意图,图5为本发明实施例2提供的芯片安装示意图,在第二基板201上安装第一焊盘,使用点胶机在第一焊盘进行点胶,然后启动芯片拾取设备,将芯片203贴装于第一焊盘上,再放入烘箱进行烘烤,烘烤温度、烘烤时间可以根据实际进行自行确定,胶水固化后取出;采用等离子清洗或水洗完成第二基板201表面的清洗;最后通过引线键合方法,将芯片203的I/O端口与第二基板201上的第一焊盘通过引线204进行键合。
S15、塑封;
如图6所示,图6为本发明实施例2提供的塑封示意图,通过塑封设备,对金属柱205和芯片的第一基板101进行塑封;塑封的目的是为了保护芯片和金属柱205;
本实施例中,塑封材料优选为采用环氧塑封料。
金属柱205可以根据电讯设计和塑封尺寸要求选择合适材料、直径、高度;为了将铜柱完全包裹住,塑封后的第二塑封材料202高度要高于金属柱205高度100um以上。
S16、将塑封磨削减薄,露出金属柱205顶端;
如图7,图7为本发明提供的磨削处理示意图,塑封完成以后,要在第二塑封材料202的顶部进行减薄处理,目的是露出的金属柱205顶端;
本实施例中,减薄处理方式为粗磨和精磨工艺,通过粗磨和精磨工艺,将塑封高度降低,露出金属柱205表面。
S2、制作顶层模块1,清洗、贴片和引线键合、塑封制作顶层模块1,过程与步骤S14、S15的过程相同;
S3、顶层模块1与底层模块2之间通过第一BGA焊球3相连;
首先通过钢网印刷板,在顶层模块1的第一基板101上与金属柱205相对应的位置印刷锡膏;接着通过激光进行植球或漏板植球,再通过回流焊进行回流焊接,完成第一基板101与第一BGA焊球3相连。
然后采用钢网在第二焊盘上印刷锡膏,并将完成BGA植球的顶层模块与完成锡膏印刷的底层模块进行堆叠,进入回流炉,完成回流焊,实现POP堆叠封装。
其中,回流焊在回流炉内进行,炉内保护气体为氮气,回流焊的峰值温度因焊膏的不同而不同,一般无铅焊膏的最高温度在230~250℃,有铅焊膏在210~230℃。
工作原理:本发明通过预埋金属柱205替代常规锡膏填充工艺,不会产生金属化失效问题,导电性能好,并且TMV垂直金属化良率可达100%,同时通过金属柱与第一基板的锡膏焊接、金属柱205与第一BGA焊球焊接3、第一BGA焊球4与第二基板201焊接的方法,采用金属柱205作为PoP封装上下两个模块的电互连和机械互连,制作过程更加简单,省去焊盘的制作方法,成本更低。
值得说明的是,传统PoP封装结构有两种;一种是底层模块中露出与顶层模块互连的焊盘,采用大BGA焊球,直接将上下两个模块连接起来;采用大BGA焊球是为了要求高出底层模块芯片的塑封高度;如专利“CN201420050600.4”中提到的“基板与基板之间通过焊球或铜柱连接”;
另一种方法是,底层模块整体塑封,采用激光打孔,直接打到底层模块的基板焊盘上,然后采用锡膏或电镀,将孔填充,实现金属化;如专利“CN201410849046.0”。
相比以上两种方法,本发明则是在塑封之前,通过印刷锡膏和回流焊的方法,在封装基板上,预先焊接上可焊的金属柱205,然后进行塑封和磨削,露出金属柱205作为与第一BGA焊球焊接3对应的焊盘;避免了打孔工序,可实现高深宽比的垂直连接结构,可以获得规则的柱状电气垂直传输路径,并可以实现高精度和高可靠性的垂直互连。
在本发明的描述中,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本发明中的具体含义。
以上所述仅为本发明的较佳实施例而已,并不用以限制本发明,凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等,均应包含在本发明的保护范围之内。

Claims (10)

1.一种面向PoP三维封装的垂直互连结构,其特征在于,包括顶层模块(1)、底部模块(2)、第一BGA焊球(3),所述顶层模块(1)与底部模块(2)通过第一BGA焊球(3)固定相连;其中,所述底部模块(2)包括第二基板(201)、第二塑封材料(202)、第二芯片(203)、第二引线(204)及金属柱(205),所述第二基板(201)的顶部设置有第二焊盘,所述第二焊盘的顶部上设置有第二芯片(203),所述第二芯片(203)的两端经过第二基板(201)与第二焊盘键合相连;
所述第二基板(201)的顶部于第二芯片(203)的两端设置有若干个通过锡膏连接的金属柱(205),所述第二基板(201)的顶部还设置有与金属柱(205)高度相平齐的第二塑封材料(202),同时金属柱(205)的顶部与第一BGA焊球(3)固定连接。
2.根据权利要求1所述的一种面向PoP三维封装的垂直互连结构,其特征在于,所述金属柱(205)可以是铜基、镍基合金,或表面镀有UBM层的金属柱。
3.根据权利要求1所述的一种面向PoP三维封装的垂直互连结构,其特征在于,所述顶层模块(1)包括第一基板(101)、第一塑封材料(102)、第一引线(103)及第一芯片(104),所述第一基板(101)的顶部设置第一焊盘,所述第一焊盘的顶部设置有粘贴连接的第一芯片(104),所述第一芯片(104)的两端通过第一引线(103)与第一焊盘键合相连,所述第一基板(101)的顶部与第一BGA焊球(3)的焊接。
4.根据权利要求1-3任意所述的一种面向PoP三维封装的垂直互连结构,其特征在于,还包括第二BGA焊球(4),所述底部模块(2)的底部还焊接有第二BGA焊球(4),通过第二BGA焊球(4)与电路板电性连接。
5.一种基于权利要求1-4任一所述的一种面向PoP三维封装的垂直互连结构的制作方法,其特征在于,步骤如下:
S1、首先制作底层模块(2);
S2、制作顶层模块(1);
S3、顶层模块(1)与底层模块(2)之间通过第一BGA焊球(3)相连;同时在底层模块(2)的底部还设置若干个第二BGA焊球(4)。
6.根据权利要求5所述的一种面向PoP三维封装的垂直互连结构制作方法,其特征在于,所述步骤S1包括;
S11、封装第二基板(201)上印刷若干个锡膏;
S12、在锡膏印刷后的第二基板(201)上安装工装,所述工装为“凹”字形,所述工装的横向部分开设有若干个与锡膏位置相对应的通孔,通过通孔对金属柱(205)定位,然后将焊接金属柱(205)插入通孔并与锡膏位置相贴合,进行焊接;
S13、焊接完成后,移去工装;
S14、清洗、贴片和引线键合;
第二基板(201)上安装第一焊盘,使用点胶机在第一焊盘进行点胶,然后启动芯片拾取设备,将芯片(203)贴装于第一焊盘上,再放入烘箱进行烘烤,胶水固化后取出;然后将第二基板(201)表面清洗;最后通过引线键合方法,将芯片(203)的I/O端口与第二基板(201)上的第一焊盘通过引线(204)进行键合;
S15、塑封;
通过塑封设备,对金属柱(205)和芯片的第一基板(101)进行塑封;
S16、将塑封磨削减薄,露出金属柱(205)顶端;
所述减薄处理为粗磨和精磨工艺。
7.根据权利要求6所述的一种面向PoP三维封装的垂直结构制作方法,其特征在于,步骤S13中,所述焊接方法为回流焊接。
8.根据权利要求6所述的一种面向PoP三维封装的垂直互连方法,其特征在于,所述塑封材料为环氧塑封料。
9.根据权利要求6所述的一种面向PoP三维封装的垂直互连方法,其特征在于,塑封后的第二塑封材料(202)高度要高于金属柱高度100um以上。
10.根据权利要求6所述的一种面向PoP三维封装的垂直互连方法,其特征在于,制作顶层模块(1)的步骤依次为清洗、贴片和引线键合、塑封。
CN201911241982.2A 2019-12-06 2019-12-06 一种面向PoP三维封装的垂直互连结构及制作方法 Pending CN111063674A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911241982.2A CN111063674A (zh) 2019-12-06 2019-12-06 一种面向PoP三维封装的垂直互连结构及制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911241982.2A CN111063674A (zh) 2019-12-06 2019-12-06 一种面向PoP三维封装的垂直互连结构及制作方法

Publications (1)

Publication Number Publication Date
CN111063674A true CN111063674A (zh) 2020-04-24

Family

ID=70299982

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911241982.2A Pending CN111063674A (zh) 2019-12-06 2019-12-06 一种面向PoP三维封装的垂直互连结构及制作方法

Country Status (1)

Country Link
CN (1) CN111063674A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111732069A (zh) * 2020-06-18 2020-10-02 南通智通达微电子物联网有限公司 气敏传感器及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202394881U (zh) * 2012-01-04 2012-08-22 日月光半导体制造股份有限公司 堆叠用半导体封装结构
CN103681607A (zh) * 2012-09-17 2014-03-26 新科金朋有限公司 半导体器件及其制作方法
CN104332457A (zh) * 2014-09-05 2015-02-04 华进半导体封装先导技术研发中心有限公司 高密度IO互连PoP堆叠封装结构及其制造工艺
CN205376514U (zh) * 2016-01-23 2016-07-06 重庆三峡学院 一种三维PoP堆叠封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202394881U (zh) * 2012-01-04 2012-08-22 日月光半导体制造股份有限公司 堆叠用半导体封装结构
CN103681607A (zh) * 2012-09-17 2014-03-26 新科金朋有限公司 半导体器件及其制作方法
CN104332457A (zh) * 2014-09-05 2015-02-04 华进半导体封装先导技术研发中心有限公司 高密度IO互连PoP堆叠封装结构及其制造工艺
CN205376514U (zh) * 2016-01-23 2016-07-06 重庆三峡学院 一种三维PoP堆叠封装结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111732069A (zh) * 2020-06-18 2020-10-02 南通智通达微电子物联网有限公司 气敏传感器及其制备方法

Similar Documents

Publication Publication Date Title
US6350633B1 (en) Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
TWI508196B (zh) 具有內建加強層之凹穴基板之製造方法
US6611052B2 (en) Wafer level stackable semiconductor package
JP5132101B2 (ja) スタックパッケージ構造体及びその製造に用いる単体パッケージと、それらの製造方法
TWI664696B (zh) 用於嵌入式半導體裝置封裝的電性互連結構及其製造方法
US6562709B1 (en) Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
WO2012012321A2 (en) Stackable molded microelectronic packages with area array unit connectors
US20100314744A1 (en) Substrate having single patterned metal layer exposing patterned dielectric layer, chip package structure including the substrate, and manufacturing methods thereof
CN109244231B (zh) 一种声表面滤波芯片的封装结构及其封装方法
CN109244230B (zh) 一种声表面滤波芯片的封装结构及其封装方法
WO2009146587A1 (en) Bongding method for through-silicon-via based 3d wafer stacking
US8723313B2 (en) Semiconductor package structure and method for manufacturing the same
US7612435B2 (en) Method of packaging integrated circuits
CN115312402B (zh) 基于激光的重分布和多堆叠的封装
US6403460B1 (en) Method of making a semiconductor chip assembly
CN102543908A (zh) 倒装芯片封装件及其制造方法
CN111063674A (zh) 一种面向PoP三维封装的垂直互连结构及制作方法
US20230260958A1 (en) Flip-Chip Package Assembly
CN219226269U (zh) 电子器件
CN107946282B (zh) 三维扇出型封装结构及其制造方法
US6551861B1 (en) Method of making a semiconductor chip assembly by joining the chip to a support circuit with an adhesive
CN114649226B (zh) 使用具有尖牙设计的预成形掩模的选择性emi屏蔽
CN114050144A (zh) 半导体封装装置及其制造方法
CN112885806B (zh) 基板及其制备方法、芯片封装结构及其封装方法
CN1996564A (zh) 封装方法及其结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200424

RJ01 Rejection of invention patent application after publication