CN111063379A - 存储器装置以及操作其以用于读取页面媒体流的方法 - Google Patents

存储器装置以及操作其以用于读取页面媒体流的方法 Download PDF

Info

Publication number
CN111063379A
CN111063379A CN201910953270.7A CN201910953270A CN111063379A CN 111063379 A CN111063379 A CN 111063379A CN 201910953270 A CN201910953270 A CN 201910953270A CN 111063379 A CN111063379 A CN 111063379A
Authority
CN
China
Prior art keywords
buffer
page
ecc
data
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910953270.7A
Other languages
English (en)
Other versions
CN111063379B (zh
Inventor
洪硕男
洪俊雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN111063379A publication Critical patent/CN111063379A/zh
Application granted granted Critical
Publication of CN111063379B publication Critical patent/CN111063379B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/1545—Determination of error locations, e.g. Chien search or other methods or arrangements for the determination of the roots of the error locator polynomial
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Pure & Applied Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Algebra (AREA)
  • Quality & Reliability (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

一种存储器装置以及操作其以用于读取页面媒体流的方法，该存储器装置是使用以下来操作诸如页面模式NAND闪存的存储器装置：第一管线级，将页面缓冲器清除至第二缓冲器层级且将页面传送至页面缓冲器；第二管线级，将第二缓冲器层级清除至第三缓冲器层级且将来自页面缓冲器的页面传送至第二缓冲器层级；第三管线级，将页面移动至第三缓冲器层级且以交错方式在页面的第一部分中的数据上执行第一错误更正码(Error‑correcting code，ECC)函数且输出页面的第一部分同时执行第二错误更正码函数，且在第三缓冲器层级中的页面的第二部分中的数据上执行第一错误更正码函数，且输出第二部分同时执行第二错误更正码函数。

Description

存储器装置以及操作其以用于读取页面媒体流的方法
本申请案主张2018年10月17日申请的美国临时专利申请案第62/746,770号(MXIC2273-0)的优先权，所述申请案以引用的方式并入本文中。
技术领域
本发明涉及支持连续读取操作且尤其支持连续页面读取操作的集成电路存储器装置，诸如NAND闪存装置。
背景技术
有时规定为tR的读取延迟为接收读取命令与在输出端处可获得读取命令所请求的数据的时间之间的时间。
此类型的延迟在NAND闪存装置中可相对较长。因此，针对一些操作，NAND闪存可比诸如NOR闪存的其他类型的存储器显著地更慢。
已开发出称为高速缓存读取以及称为连续读取的命令序列以解决NAND闪存装置的此延迟。
在高速缓存读取命令序列中，延迟tR可通过交迭某些程序来减小，诸如使用装置上的高速缓存或其他缓冲器存储器结构来进行误差检查及校正。在高速缓存读取命令序列中遭遇的延迟有时规定为tRCBSY。此可提高使用NAND闪存的系统的吞吐量。在连续命令序列中，NAND闪存装置已经配置以在初始延迟(tR)之后输出连续页面，以使得可在页面之间无延迟的情况下获得连续页面。NAND闪存的连续读取操作可包含三个基础步骤，如下：
(步骤1)开始阶段：主机需要向高速缓存发出页面读取(C1)命令以读出新页面地址的数据。花费读取延迟tR来读出页面数据。
(步骤2)依序连续读取阶段：主机在此阶段从存储器装置上的接口连续地读出数据。
(步骤3)结束阶段：取决于读取协议，主机需要发出「结束」(C3)命令(一些常见NAND闪存装置)或使CS自0升高至1(SPI NAND闪存装置)以终止连续连续读取操作。可花费复位延迟tRST来终止连续连续读取操作。
然而，即使对于连续读取操作而言，所涉及的延迟在一些设置中仍保持显著。举例而言，效能可通过可在上文步骤2中多快读出一个数据页面来测定。
需要提供可减少NAND闪存及其他类型的存储器装置中的连续读取操作的延迟的技术。
发明内容
存储器装置支持连续页面读取，所述存储器装置诸如页面模式NAND闪存，包含页面缓冲器及具有小于页面宽度的I/O宽度的I/O数据单元的输入/输出接口。输入/输出接口可包括串行接口(例如SPI)或并列接口。本文中所描述的技术可基于使用三个缓冲器层级的操作提供效能改善。此外，本文中所描述的技术可基于使用双级错误更正码(Error-correcting code，ECC)操作的操作提供效能改善。
描述一种存储器装置，包含：存储器阵列，其包含多个位线；页面缓冲器，其耦接至具有页面宽度的多个位线；I/O数据单元的输入/输出接口，其可具有小于页面宽度的I/O宽度；数据路径电路，其连接于页面缓冲器与接口之间，数据路径电路包含第二缓冲器层级及第三缓冲器层级；控制器，其响应于在输入/输出接口处所接收的命令来控制包含连续页面读取操作的存储器操作以在输入/输出接口处输出页面媒体流，连续读取操作包含将具有页面宽度的数据页面以页面读取间隔自存储器阵列传送至页面缓冲器，将数据页面自页面缓冲器传送至第二缓冲器层级，将数据页面自第二缓冲器层级传送至第三缓冲器层级，且将数据页面自第三缓冲器层级传送至输入/输出接口；以及ECC电路，连接至数据路径电路，所述ECC电路在数据路径电路中的页面上执行ECC操作。
ECC操作可包含在容纳于数据路径电路中的页面上执行第一ECC函数且在将连续读取操作的页面媒体流中的数据自数据路径电路传送至输入/输出接口期间执行第二ECC函数。此外，存储器装置可包含缓冲器数据总线系统，所述缓冲器数据总线系统可操作以将ECC电路连接至第二缓冲器层级以用于执行第一ECC函数。或者，存储器装置可包含缓冲器数据总线系统，所述缓冲器数据总线系统可操作以将ECC电路连接至第三缓冲器层级以用于执行第一ECC函数。
可提供控制器以控制连续页面读取操作来在I/O接口处输出页面媒体流。连续页面读取操作可包含一种操作存储器装置以用于读取页面媒体流的方法，装置包含页面缓冲器、第二缓冲器层级、第三缓冲器层级以及输入/输出接口，所述方法包括：在第一级中将前述页面的数据自页面缓冲器移动至第二缓冲器层级，且将当前页面自存储器阵列传送至页面缓冲器；在第二级中，将前述页面的数据自第二缓冲器层级移动至第三缓冲器层级且将当前页面自页面缓冲器传送至第二缓冲器层级；在第三级中，将来自前述页面的第一部分的数据自第三缓冲器层级传送至接口，且随后将来自前述页面的第二部分的数据自第三缓冲器层级传送至接口；以及在将来自页面缓冲器的当前页面经由第二缓冲器层级及第三缓冲器层级传送至接口期间在当前页面上执行ECC操作。
在本文中所描述的实施例中，数据路径电路可包含缓冲器存储器。此外，装置可包含连接至数据路径电路的误差检查及校正ECC电路。ECC电路在使得能够在装置的输入/输出接口处输出页面之前在数据路径电路中的页面上执行ECC函数。ECC电路可与数据块一起操作，所述数据块具有小于页面宽度且大于I/O宽度的ECC块。
数据路径电路可包含一个缓冲器层级中的缓冲器存储器，所述缓冲器存储器包含第一部分及第二部分以及数据路径，所述数据路径将缓冲器存储器的第一部分替代地连接至ECC电路且连接至I/O接口，并将缓冲器存储器的第二部分替代地连接至ECC电路且连接至I/O接口。
此外，数据路径电路可包含多级缓冲器存储器，除具有页面宽度(X)的页面缓冲器之外，所述多级缓冲器存储器包含第二缓冲器层级及第三缓冲器层级。第三缓冲器层级可包含第一部分及第二部分以及数据路径，所述数据路径将第三缓冲器层级的第一部分替代地连接至ECC电路且连接至I/O接口，并将第三缓冲器层级的第二部分替代地连接至ECC电路及I/O接口。第三缓冲器层级的第一部分及第二部分可具有小于页面宽度(例如ECC块的多个宽度)的缓冲器宽度(Y)，且数据路径可具有小于缓冲器宽度的总线宽度(Z)以用于将第三缓冲器层级的第一部分及第二部分替代地连接至ECC电路且连接至I/O接口。
本文中描述了存储器装置，诸如页面模式NAND闪存，包含页面缓冲器及具有小于页面宽度的I/O宽度的I/O数据单元的输入/输出接口，所述存储器装置支持用经划分的ECC函数的快速连续页面读取以改善吞吐量页面读取操作。输入/输出接口可包括串行接口(例如SPI)或并列接口。
描述了一种在存储器装置中的技术，其中存储器装置包含：存储器阵列，其包含多个位线；页面缓冲器，其耦接至具有页面宽度的多个位线；以及I/O数据单元的输入/输出接口，其具有小于页面宽度的I/O宽度。存储器装置包含数据路径电路，所述数据路径电路连接于页面缓冲器与接口之间，包含第二缓冲器层级及第三缓冲器层级。控制器响应于在输入/输出接口处所接收的命令来控制包含连续页面读取操作的存储器操作以在I/O接口处输出页面媒体流。连续读取操作可包含将具有页面宽度X的数据页面以页面读取间隔自存储器阵列传送至页面缓冲器，将数据页面自页面缓冲器传送至具有页面宽度X的第二缓冲器层级，将数据页面自第二缓冲器层级传送至第三缓冲器层级，且在具有总线宽度Z的数据路径上将数据页面自第三缓冲器层级传送至输入/输出接口，其中Z小于X。装置包含连接至数据路径电路的ECC电路，所述ECC电路在数据路径电路中的页面上执行第一ECC函数，且在将连续读取操作的页面媒体流中的数据自数据路径电路传送至输入/输出接口期间执行第二ECC函数。在此实例中，输入/输出接口处的输出速率受到执行第一ECC函数所需要的时间的限制。第二ECC函数与页面的传送交迭，且不影响吞吐量或对所述吞吐量具有较小影响。
描述了存储器装置的实例，其中第二缓冲器层级通过数据路径耦接至页面缓冲器，所述数据路径用于传送页面的第一部分及第二部分，在一个存储器循环中自页面缓冲器至第二缓冲器层级的ECC位使用传送路径，所述传送路径是至少一个页面及ECC位宽。此外，第三缓冲器层级可包含具有缓冲器宽度Y的耦接至第二缓冲器层级的第一部分及第二部分，其中Y小于X且大于Z，以用于在一个存储器循环中通过至少Y位宽的第一缓冲器间数据路径将页面及ECC位的第一部分及第二部分自第二缓冲器层级传送至第三缓冲器层级。另外，包含缓冲器数据总线系统，所述缓冲器数据总线系统可操作以将ECC电路连接至第三缓冲器层级的第一部分及第二部分中的每一者，以用于执行诸如校正子计算及密钥计算的第一ECC函数，且可操作以将第三缓冲器层级的第一部分及第二部分中的每一者经由诸如陈氏寻根法(Chien search)的第二ECC函数的组合逻辑连接至输入/输出接口，其中总线系统具有总线宽度Z，其中对于一些实例，Z可为一个字节或四个字节。第一ECC函数可包含在数据宽度Z上在第三缓冲器层级的第一部分及第二部分中的选定一者中的数据上连续操作，且第二ECC函数可包含在第一部分及第二部分中的选定一者至输入/输出接口的中间节点中修改数据宽度Z。
此外，存储器装置可包含第二缓冲器层级，所述第二缓冲器层级包含第一部分及第二部分，所述第一部分及第二部分通过缓冲器数据路径耦接至页面缓冲器，所述缓冲器数据路径用于在一个存储器循环中将页面及ECC位的第一部分自页面缓冲器传送至第一部分且用于将页面及ECC位的第二部分自页面缓冲器传送至第二缓冲器层级的第二部分。第二缓冲器层级的第一部分及第二部分可具有缓冲器，所述缓冲器具有Y。在所描述的实施例中，控制器可使用第二缓冲器层级以及ECC电路以用于连续页面读取操作中的第一ECC函数及使用第三缓冲器层级以用于第二ECC函数。
因此，针对快速连续读取操作，描述了三级缓冲系统，其中ECC电路包含分成2个部分的引擎。第一部分可执行第一ECC函数，诸如ECC计算步骤，如校正子及密钥计算，且第二部分可执行第二ECC函数，诸如误差校正，如陈氏寻根法。在数据输出期间第二ECC函数的此执行可相对于在数据输出之前在储存于缓冲器层级中的一者中的数据上执行两个ECC函数的系统而提高吞吐量。
描述了存储器阵列包括页面模式NAND闪存的实施例。本文中所描述的技术同样可应用于其他类型的存储器装置。
在审阅以下附图、详细描述以及申请专利范围之后可看出本发明的其他态样及优点。
附图说明
图1为支持如本文中所描述的快速连续页面读取的集成电路存储器装置的简化方块图。
图2为用于如本文中所描述的连续读取的命令序列的附图。
图3为如本文中所描述的替代命令序列连续读取的附图。
图4为绘示使用错误更正码(Error-correcting code，ECC)支持如本文中所描述的连续读取的装置的两级缓冲的方块图。
图5为使用两级缓冲进行如本文中所描述的页面连续读取的一个实施例的管线数据流图。
图6为绘示使用ECC支持如本文中所描述的连续读取的装置的三级缓冲的方块图。
图7为使用三级缓冲进行如本文中所描述的页面连续读取的一个实施例的管线数据流图。
图8为示出用于包含三级缓冲的系统的如本文中所描述的连续页面读取操作的流程图。
图9为绘示使用经划分ECC函数支持快速页面连续读取操作的装置的三级缓冲的方块图。
图10为针对替代实施例绘示使用经划分ECC函数支持快速页面连续读取操作的装置的三级缓冲的方块图。
图11为示出包含如图9或图10的三级缓冲的三级缓冲的系统的快速连续页面读取操作的流程图。
图12为示出针对使用第一ECC函数的第二层级缓冲器的替代方案进行系统的页面读取操作的流程图，所述系统包含如图9或图10的三级缓冲的三级缓冲。
【附图标记说明】
100：集成电路存储器装置
105、417、619、919：I/O接口
108：命令译码器
110：控制逻辑
120：区块
130、175、176、404、405、410、411、604、605、620、621、904、905、920、921：总线
140：译码器
145：字线
160、400、600、900：存储器阵列
165：位线
171、401、601、901：页面缓冲器
181、402：缓冲器BUF_A
182、403：缓冲器BUF_B
184、185、191：数据总线
190：误差检查及校正电路
195、418：输入/输出端口
303：读取频率
412、413、614、615、914、915、1001、1015：多任务器
414、415、616、617、916、929、932、1002、1010、1011、1016、1021：线
416、618、918、930：ECC电路
500、501、502、503、504：区域
602、906：缓冲器2_BUF_A
603、907：缓冲器2_BUF_B
611、911：缓冲器3_BUF_A
612、912：缓冲器3_BUF_B
625、925：端口
700、701：间隔
800、801、802、803、804、805、806、807、808、809、810、811、812、1100、1101、1102、1103、1104、1105、1106、1107、1108、1109、1110、1111、1112、1200、1201、1202、1203、1204、1205、1206、1207、1208、1209、1210：步骤
908、909：数据路径
931、1020：组合逻辑
1003：第一ECC函数电路
1004：第二ECC函数电路
0-1、0-2、1、2-1、2-2、3-1、3-2、4-1、4-2、5-1、5-2：层级
C1：第一命令
C2：高速缓存读取命令
CS#：芯片启用或芯片选择信号
ECC1：第一ECC函数
ECC2：第二ECC函数
SCLK：串行频率信号
SI：串行输入数据/地址信号
SO：串行输出数据信号
tR：读取延迟
tRST：复位延迟
X：页面宽度
X+1、X+2：页面
Y：缓冲器宽度
Z：总线宽度
具体实施方式
参考图1至图12提供本发明的实施例的详细描述。
图1为根据实施例的集成电路存储器装置的简化芯片方块图。集成电路存储器装置100包含单个集成电路基板上的储存数据的具有错误更正码(Error-correcting code，ECC)的存储器阵列160，所述存储器阵列诸如NAND闪存阵列。如本文中所描述的存储器装置同样可使用多芯片模块、堆叠芯片以及其他配置实施。
在集成电路存储器装置100上具有命令译码器108的控制逻辑110包含逻辑，诸如状态机，回应于所接收命令来执行如本文中所描述的连续读取操作。控制逻辑110通过附图上的箭头所表示输出控制信号且在总线130上寻址。应用于总线130上的地址可包含例如控制逻辑110中的地址计数器的输出或所接收命令中所携载的地址。
译码器140耦接至多个字线145且沿具有ECC的存储器阵列160中的列布置，且耦接至页面缓冲器171。页面缓冲器171耦接至多个位线165，所述多个位线沿具有ECC的存储器阵列160中的行布置以用于自具有ECC的存储器阵列160读取数据且将数据写入所述具有ECC的存储器阵列。
页面缓冲器171针对每一位线可包含一或多个储存元件。地址译码器140可选择具有ECC的存储器阵列160中特定存储单元且将所述特定存储单元经由各别连接位线耦接至页面缓冲器171。页面缓冲器171可储存并列地写入这些特定存储单元或自所述特定存储单元读取的数据。页面缓冲器171可具有包含数千个位的页面的页面宽度，诸如2K位或4K位或更多，加上包含相关联的ECC码的备用位。一个页面可包含多个ECC块，其中ECC块包含数据片段及相关联ECC码(亦即已在数据片段上针对ECC进行计算)。在实施例中，每一页面包含2个ECC块，所述ECC块具有等于页面的一半的ECC宽度，加上相关联ECC码的大小。在一些实施例中，每个页面可具有多于2个ECC块。
在此实施例中，缓冲器存储器结构包含第二缓冲器层级，在此实例中，所述第二缓冲器层级包含指定缓冲器BUF_A 181及缓冲器BUF_B 182的两个部分，其中第二缓冲器层级的每一部分可储存页面缓冲器的内容物的一部分，诸如一半，其中页面缓冲器的内容物的部分较佳地包含一或多个ECC块。此外，第二缓冲器层级的每一部分可独立地读取及写入。在一些实施例中，缓冲器BUF_A 181、缓冲器BUF_B 182可使用双端口存储器技术或多端口存储器技术实施，允许独立读取且写入不同地址，或可使用多个存储器库实施，所述多个存储器库具有分离的地址译码及读出电路。其他实施例可包含三级缓冲器结构，所述三级缓冲器结构包含页面缓冲器171及两个额外缓冲器层级。此外，可实施在页面缓冲器与接口之间的数据路径电路中的缓冲器存储器结构的其他配置。
页面缓冲器171与具有ECC的存储器阵列160经由X个数据线耦接，其中X为至少页面加ECC码宽度，且与缓冲器结构的第二层级缓冲器BUF_A 181、第二层级缓冲器BUF_B 182经由各Y位的总线175、总线176耦接，其中总线175、总线176可具有等于页面缓冲器171的一半宽度的宽度。第二层级缓冲器BUF_A 181、第二层级缓冲器BUF_B 182可各自使用静态随机存取存储器(static random access memory；SRAM)存储器结构通过高速缓存实施，例如，所述高速缓存具有一列乘多行架构。举例而言，页面可包含2048个位+包含ECC码的备用位，且缓冲器BUF_A181可具有一列以及1024(+包含ECC码的备用位)行或1024+包含ECC码的备用位的宽度。可操作缓冲器BUF_A 181及缓冲器BUF_B 182以使得页面缓冲器中的数据页面可并列地且使用一个缓冲器存储器循环并列地传送至缓冲器BUF_A 181及缓冲器BUF_B182。此外，可操作缓冲器BUF_A 181及缓冲器BUF_B 182以使得页面缓冲器中的数据页面的一个部分可并列地传送至缓冲器BUF_A 181及缓冲器BUF_B 182中的每一者，从而允许将页面的第一部分传送至第二缓冲器层级的第一部分(例如缓冲器BUF_A 181)，且在同一或不同缓冲器存储器循环中将页面的第二部分传送至第二缓冲器层级的第二部分(例如缓冲器BUF_B 182)。
第三层级缓冲器亦可使用静态随机存取存储器(SRAM)存储器结构通过高速缓存实施，例如，所述高速缓存具有一列乘多行架构。举例而言，页面可包含2048个位+包含ECC码的备用位，且第三层级缓冲器BUF_A可具有一列以及1024(+包含ECC码的备用位)行或1024+包含ECC码的备用位的宽度。可操作第三层级缓冲器BUF_A及第三层级缓冲器BUF_B以使得页面缓冲器中的数据页面可并列地且使用一个缓冲器存储器循环并列地传送至第三层级缓冲器BUF_A及第三层级缓冲器BUF_B。此外，可操作第三层级缓冲器BUF_A及第三层级缓冲器BUF_B以使得第二层级缓冲器中的数据页面的一个部分可并列地传送至第三层级缓冲器BUF_A及第三层级缓冲器BUF_B中的每一者，从而允许将页面的第一部分传送至第三缓冲器层级的第一部分，且在同一或不同缓冲器存储器循环中将页面的第二部分传送至第三缓冲器层级的第二部分。
误差检查及校正ECC电路190通过数据总线184及数据总线185耦接至缓冲器存储器结构(缓冲器BUF_A 181、缓冲器BUF_B 182以及三级实施例)。数据总线184及数据总线185可具有小于ECC块的总线宽度，诸如一个字节或一个字符，且通过ECC电路190使用以经由ECC块循环来执行误差检查及误差校正的ECC操作(例如校正子计算、密钥计算、陈氏寻根法)。ECC电路通过数据总线191耦接至缓冲器存储器结构(缓冲器BUF_A 181、缓冲器BUF_B182)以用于视需要来回移动数据。
可包含字节宽或多个字节宽的传输缓存器或FIFO的I/O接口105通过数据总线191耦接至ECC电路且耦接至缓冲器存储器结构(缓冲器BUF_A 181、缓冲器BUF_B 182)。
输入/输出数据及控制信号在集成电路存储器装置100上的接口105、命令译码器108、控制逻辑110以及输入/输出端口195或在集成电路存储器装置100内部或外部的其他数据源中移动。在一些实施例中，端口195可连接至芯片上主机电路，诸如通用处理器或专用应用程序电路，或提供由具有ECC的存储器阵列160支持的系统芯片函数的模块的组合。
在一个实施例中，接口105为包含一组I/O端口195的串行接口，经由所述串行接口使命令、地址以及数据通信。串行接口可为基于串行周边接口(Serial PeripheralInterface；SPI)总线规范或与其兼容，在所述串行周边接口总线规范中命令通道共享由地址及数据使用的I/O插脚。举例而言，集成电路存储器装置100可包含使用插脚以用于接收及传输SPI总线信号的输入端口/输出端口。一个插脚可连接至携载串行输入数据/地址信号SI的输入数据线，同样可用于命令。另一插脚或多个其他插脚可连接至携载串行输出数据信号SO的一或多个输出数据线。另一插脚可连接至携载串行频率信号SCLK的频率线。又另一插脚可连接至携载芯片启用或芯片选择信号CS#的控制线。亦可使用其他类型的接口，包含并列接口。特定集成电路存储器装置100上的I/O端口195可经配置以每接口频率(例如频率SCLK)循环并列地提供具有I/O数据宽度的输出数据，针对一些实例，所述I/O数据宽度可为1个位、4个位、8个位、16个位、32个位或大于32个位。I/O接口105可包含FIFO缓冲器、移位寄存器缓冲器或其他支持电路以及传输器，所述传输器用于以端口时钟速率传输在端口上的接口处所接收的数据，诸如SPI接口的SCLK速率。
在图1中所绘示的实例中，使用偏压配置状态机的控制逻辑110控制经由区块120中的一或多个电压供应所产生或提供的偏压配置电源电压的施加，诸如包含页面读取以将数据自存储器阵列中的页面传送至页面缓冲器的读取电压、程序化电压以及擦除电压。控制逻辑110耦接至多级缓冲器结构、ECC电路190以及具有ECC的存储器阵列160。
控制逻辑110及命令译码器108构成控制器，所述控制器可使用专用逻辑电路实施，所述专用逻辑电路包含状态机及支持逻辑。在替代实施例中，控制逻辑包括可实施于相同集成电路上的通用处理器，所述通用处理器执行计算机程序来控制装置的操作。在又其他实施例中，可采用专用逻辑电路与通用处理器的组合来实施控制逻辑。
控制器的命令译码器108及控制逻辑110经配置以执行连续读取操作。在本文中所描述的实施例中，控制器响应于在输入/输出接口处所接收的命令来控制存储器操作以在I/O接口处输出页面媒体流，所述存储器操作包含连续页面读取操作。
图2为绘示使用高速缓存读取命令格式进行连续读取操作的附图。在此操作中，通过第一命令C1针对页面X的页面读取开始连续读取。在读取延迟tR之后，发出高速缓存读取命令C2，且其后连续地输出页面的数据。在此实例中紧接在接收高速缓存读取命令C2之后输出页面X。在较佳系统中，连续输出后续页面X+1、页面X+2等而无需等待状态。在一些实施例中，连续读取在芯片选择信号例如自低切换至高时终止。
图3为绘示替代的连续读取操作的附图，其中使用读取频率来开始数据输出。此序列开始于连续读取命令C1，从而识别开始页面地址，页面X。读取频率303在读取延迟tR之后开始双态触发，且只要读取频率303双态触发，则连续地输出页面X、页面X+1、页面X+2等的数据。
连续读取的读取延迟可受到自阵列至页面缓冲器的页面读取传送的持续时间及ECC操作的持续时间的限制。自阵列至页面缓冲器的页面读取传送的持续时间可为阵列架构的函数。ECC操作的持续时间可取决于页面大小。因此在特定页面大小下，且针对给定ECC操作，存在ECC操作的持续时间长于自阵列至页面缓冲器的页面读取传送的持续时间的页面大小。因此针对较大页面大小，ECC效能可测定连续读取吞吐量效能。针对较小页面大小，自阵列至页面缓冲器的页面读取传送可测定连续读取吞吐量效能。
图4为示出包含可操作以用两级缓冲(页面缓冲器/缓冲器BUF_A 402、缓冲器BUF_B 403)进行页面连续读取的ECC电路的存储器阵列及数据路径电路的方块图。此为可例如在图1中所绘示的集成电路存储器装置100中采用的电路组织的一个实例。
在图4中，诸如NAND闪存阵列的存储器阵列400耦接至页面缓冲器401。数据可在单个页面读取操作期间自存储器阵列400并列地移动至页面缓冲器401。页面缓冲器401分别通过总线404及总线405耦接至包含缓冲器BUF_A 402及缓冲器BUF_B 403的数据路径电路。总线404可具有页面缓冲器401的宽度+ECC的一半的数据宽度，以用于在单个循环中将页面的一半自页面缓冲器401传送至缓冲器BUF_A402。同样，总线405可具有页面缓冲器401的宽度的一半的数据宽度，以用于在单个循环中将页面的一半自页面缓冲器401传送至缓冲器BUF_B 403。ECC位可包含于缓冲器BUF_A 402及缓冲器BUF_B 403中，或额外存储器元件可与缓冲器BUF_A 402及缓冲器BUF_B 403并列用于ECC位。
在有利实施例中，缓冲器BUF_A 402及缓冲器BUF_B 403经配置以容纳至少一个ECC块，所述ECC块包含数据及与数据相关联的ECC码，以使得可通过ECC电路416独立于另一缓冲器中的数据在所述数据上进行操作。
如所示出，数据路径电路包含连接至缓冲器BUF_A 402的总线410及连接至缓冲器BUF_B 403的总线411。总线410连接至多任务器412且连接至多任务器413。同样，总线411连接至多任务器412且连接至多任务器413。多任务器412的输出通过线414连接至ECC电路416。多任务器413的输出通过线415连接至I/O接口417，所述I/O接口提供所寻址页面的输出数据。数据可通过诸如字节或字符的可寻址单元在总线410及总线411上移动，所述可寻址单元可通过总线410、总线411支持，以供ECC电路416使用且以供接口417在I/O端口418上输出。
图5为示出利用数据路径电路进行如图2的页面连续读取的页面连续读取的数据流的附图，所述数据路径电路具有如图4的缓冲器层级的两个缓冲器层级(页面缓冲器/缓冲器BUF_A402、缓冲器BUF_B 403)。在附图中，水平轴表示时间，每一竖直层级对应于如下的特定数据移动：
0-1：接收新页面的页面读取命令C1。
0-2：自高速缓存媒体流内命令C2接收读取以读取数据。
1：将页面数据及ECC自存储器阵列移动至页面缓冲器(整页数据)。
2-1：将数据自页面缓冲器的第一半移动至缓冲器BUF_A 402。
2-2：将数据自页面缓冲器的第二半移动至缓冲器BUF_B 403。
3-1：在缓冲器BUF_A402中针对错误侦测及校正施加ECC逻辑。
3-2：在缓冲器BUF_B 403中针对错误侦测及校正施加ECC逻辑。
4-1：在I/O接口中将数据自缓冲器BUF_A 402移动至数据路径。
4-2：在I/O接口中将数据自缓冲器BUF_B 403移动至数据路径。
图5中未示出序列结束命令。所述序列结束命令可如上文所论述实施。
在图5中，在开始时在层级0-1处接收第一命令C1从而提供页面X的开始地址。如针对页面X由区域500内的元件所指示的沿对角线降至层级4-2，将页面X的数据在层级1处加载至页面缓冲器中。将页面的第一半自页面缓冲器在层级2-1处加载至缓冲器BUF_A中。此外，在稍后时间(或同时)，将页面的第二半在层级2-2处加载至缓冲器BUF_B中。在层级3-1处，在页面X的第一半在缓冲器BUF_A中时，ECC电路在页面的第一半中的一或多个ECC块上执行。稍后，在层级3-2处，在页面X的第二半在缓冲器BUF_B中时，ECC在页面的第二半中的一或多个ECC块上执行。最后，在层级4-1处，在层级0-2处接收高速缓存读取命令C2时将页面X的第一半提供至I/O接口以作为输出提供。在层级4-2处，页面的第二半数据会紧接着第一半数据输出后提供至I/O接口。
如本文中所描述，媒体流内命令C2(自高速缓存读取)可在连续读取序列中携载下一页面的地址。连续读取序列(区域501、区域502、区域503、区域504、......)可以此顺序执行，对一系列命令作出响应以输出页面媒体流。
图5中所绘示的程序为控制器对一系列命令作出响应以输出页面媒体流的实例。控制器回应于第一命令以开始连续页面读取操作，以将媒体流中的第一所寻址页面自存储器阵列传送至页面缓冲器，且将第一所寻址页面经由数据路径电路移动至接口。控制器响应于在读取延迟之后所接收的第一媒体流内命令以使得能够自I/O数据单元中的接口输出第一所寻址页面。
图6为示出存储器阵列及数据路径电路的方块图，所述数据路径电路包含可操作以用三级缓冲(页面缓冲器/缓冲器2_BUF_A 602、缓冲器2_BUF_B 603/缓冲器3_BUF_A611、缓冲器3_BUF_B 612)进行如本文中所描述的页面连续读取的ECC电路。此为可例如在图1的集成电路存储器装置100中采用的电路组织的另一实例。第二缓冲器层级及第三缓冲器层级可使用如上文结合图1所论述的SRAM及高速缓存技术实施。
吞吐量可使用如图6的三级缓冲的三级缓冲提高，在自阵列至页面缓冲器的页面读取传送的持续时间主导着连续读取效能的情况下，通过使用第二层级缓冲器以在完成ECC操作之前清除页面缓冲器。此可通过自阵列加载页面缓冲器且随后将数据移动至第二层级缓冲器来实现。此清除页面缓冲器以使得所述页面缓冲器可用于下一页面读取操作，同时将先前页面经由数据路径电路移动至接口，且执行ECC操作。此外，在ECC操作的持续时间主导着连续读取效能的情况下，吞吐量可通过将ECC操作划分至两个ECC函数中且在页面经由数据路径电路的移动的不同阶段期间执行两种函数来提高。
在图6中，诸如NAND闪存阵列的存储器阵列600耦接至页面缓冲器601。数据可在单个页面读取操作期间自存储器阵列600并列地移动至页面缓冲器601。页面缓冲器601通过总线604及总线605耦接至包含第二层级缓冲器的数据路径电路，所述第二层级缓冲器包含缓冲器2_BUF_A602及缓冲器2_BUF_B 603。总线604可具有页面缓冲器601的宽度的一半的数据宽度(包含ECC位)，以用于在单个循环中将页面的一半自页面缓冲器601传送至缓冲器2_BUF_A602。同样，总线605可具有页面缓冲器601的宽度的一半的数据宽度，以用于在单个循环中将页面的一半自页面缓冲器601传送至缓冲器2_BUF_B 603。
第二层级缓冲器(缓冲器2_BUF_A 602)通过数据路径耦接至第三层级缓冲器(缓冲器3_BUF_A 611)，所述数据路径可具有与总线604相同的宽度(亦即页面的一半)，使得能够在单个缓冲器存储器循环中将数据自缓冲器2_BUF_A 602传送至缓冲器3_BUF_A 611。同样，缓冲器2_BUF_B 603通过数据路径耦接至缓冲器3_BUF_B 612，所述数据路径可具有与总线605相同的宽度(亦即页面的一半)，使得能够在一个缓冲器存储器循环中将数据自缓冲器2_BUF_B 603传送至缓冲器3_BUF_B 612。在一些实施例中，第二层级缓冲器可具有与页面缓冲器相同的宽度，且可包含单个缓冲器结构而非如此处所示出的经划分结构。
如图所示，数据路径电路包含连接至缓冲器3_BUF_A 611的总线620及连接至缓冲器3_BUF_B 612的总线621。总线620连接至多任务器614且连接至多任务器615。同样，总线621连接至多任务器614且连接至多任务器615。多任务器614的输出通过线616连接至ECC电路618。多任务器615的输出通过线617连接至I/O接口619，所述I/O接口在端口625上提供所寻址页面的输出数据。数据可通过诸如字节或字符的可寻址单元在总线620及总线621上移动，所述可寻址单元可通过总线620、总线621支持，以供ECC电路618使用且以供接口619在端口625上输出。ECC电路618可包含第一ECC函数电路及可使用缓冲器2_BUF_A 602/缓冲器2_BUF_B 603、缓冲器3_BUF_A 611/缓冲器3_BUF_B 612结构替代地采用的第二ECC函数电路。在一些实施例中，总线620及总线621可耦接至第二缓冲器层级及第三缓冲器层级两者，包含缓冲器2_BUF_A 602/缓冲器2_BUF_B 603及缓冲器3_BUF_A 611/缓冲器3_BUF_B 612结构。ECC操作可包含第一ECC函数及第二ECC函数，所述第一ECC函数在容纳于数据路径电路的第二层级缓冲器及第三层级缓冲器中的一者中的页面上执行，所述第二ECC函数在容纳于数据路径电路的第二层级缓冲器及第三层级缓冲器中的一者中的页面上执行。
图7为示出利用数据路径电路进行页面连续读取的数据流的附图，所述数据路径电路具有如图6的缓冲器层级的三个缓冲器层级(页面缓冲器/缓冲器2_BUF_A 602、缓冲器2_BUF_B 603/缓冲器3_BUF_A 611、缓冲器3_BUF_B 613)。在附图中，水平轴表示时间，每一竖直层级对应于如下的特定数据移动：
0-1：接收第一页面的第一页面读取命令C1。
0-2：接收第二页面的第一媒体流内页面读取命令C2。
1：将页面数据及ECC自存储器阵列移动至页面缓冲器(整页数据)。
2：将页面数据自页面缓冲器移动至缓冲器2_BUF_A及缓冲器2_BUF_B。
3-1：将数据自缓冲器2_BUF_A中的页面的第一半移动至缓冲器3_BUF_A。
3-2：将数据自缓冲器2_BUF_B中的页面的第二半移动至缓冲器3_BUF_B。
4-1：在缓冲器3_BUF_A中针对错误侦测及校正施加ECC逻辑。
4-2：在缓冲器3_BUF_B中针对错误侦测及校正施加ECC逻辑。
5-1：在I/O接口中将数据自缓冲器3_BUF_A移动至数据路径。
5-2：在I/O接口中将数据自缓冲器3_BUF_B移动至数据路径。
图7中未示出序列结束命令。所述序列结束命令可如上文所论述实施。
在图7中，以间隔700在层级0-1处接收第一连续读取命令C1，从而识别序列的第一页面，即页面X。针对页面X沿对角线降至层级5-2，将页面X的数据在层级1处加载至页面缓冲器中。页面X的数据自页面缓冲器在来自下一页面X+1的数据加载至页面缓冲器之前在此实施例中的附图的层级2处的单个传送中加载至第一缓冲器层级中，所述第一缓冲器层级包含缓冲器2_BUF_A及缓冲器2_BUF_B。在将页面X的数据移出页面缓冲器至数据路径电路中之后，页面X+1的数据移动至页面缓冲器中。
随后，在层级3-1处，将来自缓冲器2_BUF_A的数据传送至第二缓冲器层级中的缓冲器3_BUF_A。其后或同时，在层级3-2处，将来自缓冲器2_BUF_B的数据传送至第三缓冲器层级中的缓冲器3_BUF_B。
在层级4-1中，ECC电路在缓冲器3_BUF_A中的页面X的ECC块上操作。在层级4-2处，ECC电路在缓冲器3_BUF_B中的页面X的ECC块上操作。
其后，在层级5-1处，可在接口处获得缓冲器3_BUF_A中的页面X的数据。
在层级5-2处，可在接口处获得缓冲器3_BUF_B中的页面X的数据。
在呈间隔700的第一连续读取命令C1之后，在tR之后以间隔701接收第二连续读取命令C2，同时在与C2对准的接口处输出(层级5-1)页面X的数据。
如图7中所示出，页面X+1的数据穿过数据路径电路，因此可在ECC电路的操作之后在I/O接口处以与页面X的末端相连的方式获得所述数据。程序如图7中所示出以管线化方式经由数据路径电路继续，直至终止连续读取操作为止。
图8为示出在连续读取操作中读取页面的阶段的流程图，包含用非连续页面的连续读取或用仅连续页面的连续读取。出于图8的目的，当前页面指定为页面X+1。前一页面指定为页面X，以使得所述页面可与图8中所绘示的流程对准。除在不必清除前一页面的数据路径的情况下流程可执行的第一页面外，此流程亦可应用于连续页面读取的页面媒体流中的任何页面。
图8以开始当前页面X+1的读取(步骤800)的命令开始。程序以首先将前一页面(页面X)的数据移出页面缓冲器至第二层级缓冲器(步骤801)开始。随后，在存储器读取操作中将当前页面X+1的数据加载至页面缓冲器中(步骤802)。然后，在流程中，将前一页面(页面X)的数据移出第二层级缓冲器(步骤803)。随后，将当前页面(页面X+1)的数据自页面缓冲器移动至第二层级缓冲器(步骤804)。使用如图6的架构，自页面缓冲器移动至第二层级缓冲器可以两个部分执行，移动至第二层级缓冲器2_BUF_A及第二层级缓冲器2_BUF_B的两个单独可获取的部分。
在将当前页面的数据移出第二层级缓冲器之前，制程涉及将前一页面X的第一半的数据自第三层级缓冲器移动至接口(步骤805)。随后，当前页面X+1的第一部分的数据可自第二层级缓冲器移动至第三层级缓冲器(步骤806)。使用如图6的架构，自第二层级缓冲器移动至第三层级缓冲器可以两个部分执行，移动至第三层级缓冲器3_BUF_A及第三层级缓冲器3_BUF_B的两个单独可获取的部分。在当前页面X+1的第一部分处于第三层级缓冲器中时，ECC函数可在当前页面X+1的第一部分上执行(步骤808)。ECC操作可包含在逐字节操作中或使用等于总线宽度的数据单元执行的多个步骤。在一个实例中，使用博斯-乔赫里-霍克文黑姆(Bose-Chaudhuri-Hocquenghem；BCH)格式，ECC操作包含校正子计算、密钥计算以及陈氏寻根法。
以可及时与在步骤806中将当前页面X+1的第一部分移动至第三层级缓冲器或与ECC函数的执行交迭的方式，来自前一页面X的第二半的数据可自第三层级缓冲器移动至接口(步骤807)。将数据自第三层级缓冲器移动至接口的此操作可为逐字节操作或使用等于总线宽度的数据单元执行的操作。随后，当前页面X+1的第二半的数据可自第二层级缓冲器移动至第三层级缓冲器(步骤809)。在当前页面X+1的第二部分处于第三层级缓冲器中时，ECC函数可在当前页面的第二部分上执行(步骤811)。
以可及时与在当前页面X+1的第二半上执行ECC函数交迭的方式，来自当前页面X+1的第一半的数据可自第三缓冲器层级移动至接口(步骤810)。再次，将数据自第三层级缓冲器移动至接口的此操作可为逐字节操作或使用等于总线宽度的数据单元执行的操作。
在当前页面的第一部分移动至接口之后，当前页面X+1的第二部分可移动至接口以完成当前页面的读取(步骤812)。
图8中所绘示的程序可视为管线操作，所述管线操作包含跨四个存储器层级移动页面的四个阶段，所述四个存储器层级包含页面缓冲器、第二层级缓冲器、第三层级缓冲器以及接口中的传输缓存器或FIFO。以管线化方式，阶段可用于通过在页面的序列上交迭操作来增加读取操作的吞吐量。管线实例中的吞吐量受到管线中的阶段中最长的持续时间的限制。因此，在一些实施中，如通过在输入/输出接口处的输出速率所测定的吞吐量受到将页面自第二缓冲器层级移动至第三缓冲器层级且在第三缓冲器层级中执行第一ECC函数所需要的时间的限制。维持此吞吐量的输入/输出接口的时钟速率仅需要足以在管线中的阶段中最长的持续时间内输出每一页面。较高时钟速率将需要主机在页面之间引入等待状态。
图8中所绘示的程序可表示集成电路存储器装置上的控制器中的逻辑，诸如图1中绘示的包含如图6的三级缓冲器结构的三级缓冲器结构的集成电路存储器装置。
图9为示出存储器阵列及数据路径电路的方块图，所述数据路径电路包含可操作以用三级缓冲(页面缓冲器/缓冲器2_BUF_A 906、缓冲器2_BUF_B 907/缓冲器3_BUF_A911、缓冲器3_BUF_B 912)进行快速连续读取操作的ECC电路，所述连续读取操作包含连续及非连续读取。此为可例如在图1的集成电路存储器装置100中采用的电路组织的另一实例。第二缓冲器层级及第三缓冲器层级可使用如上文结合图1所论述的SRAM及高速缓存技术实施。
在图9中，诸如NAND闪存阵列的存储器阵列900耦接至页面缓冲器901。数据可在单个页面读取操作期间自存储器阵列900并列地移动至页面缓冲器901。页面缓冲器901通过总线904及总线905耦接至数据路径电路，所述数据路径电路包含具有第一部分及第二部分的第二层级缓冲器，在此实例中，包含缓冲器2_BUF_A 906及缓冲器2_BUF_B 907。总线904可具有页面缓冲器901的宽度的一半的数据宽度，以用于在单个循环中将页面加ECC位的一半自页面缓冲器901传送至缓冲器2_BUF_A906。同样，总线905可具有页面缓冲器901的宽度的一半的数据宽度，以用于在单个循环中将页面加ECC位的一半自页面缓冲器901传送至缓冲器2_BUF_B 907。在一些实施例中，第二层级缓冲器可具有与页面缓冲器相同的宽度，且可包含单个缓冲器结构而非如此处所示出的经划分结构。此外，第二缓冲器层级的实施例可包含多于两个部分。
第二层级缓冲器(缓冲器2_BUF_A 906)耦接至第三层级缓冲器，所述第三层级缓冲器在此实例中包含两个部分，缓冲器3_BUF_A 911、缓冲器3_BUF_B 912。在此实例中，缓冲器3_BUF_A 911通过数据路径908能够在单个循环中将数据自缓冲器2_BUF_A 906传送至缓冲器3_BUF_A 911，所述数据路径可具有与总线904相同的宽度(亦即页面的一半)。同样，缓冲器2_BUF_B 907通过数据路径909耦接至缓冲器3_BUF_B 912，所述数据路径可具有与总线905相同的宽度(亦即页面的一半)，使得能够在一个循环中将数据自缓冲器2_BUF_B907传送至缓冲器3_BUF_B 912。此外，第三缓冲器层级的实施例可包含多于两个部分。
如图所示，数据路径电路包含连接至缓冲器3_BUF_A 911的总线920及连接至缓冲器3_BUF_B 912的总线921。总线920连接至多任务器914且连接至多任务器915。同样，总线921连接至多任务器914且连接至多任务器915。数据可通过诸如字节或字符的总线宽度Z可寻址单元在总线920及总线921上移动，所述可寻址单元可通过总线920、总线921支持，以供ECC电路918及ECC电路930使用，以供接口919在端口925上输出。
多任务器914的输出通过线916连接至包含电路918的ECC电路，所述电路用于诸如校正子计算及密钥计算的第一ECC函数ECC1及用于诸如陈氏寻根法的第二ECC函数ECC2。
缓冲器数据总线系统具有总线系统，所述总线系统在此实例中具有总线宽度Z，所述缓冲器数据总线系统可操作以将ECC电路连接至用于执行第一ECC函数的第三缓冲器层级的第一部分及第二部分中的每一者且可操作以将用于第二ECC函数的第三缓冲器层级的第一部分及第二部分中的每一者(经由组合逻辑)连接至输入/输出接口。第一ECC函数包含连续在第三缓冲器层级的第一部分及第二部分中的选定一者中的数据上对数据宽度Z进行操作，且第二ECC函数包含修改在自第三缓冲器层级的第一部分及第二部分中的选定一者至所示出的实例中的输入/输出接口的中间节点中的数据宽度Z。
多任务器915的输出通过线929连接至组合逻辑931，所述组合逻辑具有通过线932连接至I/O接口919的输出。组合逻辑931的第二输入端包含来自电路930中的第二ECC函数ECC2的错误校正数据。组合逻辑931可包括诸如XOR闸极的逻辑闸，所述逻辑闸将总线921上的数据与错误校正数据进行组合以提供线932上的错误经校正数据。组合逻辑的使用不需要额外缓存器阶段，且可在传送路径的时钟速率所允许的定时延迟内操作。
I/O接口919可包含用以自线932接收数据的FIFO的缓存器且在装置的端口925上提供所寻址页面的输出数据。
图10为示出存储器阵列及数据路径电路的方块图，所述数据路径电路包含可操作以用三层缓冲(页面缓冲器/缓冲器2_BUF_A 906、缓冲器2_BUF_B 907/缓冲器3_BUF_A911、缓冲器3_BUF_B 912)进行快速连续读取操作的ECC电路。此为可例如在图1的集成电路存储器装置100中采用的电路组织的另一实例。
在图10中，出于此描述的目的，与图9中的相应组件相同的组件具有相同附图标记且不再描述。
在图10中所绘示的实施例中，第二层级缓冲器的第一部分缓冲器2_BUF_A 906及第二部分缓冲器2_BUF_B 907连接至多任务器1001，所述多任务器的输出通过线1002连接至第一ECC函数电路1003。此外，第三层级缓冲器的第一部分缓冲器3_BUF_A 911及第二部分缓冲器3_BUF_B 912分别通过线1010及线1011连接至多任务器1015，所述多任务器的输出在线1016上提供至组合逻辑1020，所述组合逻辑的输出通过线1021连接至接口919。
ECC电路包含第一ECC函数电路1003及第二ECC函数电路1004。可使用缓冲器2_BUF_A 906/缓冲器2_BUF_B 907在装置上的控制器中的状态机或其他控制逻辑的控制下来采用第一ECC函数电路1003以产生校正数据。第二ECC函数电路1004耦接至组合逻辑1020以将与中间节点中的相应页面组合的校正数据提供至来自第三层级缓冲器的相应部分的接口。使用如图10的结构，可针对操作的第一部分使用第二层级缓冲器且针对操作的最终部分使用第三层级缓冲器来拆分ECC操作。
图11为示出在连续读取操作中读取页面的阶段的流程图。出于图11的目的，当前页面指定为页面X+1。前一页面指定为页面X，以使得所述页面可与图7中所绘示的流程对准。除在不必清除前一页面的数据路径的情况下流程可执行的第一页面外，此流程亦可应用于连续页面读取的页面媒体流中的任何页面。
图11以诱导当前页面X+1的读取(步骤1100)的命令开始。程序以首先将前一页面(页面X)的数据移出页面缓冲器至第二层级缓冲器(步骤1101)开始。随后，在存储器读取操作中将当前页面X+1的数据加载至页面缓冲器中(步骤1102)。然后，在流程中，将前一页面(页面X)的数据移出第二层级缓冲器(步骤1103)。随后，将当前页面(页面X+1)的数据自页面缓冲器移动至第二层级缓冲器(步骤1104)。使用如图9或图10的架构，自页面缓冲器移动至第二层级缓冲器可以两个部分执行，移动至第二层级缓冲器2_BUF_A 906及第二层级缓冲器2_BUF_B 907的两个单独可获取的部分。
在将当前页面的数据移出第二层级缓冲器之前，制程涉及将前一页面X的第一半的数据自第三层级缓冲器移动至接口(步骤1105)。随后，当前页面X+1的第一部分的数据可自第二层级缓冲器移动至第三层级缓冲器(步骤1106)。使用如图9或图10的架构，自第二层级缓冲器移动至第三层级缓冲器可以两个部分执行，移动至第三层级缓冲器3_BUF_A 911及第三层级缓冲器3_BUF_B 912的两个单独可获取的部分。在当前页面的第一部分处于第三层级缓冲器中时，第一ECC函数(如上文所论述的ECC1)可在当前页面的第一部分上执行(步骤1108)。ECC操作可包含在逐字节操作中或使用等于总线宽度的数据单元执行的多个步骤。在一个实例中，使用博斯-乔赫里-霍克文黑姆(BCH)格式，第一ECC函数包含校正子计算及密钥计算。
以可及时与在步骤1106中将当前页面的第一部分移动至第三层级缓冲器或与第一ECC函数的执行交迭的方式，来自前一页面X的第二半的数据可自第三层级缓冲器经由组合逻辑移动至接口以执行第二ECC函数(步骤1107)。将数据自第三层级缓冲器移动至接口的此操作可为逐字节操作或使用等于总线宽度的数据单元执行的操作。随后，当前页面X+1的第二半的数据可自第二层级缓冲器移动至第三层级缓冲器(步骤1109)。在当前页面X+1的第二部分处于第三层级缓冲器中时，第一ECC函数可在当前页面的第二部分上执行(步骤1111)。
以可及时与在当前页面的第二半上执行第一ECC函数交迭的方式，来自当前页面的第一半的数据可自第三缓冲器层级经由组合逻辑移动至接口以执行第二ECC函数(步骤1110)。第二ECC函数在BCH实例中可为陈氏寻根法。再次，将数据自第三层级缓冲器移动至接口的此操作可为逐字节操作或使用等于总线宽度的数据单元执行的操作。
在当前页面的第一部分在由第二ECC函数处理时移动至接口之后，当前页面的第二部分可经由组合逻辑移动至接口以执行第二ECC函数，来完成当前页面的读取(步骤1112)。
图11中所绘示的程序可视为管线操作，所述管线操作包含跨四个存储器层级移动页面的四个阶段，所述四个存储器层级包含页面缓冲器、第二层级缓冲器、第三层级缓冲器以及接口中的传输缓存器或FIFO。以管线化方式，阶段可用于通过在连续页面上交迭操作来增加读取操作的吞吐量。在管线实例中的吞吐量受到管线中的阶段中最长的持续时间的限制。在此情况下，最长阶段可为涉及将数据自第二缓冲器层级移动至第三缓冲器层级且在第三缓冲器层级中的数据上执行第一ECC函数的阶段。因此，在此实例中，连续页面读取的时钟速率可比图8的实例的时钟速率快。
图12为示出在连续读取操作中读取页面的阶段的流程图。出于图12的目的，当前页面指定为页面X+1。前一页面指定为页面X，以使得所述页面可与图8中所绘示的流程对准。此流程亦可应用于连续页面读取的页面媒体流中的任何页面。
图12以诱导当前页面X+1的读取(步骤1200)的命令。程序以首先将前一页面(页面X)的数据移出页面缓冲器至第二层级缓冲器(步骤1201)开始。随后，在存储器读取操作中将当前页面X+1的数据加载至页面缓冲器中(步骤1202)。然后，在流程中，将前一页面(页面X)的数据移出第二层级缓冲器(步骤1203)。随后，将当前页面(页面X+1)的数据自页面缓冲器移动至第二层级缓冲器(步骤1204)。使用如图10的架构，自页面缓冲器移动至第二层级缓冲器可以两个部分执行，移动至第二层级缓冲器2_BUF_A 906及第二层级缓冲器2_BUF_B907的两个单独可获取的部分。
在当前页面的第一部分处于第二层级缓冲器中时，第一ECC函数(如上文所论述的ECC1)可在当前页面的第一部分上执行(步骤1205)。ECC操作可包含在逐字节操作中或使用等于总线宽度的数据单元执行的多个步骤。在一个实例中，使用博斯-乔赫里-霍克文黑姆(BCH)格式，第一ECC函数包含校正子计算及密钥计算。
随后，来自当前页面的第一半的数据可自第二缓冲器层级移动至第三缓冲器层级3_BUF_A911的第一部分(步骤1206)。
以可及时与将当前页面的第一半移动至第三层级缓冲器交迭的方式，第一ECC函数可在第二层级缓冲器中的当前页面的第二部分上执行(步骤1207)。
在将当前页面的第一部分移动至第三层级缓冲器之后，所述第一部分可经由组合逻辑移动至接口以执行第二ECC函数(步骤1208)。第二ECC函数在BCH实例中可为陈氏寻根法。将数据自第二层级缓冲器移动至接口的此操作可为逐字节操作或使用等于总线宽度的数据单元执行的操作。
在当前页面的第二半上执行第一ECC函数之后，以可及时与页面的第一半的数据移动至接口交迭的方式，所述第二半可移动至第三层级缓冲器的第二半(步骤1209)。
在当前页面的第一部分在由第二ECC函数处理时移动至接口之后，当前页面的第二部分可经由组合逻辑移动至接口以执行第二ECC函数，来完成当前页面的读取(步骤1210)。
图11及图12中所绘示的程序可表示集成电路存储器装置上的控制器中的逻辑，诸如图1中所绘示的包含如图9或图10的三级缓冲器结构的三级缓冲器结构的集成电路存储器装置。
本文中描述了具有控制器的装置及响应于连续读取的命令序列的方法。
本文中描述了具有控制器的装置及响应于包含非连续页面的连续读取的命令序列的方法。
描述了具有控制器的装置及用于连续读取非连续页面的方法，所述方法包含接收规定开始地址的第一命令，且作为回应输出连续页面，以第一开始地址开始，同时响应于第一开始地址输出连续页面，接收相对于第一命令的连续页面指定序列外的第二开始地址的第二命令，且在接受第二命令及来自第一序列的页面完成之后，作为响应输出连续页面，以第二开始地址开始。
描述了具有控制器的装置及方法，所述方法包含连续读取操作，所述连续读取操作包含使用可插入于连续读取(与高速缓存读取类似)中以消除非连续页面之间的读取延迟的页面地址输入的命令。
描述了具有控制器的装置及方法，所述方法包含连续读取操作，所述连续读取操作包含使用可插入于连续读取中的页面地址输入的命令，命令将具有将下载至页面缓冲器的下一页面地址。
描述了具有控制器的装置及方法，所述方法包含连续读取操作，所述连续读取操作包含使用可插入于连续读取中的页面地址输入的命令；命令将具有将下载至页面缓冲器的下一页面地址，在所述页面缓冲器中在每一页面上发出命令。
描述了具有控制器的装置及方法，所述方法包含连续读取操作，所述连续读取操作包含使用可插入于连续读取中的页面地址输入的命令；命令将具有将下载至页面缓冲器的下一页面地址，在所述页面缓冲器中仅在存在非连续页面情形时发出命令。
描述了具有控制器的装置及响应于包含多个高速缓存层级以用于ECC操作的用于连续读取的命令序列的方法。
描述了具有控制器的装置及用于连续页面的连续读取的方法，所述方法包含经由页面缓冲器、第一级数据高速缓存以及第二级高速缓存以ECC操作使用第一级高速缓存及第二级高速缓存(作为第二层级缓冲器及第三层级缓冲器)移动页面。
尽管参考上文详述的较佳实施例及实例揭露本发明，但应理解，这些实施例意为说明性的而非限制性意义。预期在所属领域技术人员将容易地想到各种修改及组合，所述修改及组合将在本发明的精神及权利要求书的范畴内。

Claims (20)

1.一种存储器装置，包括：
存储器阵列，包含多个位线；
页面缓冲器，耦接至具有页面宽度的所述多个位线；
用于I/O数据单元的输入/输出接口，具有小于所述页面宽度的I/O宽度；
数据路径电路，连接于所述页面缓冲器与所述输入/输出接口之间，所述数据路径电路包含第二缓冲器层级及第三缓冲器层级；
控制器，响应于在所述输入/输出接口处所接收的命令来控制存储器操作以在所述输入/输出接口处输出页面媒体流，所述存储器操作包含连续页面读取操作，所述连续页面读取操作包含将具有所述页面宽度的数据的页面自所述存储器阵列传送至页面读取间隔中的所述页面缓冲器，将所述数据的所述页面自所述页面缓冲器传送至所述第二缓冲器层级，将所述数据的所述页面自所述第二缓冲器层级传送至所述第三缓冲器层级，以及将所述数据的所述页面自所述第三缓冲器层级传送至所述输入/输出接口；以及
错误更正码(Error-correcting code，ECC)电路，连接至所述数据路径电路，所述ECC电路在所述数据路径电路中的所述页面上执行ECC操作。
2.如权利要求1所述的存储器装置，其中所述ECC操作包含容纳于所述数据路径电路中的所述页面上的第一ECC函数及在将所述连续页面读取操作的所述页面媒体流中的所述数据自所述数据路径电路传送至所述输入/输出接口期间的第二ECC函数。
3.如权利要求2所述的存储器装置，包含缓冲器数据总线系统，所述缓冲器数据总线系统可操作以将所述ECC电路连接至所述第二缓冲器层级以用于执行所述第一ECC函数。
4.如权利要求2所述的存储器装置，其中：
所述第二缓冲器层级通过数据路径耦接至所述页面缓冲器，所述数据路径用于将所述页面及ECC位自所述页面缓冲器传送至所述第二缓冲器层级；以及
所述第三缓冲器层级包含第一部分及第二部分，所述第一部分及所述第二部分通过第一缓冲器间数据路径及第二缓冲器间数据路径耦接至所述第二缓冲器层级，所述第一缓冲器间数据路径用于将所述页面及所述ECC位的第一部分自所述第二缓冲器层级传送至所述第三缓冲器层级的所述第一部分，所述第二缓冲器间数据路径用于将所述页面及所述ECC位的第二部分自所述第二缓冲器层级传送至所述第三缓冲器层级的所述第二部分，
缓冲器数据总线系统，可操作以将所述ECC电路连接至所述第三缓冲器层级的所述第一部分及所述第二部分中的每一者以用于执行所述第一ECC函数，且可操作以将所述第三缓冲器层级的所述第一部分及所述第二部分中的每一者经由用于所述第二ECC函数的组合逻辑连接至所述输入/输出接口，所述缓冲器数据总线系统具有总线宽度Z。
5.如权利要求4所述的存储器装置，其中所述第一ECC函数包含在所述第三缓冲器层级的所述第一部分及所述第二部分中的选定一者中的数据上连续操作，且所述第二ECC函数包含修改所述第三缓冲器层级的所述第一部分及所述第二部分中的选定一者与所述输入/输出接口的中间节点中的数据。
6.如权利要求2所述的存储器装置，其中所述第一ECC函数包括校正子计算及密钥计算，且所述第二ECC函数包括陈氏寻根法(Chien search)。
7.如权利要求3所述的存储器装置，其中所述第二缓冲器层级包含第一部分及第二部分，所述第一部分及所述第二部分通过缓冲器数据路径耦接至所述页面缓冲器，所述缓冲器数据路径用于在一个存储器循环中将所述页面及ECC位的第一部分自所述页面缓冲器传送至所述第一部分，且用于在一个存储器循环中将所述页面及所述ECC位的第二部分自所述页面缓冲器传送至所述第二缓冲器层级的所述第二部分；以及其中：
所述缓冲器数据总线系统可操作以将所述ECC电路连接至所述第二缓冲器层级的所述第一部分及所述第二部分中的每一者以用于执行所述第一ECC函数，且可操作以将所述第三缓冲器层级的所述第一部分及所述第二部分中的每一者经由用于所述第二ECC函数的组合逻辑连接至所述输入/输出接口。
8.如权利要求1所述的存储器装置，其中所述ECC操作包含第一ECC函数及第二ECC函数，所述第一ECC函数在容纳于所述数据路径电路的所述第二层级缓冲器及所述第三层级缓冲器中的一者中的所述页面上执行，所述第二ECC函数在容纳于所述数据路径电路的所述第二层级缓冲器及所述第三层级缓冲器中的一者中的所述页面上执行。
9.如权利要求1所述的存储器装置，其中所述存储器阵列包括NAND闪存。
10.如权利要求1所述的存储器装置，其中所述输入/输出接口包括串行周边接口SPI端口。
11.一种操作存储器装置以用于读取页面媒体流的方法，所述存储器装置包含页面缓冲器、第二缓冲器层级、第三缓冲器层级以及输入/输出接口，所述方法包括：
将前一页面的数据自所述页面缓冲器移动至所述第二缓冲器层级，且将当前页面自存储器阵列传送至所述页面缓冲器；
将所述前一页面的所述数据自所述第二缓冲器层级移动至所述第三缓冲器层级，且将所述当前页面自所述页面缓冲器传送至所述第二缓冲器层级；
将来自所述前一页面的第一部分的数据自所述第三缓冲器层级传送至所述输入/输出接口，且随后将来自所述前一页面的第二部分的数据自所述第三缓冲器层级传送至所述输入/输出接口；
将来自所述当前页面的第一部分的数据自所述第二缓冲器层级传送至所述第三缓冲器层级，且随后将来自所述当前页面的第二部分的数据自所述第二缓冲器层级传送至所述第三缓冲器层级；以及
在将所述当前页面自所述页面缓冲器经由所述第二缓冲器层级及所述第三缓冲器层级传送至所述输入/输出接口期间执行ECC操作。
12.如权利要求11所述的操作存储器装置以用于读取页面媒体流的方法，其中执行所述ECC操作包含：
执行第一ECC函数且执行第二ECC函数；
将所述当前页面的所述第一部分传送至所述第三缓冲器层级且在所述第三缓冲器层级中的所述当前页面的所述第一部分中的所述数据上执行所述第一ECC函数，及时与将所述前一页面的所述第二部分传送至所述输入/输出接口交迭，且将所述当前页面的所述第二部分传送至所述第三缓冲器层级且在所述第三缓冲器层级中的所述当前页面的所述第二部分中的所述数据上执行所述第一ECC函数；以及
在所述当前页面的所述第一部分上执行所述第二ECC函数时将所述当前页面的所述第一部分传送至所述输入/输出接口，及时与在所述第三缓冲器层级中的所述当前页面的所述第二部分中的所述数据上执行所述第一ECC函数交迭，且随后在所述当前页面的所述第二部分上执行所述第二ECC函数时将所述当前页面的所述第二部分传送至所述输入/输出接口。
13.如权利要求11所述的操作存储器装置以用于读取页面媒体流的方法，包含在一个缓冲器存储器循环中将所述页面的所述第一部分自所述第二缓冲器层级传送至所述第三缓冲器层级。
14.如权利要求11所述的操作存储器装置以用于读取页面媒体流的方法，包含在一个缓冲器存储器循环中将所述页面的所述第一部分自所述页面缓冲器传送至所述第二缓冲器层级。
15.如权利要求11所述的操作存储器装置以用于读取页面媒体流的方法，其中执行所述ECC操作包含执行第一ECC函数及执行第二ECC函数，且包含在所述第二缓冲器层级中的数据上执行所述第一ECC函数及在将所述数据传送至所述输入/输出接口时执行所述第二ECC函数。
16.如权利要求11所述的操作存储器装置以用于读取页面媒体流的方法，其中执行所述ECC操作包含执行第一ECC函数及执行第二ECC函数，且包含在所述第二缓冲器层级及所述第三缓冲器层级中的一者中的所述数据上执行所述第一ECC函数，及在所述第二缓冲器层级及所述第三缓冲器层级中的一者所述数据上执行所述第二ECC函数。
17.如权利要求11所述的操作存储器装置以用于读取页面媒体流的方法，其中执行所述ECC操作包含执行第一ECC函数及执行第二ECC函数，且包含在所述第三缓冲器层级中的所述数据上执行所述第一ECC函数及在将所述数据传送至所述输入/输出接口时执行所述第二ECC函数。
18.如权利要求16所述的操作存储器装置以用于读取页面媒体流的方法，其中所述第一ECC函数包括校正子计算及密钥计算，且所述第二ECC函数包括陈氏寻根法。
19.如权利要求17所述的操作存储器装置以用于读取页面媒体流的方法，其中所述第一ECC函数包括校正子计算及密钥计算，且所述第二ECC函数包括陈氏寻根法。
20.如权利要求10所述的操作存储器装置以用于读取页面媒体流的方法，其中所述存储器阵列包括NAND闪存。
CN201910953270.7A 2018-10-17 2019-10-09 存储器装置以及操作其以用于读取页面媒体流的方法 Active CN111063379B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201862746911P 2018-10-17 2018-10-17
US201862746770P 2018-10-17 2018-10-17
US62/746911 2018-10-17
US62/746,770 2018-10-17
US16/533,463 2019-08-06
US16/533,463 US10977121B2 (en) 2018-10-17 2019-08-06 Fast page continuous read

Publications (2)

Publication Number Publication Date
CN111063379A true CN111063379A (zh) 2020-04-24
CN111063379B CN111063379B (zh) 2021-09-03

Family

ID=70280829

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910953270.7A Active CN111063379B (zh) 2018-10-17 2019-10-09 存储器装置以及操作其以用于读取页面媒体流的方法

Country Status (3)

Country Link
US (1) US10977121B2 (zh)
CN (1) CN111063379B (zh)
TW (1) TWI718694B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11048649B2 (en) 2018-10-17 2021-06-29 Macronix International Co., Ltd. Non-sequential page continuous read
US10957384B1 (en) 2019-09-24 2021-03-23 Macronix International Co., Ltd. Page buffer structure and fast continuous read
US11249913B2 (en) 2020-03-06 2022-02-15 Macronix International Co., Ltd. Continuous read with multiple read commands
US11302366B2 (en) 2020-03-06 2022-04-12 Macronix International Co., Ltd. Method and system for enhanced read performance in low pin count interface
JP6886547B1 (ja) * 2020-05-13 2021-06-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置およびｅｃｃ関連情報の読出し方法
US11550494B2 (en) 2021-02-03 2023-01-10 Macronix International Co., Ltd. Method to support high reliability multiple times program non-volatile configuration setting
US11782824B2 (en) 2022-02-08 2023-10-10 Macronix International Co., Ltd. Universal data path architecture for different data array
US20240029783A1 (en) * 2022-07-21 2024-01-25 Micron Technology, Inc. Semiconductor device having buffer circuit

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100598907B1 (ko) * 2005-05-12 2006-07-10 주식회사 테라반도체 연속적 읽기/쓰기가 가능한 플래쉬 메모리
CN103578535A (zh) * 2012-07-23 2014-02-12 华邦电子股份有限公司 用于读取nand快闪存储器的方法和设备
CN103871447A (zh) * 2012-12-14 2014-06-18 华邦电子股份有限公司 与非门快闪存储器阵列及芯片及其存取、读取及管理方法
CN104051024A (zh) * 2013-03-11 2014-09-17 旺宏电子股份有限公司 用于内建错误更正的储存装置及其操作方法
US20160189788A1 (en) * 2013-03-13 2016-06-30 Winbond Electronics Corporation NAND Flash Memory Device
CN105825894A (zh) * 2015-01-07 2016-08-03 华邦电子股份有限公司 存储器读取方法以及数字存储器装置
CN106776355A (zh) * 2010-12-24 2017-05-31 美光科技公司 对存储器的连续页面读取

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0169419B1 (ko) 1995-09-28 1999-02-01 김광호 불휘발성 반도체 메모리의 독출방법 및 장치
KR100508042B1 (ko) 2000-03-30 2005-08-17 마이크론 테크놀로지, 인크. 판독 동작을 위해 일관된 레이턴시를 갖는 플래시
US6615307B1 (en) 2000-05-10 2003-09-02 Micron Technology, Inc. Flash with consistent latency for read operations
US7051264B2 (en) 2001-11-14 2006-05-23 Monolithic System Technology, Inc. Error correcting memory and method of operating same
JP4004811B2 (ja) 2002-02-06 2007-11-07 株式会社東芝 不揮発性半導体記憶装置
US6870774B2 (en) 2002-12-10 2005-03-22 Micron, Technology, Inc. Flash memory architecture for optimizing performance of memory having multi-level memory cells
KR100759427B1 (ko) 2005-03-17 2007-09-20 삼성전자주식회사 전력 소모가 적은 하드디스크 드라이버 및 이를 구비한 정보처리 시스템, 그리고 그들의 데이터 입출력 방법
US7423915B2 (en) * 2006-01-17 2008-09-09 Spansion Llc Random cache read using a double memory
CN101617371B (zh) 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
CN101162449B (zh) 2007-10-08 2010-06-02 福州瑞芯微电子有限公司 Nand flash控制器及其与nand flash芯片的数据交互方法
JP2009158015A (ja) 2007-12-26 2009-07-16 Toshiba Corp 不揮発性半導体記憶装置
TWI494756B (zh) 2009-08-26 2015-08-01 Phison Electronics Corp 下達讀取指令的方法、快閃記憶體控制器與快閃記憶體儲存系統
KR101154001B1 (ko) 2009-11-12 2012-06-08 에스케이하이닉스 주식회사 어드레스제어회로 및 반도체메모리장치
JP2011197819A (ja) 2010-03-17 2011-10-06 Toshiba Corp 半導体装置
JP5658082B2 (ja) 2011-05-10 2015-01-21 ルネサスエレクトロニクス株式会社 半導体装置
US8705293B2 (en) 2011-10-20 2014-04-22 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory suitable for quick pass write
JP5323170B2 (ja) 2011-12-05 2013-10-23 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリおよびそのデータの読出し方法
JP2013232263A (ja) 2012-04-27 2013-11-14 Toshiba Corp 半導体メモリ
US9128822B2 (en) 2012-06-22 2015-09-08 Winbond Electronics Corporation On-chip bad block management for NAND flash memory
US9009566B2 (en) 2012-09-12 2015-04-14 Macronix International Co., Ltd. Outputting information of ECC corrected bits
KR102002925B1 (ko) 2012-11-01 2019-07-23 삼성전자주식회사 메모리 모듈, 그것을 포함하는 메모리 시스템, 그것의 구동 방법
US9136006B2 (en) 2013-03-11 2015-09-15 Macronix International Co., Ltd. Method and device for reducing coupling noise during read operation
US8902668B1 (en) 2013-10-15 2014-12-02 Sandisk Technologies Inc. Double verify method with soft programming to suppress read noise
US9437302B2 (en) 2014-02-06 2016-09-06 Sandisk Technologies Llc State-dependent lockout in non-volatile memory
US9411521B2 (en) 2014-05-30 2016-08-09 Macronix International Co., Ltd. Method and apparatus for improving sequential memory read preformance
US9971647B2 (en) 2014-07-31 2018-05-15 Winbond Electronics Corporation Apparatus and method for programming ECC-enabled NAND flash memory
US9367392B2 (en) * 2014-08-01 2016-06-14 Winbond Electronics Corporation NAND flash memory having internal ECC processing and method of operation thereof
US10509589B2 (en) 2014-09-15 2019-12-17 Adesto Technologies Corporation Support for improved throughput in a memory device
US9349469B2 (en) 2014-10-02 2016-05-24 Macronix International Co., Ltd. Program verify with multiple sensing
US9536601B2 (en) 2014-11-05 2017-01-03 Macronix International Co., Ltd. Threshold voltage grouping of memory cells in same threshold voltage range
JP6232109B1 (ja) 2016-09-27 2017-11-15 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および連続読出し方法
TWI614755B (zh) 2017-02-07 2018-02-11 群聯電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
US11048649B2 (en) 2018-10-17 2021-06-29 Macronix International Co., Ltd. Non-sequential page continuous read

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100598907B1 (ko) * 2005-05-12 2006-07-10 주식회사 테라반도체 연속적 읽기/쓰기가 가능한 플래쉬 메모리
CN106776355A (zh) * 2010-12-24 2017-05-31 美光科技公司 对存储器的连续页面读取
CN103578535A (zh) * 2012-07-23 2014-02-12 华邦电子股份有限公司 用于读取nand快闪存储器的方法和设备
CN103871447A (zh) * 2012-12-14 2014-06-18 华邦电子股份有限公司 与非门快闪存储器阵列及芯片及其存取、读取及管理方法
CN104051024A (zh) * 2013-03-11 2014-09-17 旺宏电子股份有限公司 用于内建错误更正的储存装置及其操作方法
US20160189788A1 (en) * 2013-03-13 2016-06-30 Winbond Electronics Corporation NAND Flash Memory Device
CN105825894A (zh) * 2015-01-07 2016-08-03 华邦电子股份有限公司 存储器读取方法以及数字存储器装置

Also Published As

Publication number Publication date
US10977121B2 (en) 2021-04-13
TWI718694B (zh) 2021-02-11
TW202036289A (zh) 2020-10-01
CN111063379B (zh) 2021-09-03
US20200125443A1 (en) 2020-04-23

Similar Documents

Publication Publication Date Title
CN111063379B (zh) 存储器装置以及操作其以用于读取页面媒体流的方法
EP3640944B1 (en) Non-sequential page continuous read
US8667368B2 (en) Method and apparatus for reading NAND flash memory
US10957384B1 (en) Page buffer structure and fast continuous read
US7681106B2 (en) Error correction device and methods thereof
US20160034346A1 (en) NAND Flash Memory Having Internal ECC Processing and Method of Operation Thereof
US20140258811A1 (en) Storage scheme for built-in ecc operations
US20060143428A1 (en) Semiconductor signal processing device
JPH06105443B2 (ja) スマート・メモリ・カード
US11734181B2 (en) Continuous read with multiple read commands
JP4247262B2 (ja) 集積回路装置
US20050185492A1 (en) Dynamic random access memory having at least two buffer registers and method for controlling such a memory
TWI497495B (zh) 用於讀取ｎａｎｄ快閃記憶體的方法和設備
CN115732017A (zh) 半导体存储装置及读出方法
JP7199493B2 (ja) 非順次的ページ連続リード
CN115220790A (zh) 数据处理方法、处理器以及电子设备
JPS635778B2 (zh)
JPH1063569A (ja) 主メモリデータ書込み装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant