CN111030624B - 共模抑制比可配置的仪表放大器及其配置方法 - Google Patents

共模抑制比可配置的仪表放大器及其配置方法 Download PDF

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Abstract

本发明涉及一种共模抑制比可配置的仪表放大器及其配置方法，其通过第一可调电阻体与第二可调电阻体能得到共模抑制第一阻值比，通过第三可调电阻体与第四可调电阻体能得到共模抑制第二阻值比，将共模抑制第一阻值比或共模抑制第二阻值比选定为目标阻值比，则共模抑制第二阻值比或共模抑制第一阻值比形成匹配阻值比；根据所选定的目标阻值比，配置形成匹配阻值比相应可调电阻体的阻值，以使得配置后得到匹配阻值比与目标阻值比的匹配精度与仪表放大器所需的共模抑制比匹配。本发明能有效配置仪表放大器的共模抑制比，同时，也能有效实现仪表放大器增益误差的配置控制，确保仪表放大器增益误差的精度，与现有工艺兼容，安全可靠。

Description

共模抑制比可配置的仪表放大器及其配置方法
技术领域
本发明涉及一种仪表放大器，尤其是一种共模抑制比可配置的仪表放大 器及其配置方法，属于仪表放大器的技术领域。
背景技术
仪表放大器的主要作用在于放大差分信号，抑制共模信号，提高信噪比， 是高精度信号采集系统的常用电路模块。如图1所示，为现有常用仪表放大 器的电路图，具体地，仪表放大器包括运算放大器U1A、运算放大器U1B以 及运算放大器U1C，其中，运算放大器U1A的同相端与差分信号VIN连接， 运算放大器U1A的输出端与电阻RF1的一端、电阻RG3的一端连接，电阻RF1的另一端与运算放大器U1A的反相端以及增益切换电阻RG的一端连接，增益切换电阻RG的另一端与电阻RF2的一端以及运算放大器U1B的反相端连 接，运算放大器U1B的同相端与差分信号VIP连接，运算放大器U1B的输出 端与电阻RF2的另一端以及电阻RG4的一端连接，电阻RG4的另一端与运算放 大器U1C的反相端以及电阻RF4的一端连接，电阻RF4的另一端与电压VREF连接；电阻RG3的另一端与运算放大器U1C的同相端以及电阻RF3的一端连 接，电阻RF3的另一端与运算放大器U1C的输出端连接，且运算放大器U1C 的输出端与电阻RF3连接后能形成仪表放大器的输出端VOUT。
上述仪表放大器中，由运算放大器U1C、电阻RF3、电阻RF4、电阻RG3以及电阻RG4能确定仪表放大器的共模抑制比(CMRR)，具体地，通过叠加 方式可以推导出经运算放大器U1C输出VOUT的表达式。
一般地，与电阻RF4连接的电压VREF为0。当VIN -接地时，在VIN +的作用 下的输出VO1为：
当VIN +接地，在VIN -的作用下的输出VO2为：
叠加后，得到
若RF3＝RF4，RG3＝RG4时，则有
由上述公式可知，通过运算放大器U1C能得到一种简单的差分电压放大 器。然而，输入阻抗较低且不相等。另外，必须对电阻RF3、电阻RF4、电阻RG3以及电阻RG4进行仔细地比率匹配，以维持良好的共模抑制性能。
若VIN +＝VIN -，则有
如果目标增益为1，则全部电阻都将相等。若其中一个电阻存在0.1％的 不匹配率，如：
RF3＝RF4＝RG4＝R′，RG3＝0.999R′，
则有
此时，仪表放大器的共模抑制比为66dB，如果存在源电阻不低、不平衡 等的情况，则增益和共模抑制性能将进一步下降。
综上：共模抑制比与电阻匹配度有关，在实际设计的时候需要考虑各方 面因素。如果希望共模抑制比达到80dB以上，那么电阻匹配精度就需要达到 0.01％，比0.1％还要高上10倍。在国内目前的工艺条件下，无法生产相应高 精度的电阻，外购高精度的电阻又会导致成本大幅提高，从而目前仪表放大 器的共模抑制比与目标的共模抑制比间多数存在较大的偏差，无法有效满足 实际的生产生活需要。
此外，对于上述的仪表放大器，运算放大器U1A、电阻RF1、电阻RF2、 运算放大器U1B、电阻RG3、电阻RG4、电阻RF3、电阻RF4以及运算放大器 U1C采用半导体工艺集成于同一电路中。为了能得到所需增益误差G的仪表 放大器，增益切换电阻RG一般采用外挂电阻，即在进行电路集成时，集成电 路中未包含增益切换电阻增益RG，切换电阻RG位于集成有运算放大器U1A 的集成电路外，增益切换电阻RG与集成有运算放大器U1A的集成电路采用 非半导体工艺集成的方式连接配合。
一般地，为能与电阻RF1、电阻RF2适配，增益切换电阻RG一般包括电阻 RG1以及电阻RG2，其中，电阻RG1的一端与运算放大器U1A的反相端以及电 阻RF1的一端连接，电阻RG1的另一端与电阻RG2的一端连接，电阻RG2的另 一端与运算放大器U1B的反相端以及电阻RF2连接。
对于上述的仪表放大器，仪表放大器的输出电压VOUT为：
VOUT＝(VIP-VIN)*G+VREF
其中，G为增益误差(Gain Error)，VREF为反馈电压。
具体实施时，有RF1＝RF2,RG1＝RG2，则能得到增益误差G为
根据上述增益误差G的表达式可知，增益误差G的大小与电阻RF1、电阻RG1的比值相关，对于一特定的仪表放大器，保证电阻RF1与电阻RG1的取值精度 即可保证所形成仪表放大器增益误差的精度。
目前，国外的仪表放大器，如型号为AD620的运算放大器、型号为INA188 的运算放大器，均采用图1的电路形式，即增益切换电阻RG一般采用外挂电 阻的形式。为了能确保仪表放大器增益误差的精度，国外的仪表放大器主要 采用如下的技术手段，具体地：
1)、为了能精确实现所需的增益误差G，可以通过采购高精度的增益切 换电阻RG进行匹配。一般地，增益切换电阻RG的价格根据绝对值精度不同 而不同，对1％精度的电阻，相应价格为几元可购买得到上千个电阻；对0.1％ 精度的电阻，价格为几分钱可购买一个电阻，对于0.01％精度的电阻，价格几 角钱可购买一个电阻。不同精度要求的电阻均可采购获得，使用高精度外挂 电阻可达到所需的增益误差，防止总增益精度的下降；但采购高精度的电阻 会增加仪表放大器的成本。
2)、对于电阻RF1、电阻RF2等半导体工艺集成得到的电阻，有普通电阻 和薄膜电阻之分，普通电阻与薄膜电阻在生产工艺的影响下，都有很大误差， 薄膜电阻的生产工艺较普通电阻的生产工艺更为复杂，但与普通电阻的区别 在于薄膜电阻能实现零温漂。目前，国外仪表放大器的厂家，在采用薄膜电 阻基础上，可使用先进的激光刀设备对因生产工艺产生误差的薄膜电阻进行 激光修调，直至使得上述电阻RF1、电阻RF2在修调后达到所需目标值。
综上，对于国外的仪表放大器，由于增益切换电阻RG可采用精度高的外 挂电阻行驶，而电阻RF1、电阻RF2等可采用薄膜电阻的生产工艺，在工艺技 术领先的基础上，以及通过激光刀修调绝对值很准的薄膜电阻，可以使增益 误差G控制在很小的范围内，从而能保证仪表放大器增益误差的精度。同理， 国外仪表放大器可以采用高精度的电阻、采用先进的薄膜电阻生产工艺及激 光刀等修调等手段，能提高仪表放大器的共模抑制比。
对于国内的仪表放大器，采购高精度的增益切换电阻RG能提高仪表放大 器增益误差的精度，但无疑会导致成本增加，会降低国内仪表放大器的市场 竞争力。目前国内的厂家无法有效进行薄膜电阻的生产与集成，集成于集成 电路内部的电阻(如电阻RF1、电阻RF2)采用普通电阻的生产工艺时，除生 产工艺会产生很大的误差外，还会带来温漂的问题，导致整个仪表放大器的 精度更差。此外，国内能实现对电阻修调的激光刀设备紧缺，对于大量生产 后的仪表放大器，即无法有效实现国外通过激光刀对电阻修调等方式进行阻 值精确调整的目的，从而无法有效控制集成电路内电阻采用普通电阻时所导 致增益误差G的精度问题。
综上，国内的仪表放大器，在现有工艺的基础上，当采用增益切换电阻 RG采用高精度的外挂电阻时，会导致成本高；由于没有薄膜电阻的生产工艺 且缺少激光刀等能对电阻进行修调的设备，很难将仪表放大器的增益误差控 制在允许的范围内，继而影响国内仪表放大器的使用与推广。同理，对于仪 表放大器的共模抑制比，也存在上述问题，即无法有效提高仪表放大器的共 模抑制比。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种共模抑制比可配 置的仪表放大器及其配置方法，其能有效配置仪表放大器的共模抑制比，同 时，也能有效实现仪表放大器增益误差的配置控制，确保仪表放大器增益误 差的精度，与现有工艺兼容，安全可靠。
按照本发明提供的技术方案，所述、共模抑制比可配置的仪表放大器， 包括运算放大器U1A、运算放大器U1B以及运算放大器U1C；、所述运算放 大器U1A的输出端通过第一可调电阻体与运算放大器U1C的同相端连接，运 算放大器U1B的输出端通过第三可调电阻体与运算放大器U1C的反相端连 接，运算放大器U1C的同相端通过第二可调电阻体与所述运算放大器U1C的 输出端连接，运算放大器U1C的反相端还与第四可调电阻体连接；
通过第一可调电阻体与第二可调电阻体能得到共模抑制第一阻值比，通 过第三可调电阻体与第四可调电阻体能得到共模抑制第二阻值比，将共模抑 制第一阻值比或共模抑制第二阻值比选定为目标阻值比，则共模抑制第二阻 值比或共模抑制第一阻值比形成匹配阻值比；
根据所选定的目标阻值比，配置形成匹配阻值比相应可调电阻体的阻值， 以使得配置后得到匹配阻值比与目标阻值比的匹配精度与仪表放大器所需的 共模抑制比匹配。
所述第四可调电阻体包括固定电阻RD以及与所述固定电阻RD相互串接 的可调电阻部，可调电阻部的一端与固定电阻RD连接，可调电阻部的另一端 与第三可调电阻体连接；
所述可调电阻部包括包括(m+1)个依次串接的电阻以及(m+2)个共模 抑制可控开关，可调电阻部内每个电阻的端部均与一相应的共模抑制可控开 关的第一端连接，所有共模抑制可控开关的第二端与运算放大器U1C的反相 端连接，共模抑制可控开关的控制端与共模抑制开关控制电路连接，通过共 模抑制开关控制电路能控制相应共模抑制可控开关的开闭状态，
共模抑制开关控制电路控制任一共模抑制可控开关闭合时，固定电阻RD与处于闭合状态的共模抑制可控开关之间的电阻串接形成等效电阻RF4，可调 电阻部内的其余电阻与第三可调电阻体串接后能形成等效电阻RG4，则共模抑 制第二阻值比为等效电阻RF4与等效电阻RG4的阻值比。
所述共模抑制开关控制电路包括用于接收共模抑制PIN码的共模抑制控 制逻辑电路、与所述共模抑制控制逻辑电路连接的共模抑制移位寄存器、与 所述共模抑制移位寄存器连接的共模抑制译码电路、与共模抑制译码电路连 接的共模抑制温度计码电路，所述共模抑制温度计码电路的输出端与共模抑 制可控开关的控制端对应连接，以能控制共模抑制可控开关的开关状态。
在运算放大器U1A的输出端与所述运算放大器U1A的反相端间设置增益 误差第一电阻串，在运算放大器U1B的输出端与所述运算放大器U1B的反相 端间设置增益误差第二电阻串；增益误差第一电阻串、增益误差第二电阻串 内均包括若干依次串接的电阻；运算放大器U1A的反相端、增益误差第一电 阻串通过增益误差连接电阻串与运算放大器U1B的反相端以及增益误差第二 电阻串适配连接；
还包括与增益误差第一电阻串适配的增益误差第一开关阵、与增益误差 第二电阻串适配的增益误差第二开关阵以及能控制增益误差第一开关阵、增 益误差第二开关阵内增益误差可控开关相应开关状态的增益误差开关控制电 路，其中，运算放大器U1A、运算放大器U1B、增益误差第一电阻串、增益 误差第二电阻串、增益误差连接电阻串、增益误差第一开关阵、增益误差第 二开关阵、运算放大器U1C、第一可调电阻体、第二可调电阻体、第三可调 电阻体以及第四可调电阻体通过半导体集成工艺集成于同一电路中；
增益误差开关控制电路通过增益误差第一开关阵能控制增益误差第一电 阻串内的电阻与运算放大器U1A的连接状态，并通过增益误差第二开关阵能 控制增益误差第二电阻串内的电阻与运算放大器U1B的连接状态，以得到连 接运算放大器U1A的输出端与运算放大器U1A反相端的等效电阻RF1、连接 运算放大器U1B的输出端与运算放大器U1B反相端的等效电阻RF2以及与等 效电阻RF1、等效电阻RF2适配连接的等效增益切换电阻RG，且根据所得到等 效电阻RF1、等效电阻RF2以及等效增益切换电阻RG能使得所述仪表放大器的 增益误差G能与增益误差目标值匹配。
增益误差第一电阻串、增益误差第二电阻串内均具有(n+1)个电阻，
增益误差第一电阻串中，电阻R1、电阻R2，……，电阻Rn+1依次串接， 且运算放大器U1A的输出端与电阻Rn+1直接连接，运算放大器U1A的反相 端与电阻R1直接连接；
增益误差第二电阻串中，电阻R1'、电阻R2'，……，电阻Rn+1'依次串接， 且运算放大器U1B的输出端与电阻Rn+1'直接连接，运算放大器U1B的反相端 与电阻R1'直接连接，
增益误差第一开关阵、增益误差第二开关阵同时具有(n+2)个增益误差 可控开关；增益误差第一电阻串中，每个电阻的端部均与增益误差第一开关 阵中一相应增益误差可控开关的一端连接，所述增益误差可控开关的另一端 与运算放大器U1A的反相端连接，增益误差第一开关阵中所有增益误差可控 开关的控制端均与增益误差开关控制电路的输出端连接；增益误差第二电阻 串中，每个电阻的端部均与增益误差第二开关阵中一相应增益误差可控开关 的一端连接，所述增益误差可控开关的另一端与运算放大器U1B的反相端连 接，增益误差第二开关阵中所有增益误差可控开关的控制端均与增益误差开 关控制电路的输出端连接，增益误差开关控制电路控制增益误差第一开关阵、 增益误差第二开关阵相应的增益误差可控开关闭合时，能形成所需的等效电 阻RF1以及等效电阻RF2；
同时，通过增益误差第一电阻串中形成等效电阻RF1外的电阻、增益误差 第二电阻串中形成等效电阻RF2外的电阻与增益误差连接电阻串连接后能得 到所需的等效增益切换电阻RG。
所述运算放大器U1A包括输入级电路、输出级电路、与所述输出级电路 适配连接的上共源共栅电路以及与所述输出级电路适配连接的下共源共栅电 路；
还包括与输出级电路的差分输出端OUTN、差分输出端OUTP适配连接 的压摆率保持电路以及能提供输入级电路、输出级电路、上共源共栅电路、 下共源共栅电路所需电源的偏置电源电路；通过偏置电源电路减小流过上共 源共栅电路的电流时，利用压摆率保持电路能提升经输出级电路的差分输出 端OUTN、差分输出端OUTP输出电压的压摆率，以使得所述高压运算放大 器的压摆率保持稳定。
所述输入级电路包括PMOS管PM20以及PMOS管PM21，所述PMOS 管PM20的栅极端与差分输入信号INP连接，PMOS管PM21的栅极端与差 分输入信号INN连接；所述PMOS管PM20的源极端、PMOS管PM21的源 极端与偏置电源电路内的PMOS管PM5的漏极端连接；
所述PMOS管PM5的栅极端与偏置电源电路内PMOS管PM4的栅极端、 PMOS管PM1的栅极端、PMOS管PM1的漏极端、NMOS管NM19的漏极 端以及PMOS管PM17的栅极端连接；
PMOS管PM1的源极端、PMOS管PM2的源极端、PMOS管PM3的源 极端以及上共源共栅电路内的PMOS管PM16的源极端、PMOS管PM18的 源极端、PMOS管PM19的源极端均与电压VDD连接，PMOS管PM2的栅 极端与PMOS管PM3的栅极端、PMOS管PM4的漏极端以及NMOS管NM20 的漏极端连接；PMOS管PM3的漏极端与PMOS管PM5的源极端连接，PMOS 管PM2的漏极端与PMOS管PM4的源极端连接，PMOS管PM19的栅极端 与PMOS管PM18的栅极端、PMOS管PM16的栅极端连接、PMOS管PM17 的漏极端以及NMOS管NM10的漏极端连接；
所述NMOS管NM19的栅极端、NMOS管NM20的栅极端、NMOS管 NM18的栅极端、NMOS管NM17的栅极端、NMOS管NM17的漏极端均与 偏置电流源的一输出端连接，NMOS管NM10的栅极端、NMOS管NM14的 栅极端、NMOS管NM15的栅极端、NMOS管NM16的栅极端以及NMOS 管NM18的漏极端均与偏置电流源的另一输出端连接；NMOS管NM18的源 极端与NMOS管NM16的漏极端连接，NMOS管NM19的源极端与NMOS 管NM15的漏极端连接，NMOS管NM20的源极端与NMOS管NM14的漏极 端连接，PMOS管PM20的漏极端与NMOS管NM13的漏极端以及NMOS管 NM13的栅极端连接，PMOS管PM21的漏极端与NMOS管NM12的漏极端 以及NMOS管NM12的栅极端连接，NMOS管NM10的源极端、NMOS管 NM12的源极端、NMOS管NM13的源极端、NMOS管NM14的源极端、NMOS管NM15的源极端、NMOS管NM16的源极端以及NMOS管NM17的源极端 均接地，PMOS管PM20的漏极端、PMOS管PM21的漏极端还与输出级电路 连接，PMOS管PM18的漏极端以及PMOS管PM19的漏极端与输出级电路 适配连接。
还包括用于存储输入级电路失调电压的失调电压存储电路，所述失调电 压存储电路包括PMOS管PM22以及PMOS管PM23，PMOS管PM22的栅 极端与电容C2的一端连接，PMOS管PM23的栅极端与电容C1的一端连接， PMOS管PM22的漏极端与PMOS管PM20的漏极端连接，PMOS管PM23 的漏极端与PMOS管PM21的漏极端连接；电容C1的另一端以及电容C2的 另一端均接地；
PMOS管PM22的源极端、PMOS管PM23的源极端与PMOS管PM7的 漏极端连接，PMOS管PM7的栅极端与PMOS管PM5的栅极端连接，PMOS 管PM7的源极端与PMOS管PM6的漏极端连接，PMOS管PM6的栅极端与 PMOS管PM3的栅极端连接，PMOS管PM6的源极端与电压VDD连接。
一种共模抑制比可配置的仪表放大器的配置方法，包括运算放大器U1A、 运算放大器U1B以及运算放大器U1C；所述运算放大器U1A的输出端通过 第一可调电阻体与运算放大器U1C的同相端连接，运算放大器U1B的输出端 通过第三可调电阻体与运算放大器U1C的反相端连接，运算放大器U1C的同 相端通过第二可调电阻体与所述运算放大器U1C的输出端连接，运算放大器 U1C的反相端还与第四可调电阻体连接；
通过第一可调电阻体与第二可调电阻体能得到共模抑制第一阻值比，通 过第三可调电阻体与第四可调电阻体能得到共模抑制第二阻值比，将共模抑 制第一阻值比或共模抑制第二阻值比选定为目标阻值比，则共模抑制第二阻 值比或共模抑制第一阻值比形成匹配阻值比；
根据所选定的目标阻值比，配置形成匹配阻值比相应可调电阻体的阻值， 以使得配置后得到匹配阻值比与目标阻值比的匹配精度与仪表放大器所需的 共模抑制比匹配。
所述第一可调电阻体、第二可调电阻体、第三可调电阻体以及第四可调 电阻体采用相同的结构；
所述第四可调电阻体包括固定电阻RD以及与所述固定电阻RD相互串接 的可调电阻部，可调电阻部的一端与固定电阻RD连接；
所述可调电阻部包括包括(m+1)个依次串接的电阻以及(m+2)个共模 抑制可控开关，可调电阻部内每个电阻的端部均与一相应的共模抑制可控开 关的第一端连接，所有共模抑制可控开关的第二端与运算放大器U1C的反相 端连接，共模抑制可控开关的控制端与共模抑制开关控制电路连接，通过共 模抑制开关控制电路能控制相应共模抑制可控开关的开闭状态，
共模抑制开关控制电路控制任一共模抑制可控开关闭合时，固定电阻RD与处于闭合状态的共模抑制可控开关之间的电阻串接形成等效电阻RF4，则共 模抑制第二阻值比为等效电阻RF4与第三可调电阻体的阻值比。
本发明的优点：
根据所选定的目标阻值比，配置形成匹配阻值比相应可调电阻体的阻值， 以使得配置后得到匹配阻值比与目标阻值比的匹配精度与仪表放大器所需的 共模抑制比匹配，从而能有效配置仪表放大器的共模抑制比；
运算放大器U1A、运算放大器U1B、运算放大器U1C、增益误差第一电 阻串、增益误差第二电阻串、增益误差连接电阻串、增益误差第一开关阵、 增益误差第二开关阵、第一可调电阻体、第二可调电阻体、第三可调电阻体 以及第四可调电阻体通过半导体集成工艺集成于同一电路中，即得到的等效 电阻RF1、等效电阻RF2以及增益切换电阻RG均采用半导体工艺集成得到且位 于同一集成电路内，避免现有技术中等效电阻RF1、等效电阻RF2位于集成电 路内而增益切换电阻RG位于集成电路外且采用外挂的配合所产生问题，同时， 得到等效电阻RF1、等效电阻RF2以及增益切换电阻RG能消除温漂误差，能有 效实现仪表放大器增益误差的配置控制，确保仪表放大器增益误差的精度， 与现有工艺兼容，安全可靠。
附图说明
图1为现有仪表放大器的电路原理图。
图2为本发明能对共模抑制比进行配置的电路原理图。
图3为本发明运算放大器U1C与第四可调电阻体配合的一种具体实施原 理图。
图4为本发明对增益误差进行配置时的电路原理图。
图5为本发明运算放大器U1A与增益误差第一电阻串配合的电路原理 图。
图6为本发明共模抑制译码电路的一种实施原理图。
图7为本发明共模抑制温度计码电路的一种实施原理图。
图8为本发明运算放大器U1A的电路原理图。
附图标记说明：1-共模抑制控制逻辑电路、2-共模抑制移位寄存器、3-共 模抑制译码电路、4-共模抑制温度计码电路、5-增益误差控制逻辑电路、6-增 益误差共模抑制移位寄存器、7-增益误差译码电路、8-增益误差温度计码电路、 9-偏置电流源、10-第一增益放大器以及11-第二增益放大器。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图2和图3所示：为例能有效配置仪表放大器的共模抑制比，本发明 一种共模抑制比可配置的仪表放大器，包括运算放大器U1A、运算放大器U1B 以及运算放大器U1C；所述运算放大器U1A的输出端通过第一可调电阻体与 运算放大器U1C的同相端连接，运算放大器U1B的输出端通过第三可调电阻 体与运算放大器U1C的反相端连接，运算放大器U1C的同相端通过第二可调 电阻体与所述运算放大器U1C的输出端连接，运算放大器U1C的反相端还与 第四可调电阻体连接；
通过第一可调电阻体与第二可调电阻体能得到共模抑制第一阻值比，通 过第三可调电阻体与第四可调电阻体能得到共模抑制第二阻值比，将共模抑 制第一阻值比或共模抑制第二阻值比选定为目标阻值比，则共模抑制第二阻 值比或共模抑制第一阻值比形成匹配阻值比；
根据所选定的目标阻值比，配置形成匹配阻值比相应可调电阻体的阻值， 以使得配置后得到匹配阻值比与目标阻值比的匹配精度与仪表放大器所需的 共模抑制比匹配。
具体地，运算放大器U1A、运算放大器U1B以及运算放大器U1C的具 体作用与现有仪表放大器的作用相一致，具体为本技术领域人员所熟知。由 上述说明可知，为了能确定并配置仪表放大器的共模抑制比，运算放大器U1A 的输出端通过第一可调电阻体与运算放大器U1C的同相端连接，运算放大器 U1B的输出端通过第三可调电阻体与运算放大器U1C的反相端连接，运算放 大器U1C的同相端通过第二可调电阻体与运算放大器U1C的输出端连接，运 算放大器U1C的反相端与第四可调电阻体的一端连接，第四可调电阻体的另 一端一般与电压VREF连接。
本发明实施例中，第一可调电阻体、第二可调电阻体、第三可调电阻体 以及第四可调电阻体为能调整阻值的电阻体，当然，也可以第一可调电阻体、 第二可调电阻体、第三可调电阻体或第四可调电阻体间也可以根据需要保持 相应的阻值不变，具体可以根据需要进行选择，此处不再赘述。
由上述说明可知，第二可调电阻体相对应的阻值与第一可调电阻体相对 应阻值的比值为共模抑制第一阻值比，第四可调电阻体对应的阻值与第三可 调电阻体相对应阻值的比值为共模抑制第二阻值比。在具体实施时，可以将 共模抑制第一阻值比或共模抑制第二阻值比设定为目标阻值比，在选定目标 阻值比后，即能得到相应的匹配阻值比，如将共模抑制第一阻值比设定为目 标阻值比后，共模抑制第二阻值比即形成待与共模抑制第一阻值比精度匹配 的匹配阻值比，而将共模抑制第二阻值比设定为目标阻值比时，共模抑制第 一阻值比即形成匹配阻值比。
本发明实施例中，当选定目标阻值比后，为例能得到所需的共模抑制比， 需要使得匹配阻值比与目标阻值比的匹配精度达到所需的要求，如上述背景 中提到，仪表放大器的共模抑制比为80dB时，匹配阻值比与目标阻值比的匹 配精度需要满足0.01％。具体实施时，当选定目标阻值比后，目标阻值比保持 不变，通过配置形成匹配阻值比的可调电阻体的阻值，使得配置后得到匹配 阻值比与目标阻值比的精度满足所需的精度需要，从而得到具有相应共模抑 制比的仪表放大器。
以仪表放大器的共模抑制比为80dB为例，将共模抑制第一阻值比设定为 目标阻值比后，当共模抑制第二阻值比与共模抑制第一阻值比间的匹配精度 不满足0.01％时，则需要配置第三可调电阻体和/或第四可调电阻体的阻值， 以使得在配置后，通过第四可调电阻体、第三可调电阻体得到共模抑制第二 阻值比与共模抑制第一阻值比的匹配精度达到0.01％的匹配精度需求。具体实 施时，可对第三可调电阻体的阻值进行配置调整，或第四可调电阻体的阻值 进行配置调整，或同时对第三可调电阻体的阻值以及第四可调电阻体的阻值 进行配置调整，具体配置调整的选择可以根据需要进行选择，只要能使得配 置后得到共模抑制第二阻值比与共模抑制第一阻值比的匹配精度达到所需的 精度要求即可。
进一步地，所述第四可调电阻体包括固定电阻RD以及与所述固定电阻 RD相互串接的可调电阻部，可调电阻部的一端与固定电阻RD连接，可调电阻 部的另一端与第三可调电阻体连接；
所述可调电阻部包括包括(m+1)个依次串接的电阻以及(m+2)个共模 抑制可控开关，可调电阻部内每个电阻的端部均与一相应的共模抑制可控开 关的第一端连接，所有共模抑制可控开关的第二端与运算放大器U1C的反相 端连接，共模抑制可控开关的控制端与共模抑制开关控制电路连接，通过共 模抑制开关控制电路能控制相应共模抑制可控开关的开闭状态，
共模抑制开关控制电路控制任一共模抑制可控开关闭合时，固定电阻RD与处于闭合状态的共模抑制可控开关之间的电阻串接形成等效电阻RF4，可调 电阻部内的其余电阻与第三可调电阻体串接后能形成等效电阻RG4，则共模抑 制第二阻值比为等效电阻RF4与等效电阻RG4的阻值比。
本发明实施例中，第一可调电阻体、第二可调电阻体、第三可调电阻体 与第四可调电阻体间可以采用相同的结构形式，第一可调电阻体、第二可调 电阻体、第三可调电阻体、第四可调电阻体间可以相互独立，如在对第一可 调电阻体进行阻值调整时，第二可调电阻体的阻值不会由于第一可调电阻体 的阻值变化而变化，对于第三可调电阻体与第四可调电阻体间相互独立的情 况，与第一可调电阻体、第二可调电阻体的情况类似。当然，在具体实施时， 当对第三可调电阻体或第四可调电阻体的阻值进行配置调整时，第四可调电阻体的阻值变化时，则第三可调电阻体的阻值也可跟随变化，第一可调电阻 体、第二可调电阻体间的情况类似。具体实施时，可以根据实际需要进行选 择，只要能使得调整后，得到匹配阻值比与目标阻值比的精度满足仪表放大 器的共模抑制比的指标均可。
综上，在与现有工艺兼容的情况下，通过第一可调电阻体、第二可调电 阻体、第三可调电阻体与第四可调电阻体配合，且不需要利用激光刀等设备 的情况下，能实现对仪表放大器的共模抑制比的配置，有效降低工艺成本， 避免利用激光刀等修调设备的问题。
如图3所示，以第四可调电阻体为例进行说明，其中，可调电阻部内包 括依次串接的电阻，具体为依次串接的电阻RZ0、电阻RZ1、电阻RZ2，…，电 阻RZm，固定电阻RD的一端与电阻RZm的一端连接，固定电阻RD的另一端 与电压VREF连接，电阻RZ0与第三可调电阻体连接，(m+2)个共模抑制可控 开关均可以采用MOS管等形式，具体可以根据需要进行选择，此处不再赘述。 在电阻RZ0、电阻RZ1，电阻RZ2，…，电阻RZm的每个端部均设置一个共模抑 制可控开关，如在电阻RZ0的两端分别与共模抑制可控开关SZ0的第一端以及 共模抑制可控开关SZ1的第一端连接，电阻RZ1的两端分别与共模抑制可控开 关SZ1的第一端、共模抑制可控开关SZ2的第一端连接，电阻RZm的两端分别 与共模抑制可控开关SZm的第一端以及共模抑制可控开关SZm+1的第一端连 接，其余的电阻与共模抑制可控开关的配合参考上述说明连接，此处不再一 一列举。固定电阻RD具体是指不受共模抑制可控开关的开闭状态影响的电阻。
所有共模抑制可控开关的第二端与运算放大器U1C的反相端连接，所有 共模抑制可控开关的控制端与共模抑制开关控制电路连接，即通过共模抑制 开关控制电路能控制任一共模抑制可控开关的开闭状态。图3中，当共模抑 制可控开关SZm+1闭合时，能得到等效电阻RF4为RD，当共模抑制可控开关 SZm闭合时，能得到等效电阻RF4为RD+RZm；当共模抑制可控开关SZ0闭合时， 等效电阻RF4为RD+RZm+…+RZ2+RZ1+RZ0，即等效电阻RF4为连接电压VREF与运算放大器U1C反相端之间的电阻。
通过与第三可调电阻体之间的连接关系可知，等效电阻RF4的阻值不同 时，能得到相应等效电阻RG4的阻值。如共模抑制可控开关SZm+1闭合时，等 效电阻RG4为RZ0+RZ1+RZ2+…+RZm+RT3，其中，RT3即为第三可调电阻体自身 的电阻值；当共模抑制可控开关SZm闭合时，等效电阻RG4为RZ0+RZ1+RZ2+… +RZm-1+RT3，当共模抑制可控开关SZ0闭合时，等效电阻RG4为RT3。当得到等 效电阻RF4、等效电阻RG4的组织后，能得到共模抑制第二阻值比。
具体实施时，通过半导体工艺集成得到所需的电路时，可以通过本技术 领域常用的技术手段测量得到第一可调电阻体、第二可调电阻体的电阻值， 从而能确定共模抑制第一阻值比。同时，能测量得到固定电阻RD以及第三可 调电阻的电阻值RT3，根据固定电阻RD的阻值、第三可调电阻的电阻值RT3以及可调电阻部每个电阻的阻值情况，能预先判断当前的共模抑制第二阻值 比，当共模抑制第二阻值比与共模抑制第一阻值比的匹配精度与仪表放大器 的共模抑制比不匹配时，由共模抑制开关控制电路选择相应的共模抑制可控 开关闭合，使得共模抑制第二阻值比与共模抑制第一阻值比的匹配精度满足 仪表放大器的共模抑制比的技术指标。一般情况下，可预先设定可调电阻部 内(m+1)个电阻的阻值，在确定仪表放大器的共模抑制比的情况下，可由共 模抑制开关控制电路选择相应的共模抑制可控开关闭合，此时，能确定仪表 放大器的共模抑制比即为所需的共模抑制比。或者，根据预先设定可调电阻 部内(m+1)个电阻的阻值，提供给使用者若干可选的共模抑制比，在选定所 需的共模抑制比后，再由共模抑制开关控制电路选择相应的共模抑制可控开 关闭合，即实现对仪表放大器的共模抑制比的选择配置。
第一可调电阻体、第二可调电阻体、第三可调电阻体的具体实施情况， 可以参考上述第四可调电阻体的情况，当第一可调电电阻体、第二可调电阻 体、第三可调电阻体、第四可调电阻体间相互独立时，如上述结构中，电阻 RZ0不与第三可调电阻体连接，即可在得到等效电阻RF4时，不会影响等效电 阻RG4的取值情况，具体调整电阻的情况可以参考上述说明，此处不再赘述。
进一步地，所述共模抑制开关控制电路包括用于接收共模抑制PIN码的 共模抑制控制逻辑电路1、与所述共模抑制控制逻辑电路1连接的共模抑制移 位寄存器2、与所述共模抑制移位寄存器2连接的共模抑制译码电路3、与共 模抑制译码电路3连接的共模抑制温度计码电路4，所述共模抑制温度计码电 路4的输出端与共模抑制可控开关的控制端对应连接，以能控制共模抑制可 控开关的开关状态。
本发明实施例中，通过共模抑制控制逻辑电路1能接收共模抑制PIN码， 通过共模抑制移位寄存器2能进行移位寄存，通过共模抑制译码电路3能对 移位寄存后的数据进行译码，通过共模抑制温度计码电路4能实现对共模抑 制译码电路3的输出进行信号扩展，以及实现对共模抑制译码电路3输出的 信号进行处理，避免共模抑制译码电路3输出信号具有毛刺等情况时导致共 模抑制可控开关的误动作，确保共模抑制可控开关开闭状态的准确性，提高 对共模抑制比配置的可靠性。
具体实施时，集成后的电路具有共模抑制比选择控制的共模抑制PIN脚， 在共模抑制比选择控制的共模抑制PIN脚烧写共模抑制PIN码后，控制逻辑 电路1能接收所述共模抑制PIN码，通过控制逻辑电路1进行处理，如对接 收的共模抑制PIN码进行识别等，避免所输入的PIN码无法与上述备选的共 模抑制比适配，在确定共模抑制PIN码为有效数据时，共模抑制控制逻辑电 路1根据共模抑制PIN码生成相应的电平信号，共模抑制控制逻辑电路1可 以采用现有常用的电路形式，只要能实现共模抑制PIN码进行处理的目的均 可，具体类型以及结构形式为本技术领域人员所熟知，此处不再赘述。共模 抑制移位寄存器2可以选用现有常用的形式，通过共模抑制译码电路3能对 共模抑制移位寄存器2移位寄存的信号进行译码，共模抑制温度计电路4与 共模抑制译码电路3配合，能生成与共模抑制可控开关数量相一致的控制信 号，以便对每个共模抑制可控开关的独立控制，提高对共模抑制可控开关的 开关状态控制的可靠性。
如图6所示，为共模抑制译码电路3采用二-四译码的情况，图6中，信 号A、信号B为经过共模抑制移位寄存器2输出的信号，共模抑制译码电路3 包括非门U2A、非门U2B、或门U2C、或门U2D、或门U2E以及或门U2F， 其中，信号A加载到非门U2A的输入端、或门U2C的一输入端、或门U2D 的一输入端，信号B加载到非门U2B的输入端、或门U2C的另一输入端、 或门U2E的一输入端；或门U2D的另一输入端与非门U2B的输出端连接， 或门U2E另一输入端与非门U2A的输出端连接，或门U2F的输入端分别与 非门U2A的输出端、非门U2B的输出端连接，通过或门U2C的输出端输出 信号A1，通过或门U2D的输出端输出信号A2，通过或门U2E的输出端得到 输出信号B1，通过或门U2F的输出端得到输出信号B2。
如图7所示，所述共模抑制温度计码电路4包括若干并列分布的信号扩 展处理电路，所述信号扩展处理电路包括用于接收信号A1的非门U3A、用 于接收信号A1的与门U3E、用于接收信号A1的与门U3H、用于接收信号 A1的与门U3I、用于接收信号A2的非门U3B、用于接收信号A2的与门U3D、 用于接收信号A2的与门U3E、用于接收信号A2的与门U3G、用于接收信号 A2的与门U3H以及用于接收信号A2的与门U3I；
非门U3A的输出端接与门U3C的一输入端、与门U3D的输入端以及与 门U3G的输入端，非门U3B的输出端接与门U3C的另一输入端、与门U3L 的输入端，与门U3C的输出端、与门U3D的输出端、与门U3E的输出端与 或门U3F的输入端连接，与门U3G的输出端、与门U3H的输出端与或门U3J 的输入端连接，与门U3I的输出端接与门U3K的一输入端，与门U3K的另 一输入端接电压VDD，电压VDD还与与门U3L的另一端输入端连接，通过 或门U3F的输出端得到输出信号KS0，通过或门U3J的输出端得到输出信号 KS1，通过与门U3K的输出端得到输出信号KS2，通过与门U3L的输出端得 到输出信号KS3。
本发明实施例中，共模抑制温度计码电路4能具有信号扩展处理电路， 多个信号扩展处理电路间相互独立，通过信号扩展处理电路能对共模抑制译 码电路3内输出的一组信号进行信号扩展，图7中实现对信号A1、信号A2 进行扩展，且扩展后得到信号KS0、信号KS1、信号KS2以及信号KS3，通过 信号KS0、信号KS1、信号KS1以及信号KS3实现对四个共模抑制可控开关的 相应开关状态的控制。当然，通过对信号B1、信号B2进行扩展后，能实现 对其他四个共模抑制可控开关的控制。
共模抑制温度计码电路4内信号扩展处理电路内的数量，可以与共模译 码电路3输出的组信号数量相一致，如共模抑制译码电路3采用二-四译码时， 则通过共模抑制温度计码电路4能得到实现对所有共模抑制可控开关进行控 制的开关信号，实现了信号扩展，降低了共模抑制译码电路3的复杂度，当 共模抑制译码电路3采用其他的译码形式时，通过信号扩展处理电路进行所 需的扩展，一般地，共模抑制温度计码电路4输出的信号数量一般不少于共 模抑制可控开关的数量，即通过共模抑制温度计码电路4输出的信号能实现开关的独立控制。当然，信号扩展处理电路还可以采用其他的实现形式，具 体可以根据需要进行选择，此处不再赘述。
如图4和图5所示，在运算放大器U1A的输出端与所述运算放大器U1A 的反相端间设置增益误差第一电阻串，在运算放大器U1B的输出端与所述运 算放大器U1B的反相端间设置增益误差第二电阻串；增益误差第一电阻串、 增益误差第二电阻串内均包括若干依次串接的电阻；运算放大器U1A的反相 端、增益误差第一电阻串通过增益误差连接电阻串与运算放大器U1B的反相 端以及增益误差第二电阻串适配连接；
还包括与增益误差第一电阻串适配的增益误差第一开关阵、与增益误差 第二电阻串适配的增益误差第二开关阵以及能控制增益误差第一开关阵、增 益误差第二开关阵内增益误差可控开关相应开关状态的增益误差开关控制电 路，其中，运算放大器U1A、运算放大器U1B、增益误差第一电阻串、增益 误差第二电阻串、增益误差连接电阻串、增益误差第一开关阵、增益误差第 二开关阵、运算放大器U1C、第一可调电阻体、第二可调电阻体、第三可调 电阻体以及第四可调电阻体通过半导体集成工艺集成于同一电路中；
增益误差开关控制电路通过增益误差第一开关阵能控制增益误差第一电 阻串内的电阻与运算放大器U1A的连接状态，并通过增益误差第二开关阵能 控制增益误差第二电阻串内的电阻与运算放大器U1B的连接状态，以得到连 接运算放大器U1A的输出端与运算放大器U1A反相端的等效电阻RF1、连接 运算放大器U1B的输出端与运算放大器U1B反相端的等效电阻RF2以及与等 效电阻RF1、等效电阻RF2适配连接的等效增益切换电阻RG，且根据所得到等 效电阻RF1、等效电阻RF2以及等效增益切换电阻RG能使得所述仪表放大器的 增益误差G能与增益误差目标值匹配。
本发明实施例中，增益误差第一电阻串位于运算放大器U1A的输出端与 所述运算放大器U1A的反相端之间，增益误差第二电阻串位于运算放大器 U1B的输出端与所述运算放大器U1B的反相端之间。具体实施时，增益误差 第一电阻串、增益误差第二电阻串内均包括多个电阻，通过增益误差连接电 阻串能实现增益误差第一电阻串、增益误差第二电阻串、运算放大器U1A以 及运算放大器U1B间的适配连接。
通过增益误差第一开关阵与增益误差第一电阻串配合，通过增益误差第 二开关阵与增益误差第二电阻串配合，通过增益误差开关控制电路能实现对 增益误差第一开关阵、增益误差第二开关阵内相应增益误差可控开关的开闭 状态进行控制，即通过增益误差第一开关阵内的增益误差可控开关能控制增 益误差第一电阻串内相应的电阻与运算放大器U1A的输出端、运算放大器 U1A的反相端间的连接配合关系，从而能得到连接运算放大器U1A输出端与 运算放大器U1A反相端的等效电阻RF1；同理，通过增益误差第二开关阵内 的增益误差可控开关能控制增益误差第二电阻串内相应的电阻与运算放大器 U1B的输出端、运算放大器U1B的反相端间的连接配合关系，从而能得到连 接运算放大器U1B输出端与所述运算放大器U1B反相端的等效电阻RF2。在 得到等效电阻RF1、等效电阻RF2后，增益误差第一电阻串内除形成等效电阻 RF1外的其余电阻、增益误差第二电阻串内除形成等效电阻RF2外的其余电阻 与增益误差连接电阻串串接后能形成增益切换电阻RG。
在得到等效电阻RF1、等效电阻RF2以及增益切换电阻RG后，根据仪表放 大器的增益误差G的表达式可知，能够计算得到仪表放大器当 前的增益误差G。仪表放大器的增益误差G与增益误差目标值匹配，具体是 指计算得到的增益误差G与增益误差目标值间误差可在一个允许的范围内波 动，具体误差范围可以根据仪表放大器的具体使用需求进行确定，具体为本 技术领域人员所熟知，此处不再赘述。当增益误差目标值不同时，通过增益 误差开关控制电路控制增益误差第一开关阵、增益误差第二开关阵内相应增 益误差可控开关的闭合状态，能得到所需的等效电阻RF1、等效电阻RF2以及 增益切换电阻RG，并根据得到的等效电阻RF1、等效电阻RF2以及增益切换电 阻RG计算得到的增益误差G，当增益误差G与增益误差目标值匹配时，实现 对仪表放大器增益误差G的有效配置，提高仪表放大器的适应范围。
本发明实施例中，运算放大器U1A、运算放大器U1B、增益误差第一电 阻串、增益误差第二电阻串、增益误差连接电阻串、增益误差第一开关阵、 增益误差第二开关阵、运算放大器U1C、第一可调电阻体、第二可调电阻体、 第三可调电阻体以及第四可调电阻体通过半导体集成工艺集成于同一电路 中；即得到的等效电阻RF1、等效电阻RF2以及增益切换电阻RG均采用半导体 工艺集成得到且位于同一集成电路内，避免现有技术中等效电阻RF1、等效电阻RF2位于集成电路内而增益切换电阻RG位于集成电路外且采用外挂的配合 所产生问题，因此，等效电阻RF1、等效电阻RF2以及增益切换电阻RG之间具 有相同的温漂系数，根据上述仪表放大器增益误差G的表达式可知，在具有 相同温漂系数的情况下，等效电阻RF1、等效电阻RF2以及增益切换电阻RG相应的温漂系数可以消除，能使得整个仪表放大器的增益误差G不会跟随温 度变化而变化，实现仪表放大器增益误差G的零温漂的目的。通过配置得到 等效电阻RF1、等效电阻RF2适配连接的等效增益切换电阻RG时，在不需要激 光刀等修调是被的情况下，能确保仪表放大器增益误差G的精度，且能根据 实际需要配置不同的增益误差G。从而，在采用现有半导体集成工艺的条件 下，能使得仪表放大器的增益误差G可配置，且能确保仪表放大器增益误差 G的精度，与现有工艺兼容，不会增加仪表放大器的工艺等成本。
具体实施时，在得到并配置增益误差目标值适配的增益误差G后，仪表 放大器的增益误差G保持不变，即不再通过增益误差开关控制电路控制增益 误差第一开关阵、增益误差第二开关阵内增益误差可控开关的状态进行变化。
进一步地，增益误差第一电阻串、增益误差第二电阻串内均具有(n+1) 个电阻，
增益误差第一电阻串中，电阻R1、电阻R2，……，电阻Rn+1依次串接， 且运算放大器U1A的输出端与电阻Rn+1直接连接，运算放大器U1A的反相 端与电阻R1直接连接；
增益误差第二电阻串中，电阻R1'、电阻R2'，……，电阻Rn+1'依次串接， 且运算放大器U1B的输出端与电阻Rn+1'直接连接，运算放大器U1B的反相端 与电阻R1'直接连接，
增益误差第一开关阵、增益误差第二开关阵同时具有(n+2)个增益误差 可控开关；增益误差第一电阻串中，每个电阻的端部均与增益误差第一开关 阵中一相应增益误差可控开关的一端连接，所述增益误差可控开关的另一端 与运算放大器U1A的反相端连接，增益误差第一开关阵中所有增益误差可控 开关的控制端均与增益误差开关控制电路的输出端连接；增益误差第二电阻 串中，每个电阻的端部均与增益误差第二开关阵中一相应增益误差可控开关 的一端连接，所述增益误差可控开关的另一端与运算放大器U1B的反相端连 接，增益误差第二开关阵中所有增益误差可控开关的控制端均与增益误差开 关控制电路的输出端连接，增益误差开关控制电路控制增益误差第一开关阵、 增益误差第二开关阵相应的增益误差可控开关闭合时，能形成所需的等效电 阻RF1以及等效电阻RF2；
同时，通过增益误差第一电阻串中形成等效电阻RF1外的电阻、增益误差 第二电阻串中形成等效电阻RF2外的电阻与增益误差连接电阻串连接后能得 到所需的等效增益切换电阻RG。
本发明实施例中，n为正整数，一般地，n较大时，能够配置得到增益误 差G的数量也较多，n较小时，能够配置得到增益误差G的数量也较少，n 的大小可以根据需要进行选择。
对于增益误差第一电阻串，电阻R1、电阻R2，……，电阻Rn+1依次串接， 且运算放大器U1A的输出端与电阻Rn+1直接连接；增益误差第一开关阵内具 有(n+2)个增益误差可控开关，所述增益误差可控开关可以采用MOS管， 当然，也可以采用其他形式的开关，具体可以根据需要进行选择，此处不再 赘述。沿电阻Rn+1指向电阻R1的方向上，增益误差可控开关S0，增益误差可 控开关S1，……，增益误差可控开关Sn+1依次排列，即增益误差可控开关S0、 增益误差可控开关S1分别位于电阻Rn+1的两端，且增益误差可控开关S0邻近 运算放大器U1A的输出端，增益误差可控开关Sn+1、增益误差可控开关Sn位 于电阻R1的两端，增益误差可控开关Sn+1的一端与电阻R1、增益误差连接电 阻串的一端连接，增益误差可控开关开关Sn的一端与电阻R1、电阻R2连接， 增益误差可控开关开关S0、增益误差可控开关开关S1、……，增益误差可控 开关开关Sn、增益误差可控开关开关Sn+1的另一端与运算放大器U1A的反相 端连接，增益误差第一开关阵内其余增益误差可控开关与增益误差第一电阻 串内电阻以及运算放大器U1A的反相端间的连接状态，可以参考增益误差可 控开关开关S0、增益误差可控开关开关S1、增益误差可控开关开关Sn以及增 益误差可控开关开关Sn+1的说明，此处不再一一举例说明。
与增益误差第一电阻串类似，对于增益误差第二电阻串，电阻R1'、电阻 R2'，……，电阻Rn+1'依次串接，且运算放大器U1B的输出端与电阻Rn+1'直接 连接；增益误差第二开关阵内具有(n+2)个增益误差可控开关，所述增益误 差可控开关可以采用MOS管。沿电阻Rn+1'指向电阻R1'的方向上，增益误差 可控开关S0'，增益误差可控开关S1'，……，增益误差可控开关S n+1'依次排列， 即增益误差可控开关S0'、增益误差可控开关S1'分别位于电阻Rn+1'的两端，且 增益误差可控开关S0'邻近运算放大器U1B的输出端，增益误差可控开关Sn+1'、 增益误差可控开关Sn'位于电阻R'1的两端，增益误差可控开关S n+1'的一端与 电阻R1'、连接电阻串的另一端连接，增益误差可控开关Sn'的一端与电阻R1'、 电阻R2'连接，增益误差可控开关S0'、增益误差可控开关S1'、……，增益误 差可控开关Sn'、增益误差可控开关Sn+1'的另一端与运算放大器U1B的反相端 连接，增益误差第二开关阵内其余增益误差可控开关与增益误差第二电阻串 内电阻以及运算放大器U1B的反相端间的连接状态，可以参考增益误差可控 开关S0'、增益误差可控开关S1'、增益误差可控开关Sn'以及增益误差可控开 关Sn+1'的说明，此处不再一一举例说明。
如图3所示，当增益误差可控开关S0、增益误差可控开关S0'同时闭合时， 则能得到等效电阻RF1、等效电阻RF2均为0，即运算放大器U1A的输出端与 运算放大器U1A的反相端之间未有电阻连接，运算放大器U1B的输出端与运 算放大器U1B的反相端之间也未有电阻连接，根据增益误差G的表达式可知， G＝1；而当增益误差可控开关S1以及增益误差可控开关S1'同时闭合时，等效 电阻RF1为Rn+1，等效电阻RF2为Rn+1'，增益切换电阻RG为增益误差连接电 阻串+R1+R2+…+Rn+R'1+R'2+…+R'n，此时，即根据等效电阻 RF1、等效电阻RF2以及增益切换电阻RG的具体取值情况，能得到相应的增益 误差G。当增益误差第一开关阵、增益误差第二开关阵内其余增益误差可控 开关闭合时，可以参考上述的情况说明。
具体实施时，增益误差连接电阻串包括电阻R0以及与电阻R0连接的电阻 R0'，且电阻R0与电阻R0'阻值相等；
对于增益误差第一电阻串与增益误差第二电阻串中，R1'＝R1， R2'＝R2，……，Rn+1'＝Rn+1，且增益误差第二电阻串中任一电阻与增益误差第一 电阻串中阻值相等的电阻位置正对应；
增益误差开关控制电路控制增益误差第一开关阵中一增益误差可控开关 闭合时，则增益误差第二开关阵中相对应的增益误差可控开关也同时闭合， 以使得等效电阻RF1与等效电阻RF2相等。
本发明实施例中，为了能简化等效电阻RF1、等效电阻RF2以及增益切换 电阻RG的确定，增益误差连接电阻串包括电阻R0与电阻R0'，且电阻R0与电 阻R0'阻值相等；电阻R0与电阻R1、增益误差可控开关Sn+1的一端连接，电 阻R0'与电阻R1'、增益误差可控开关Sn+1'的一端连接，电阻R0与电阻R0'间串 接。
此外，对于增益误差第一电阻串与增益误差第二电阻串中，R1'＝R1， R2'＝R2，……，Rn+1'＝Rn+1，且增益误差第二电阻串中任一电阻与增益误差第一 电阻串中阻值相等的电阻位置正对应，即增益误差第一电阻串、增益误差第 二电阻串中电阻的排布情况完全一致。
增益误差开关控制电路控制增益误差第一开关阵中一增益误差可控开关 闭合时，则增益误差第二开关阵中相对应的增益误差可控开关也同时闭合， 以使得等效电阻RF1与等效电阻RF2相等。本发明实施例中，增益误差第一开 关阵中增益误差可控开关与增益误差第二开关阵中的增益误差可控开关同时 闭合，且闭合增益误差可控开关的位置对应一致，如同时闭合增益误差可控 开关S0与增益误差可控开关S0'，同时闭合增益误差可控开关S1与增益误差可 控开关S1'，闭合增益误差可控开关Si与增益误差可控开关Si'，i在1与n+1之间取值。
当采用上述情况时，则在同时闭合增益误差可控开关S1与增益误差可控 开关S1'时，则等效电阻RF1为Rn+1，等效电阻RF2为Rn+1'，增益切换电阻 RG＝R0+R0'+R1+R2+…+Rn+R1'+R2'+…+Rn'＝2(R0+R1+R2…+Rn)，从而增益误差G 为
从而，确定电阻R0、电阻R1、电阻R2，…，电阻Rn、电阻Rn+1阻值的 情况下，即能确定增益误差G的大小。一般情况下，需要预先确定电阻R0、 电阻R1、电阻R2，…，电阻Rn、电阻Rn+1相应的阻值，然后根据增益误差目 标值，再由增益误差开关控制电路选择增益误差第一开关阵、增益误差第二 开关阵内相应增益误差可控开关的闭合，从而能使得得到所需的等效电阻 RF1、等效电阻RF2以及增益切换电阻RG，即能使得得到的增益误差G与增益 误差目标值匹配。
如图5所示，以运算放大器U1A与增益误差增益误差第一电阻串、增益 误差第一开关阵、增益误差连接电阻串中电阻R0的连接配合为例，对于具体 情况进行说明。对于运算放大器U1B、增益误差第二电阻串、增益误差第二 开关阵间的配合，均需选择与运算放大器U1A、增益误差第一电阻串、增益 误差第一开关阵进行相同的选择。图中，当增益误差可控开关S0闭合时，则 得到等效电阻RF1为0，同时，增益误差可控开关S0'闭合，等效电阻RF2为0，增益切换电阻RG为2(R0+R1+R2+…+Rn+1)。当增益误差可控开关S1闭合时， 则能得到等效电阻RF1为Rn+1，同时，增益误差可控开关S'1闭合，等效电阻 RF2为Rn+1'，增益切换电阻RG为2(R0+R1+R2+…+Rn)。当增益误差可控开关 S2闭合时，则能得到等效电阻RF1为Rn+Rn+1，开关S2'闭合时，等效电阻RF2为Rn'+Rn+1'，增益切换电阻RG为2(R0+R1+R2+…+Rn-1)，其余情况进行类推，此处不再赘述。
对于增益误差第一电阻串、增益误差第二电阻串内电阻的阻值情况，以 n+1为3的情况为例进行具体说明。将电阻R0的阻值设定为R，当能够得到 增益误差G为1、10、100或1000时，则有
从而能得到，R3取值为900R，电阻R2的取值为90R，电阻R1的取值为 9R。具体地，当需要使得增益误差G为1时，则增益误差可控开关关S0闭合， 当需要使得增益误差G为10时，则需要增益误差可控开关S1闭合，当需要 使得增益误差G为100时，则需要增益误差可控开关S2闭合；当需要使得增 益误差G为100时，则需要使得增益误差可控开关S3闭合。当然，在具体实 施时，需要对应的开关S0'、开关S1'、开关S2'、开关S3'相应同步闭合。
具体实施时，根据增益误差第一电阻串、增益误差第二电阻串以及连接 电阻串的取值情况，设定多个备选的增益误差G，即通过相应的增益误差可 控开关闭合，选择后能得到相应的增益误差G。在设定增益误差G后，根据 增益误差的表达式以及相应的增益误差可控开关闭合顺序，能计算得到第一 电阻串内每个电阻与电阻R0之间的关系，从而也能确定增益误差第二电阻串 内每个电阻与电阻R0'之间的对应关系，具体确定电阻关系的过程可以参考上 述n+1为3时的情况。当然，具体实施时，当增益误差第一电阻串、增益误 差第二电阻串内的电阻足够多时，则通过相应的增益误差可控开关闭合配置， 能得到更多备选的增益误差G。
进一步地，所述增益误差开关控制电路包括用于接收增益误差PIN码的 增益误差控制逻辑电路5、与所述增益误差控制逻辑电路5连接的增益误差移 位寄存器6、与所述增益误差移位寄存器6连接的增益误差译码电路7、与增 益误差译码电路7连接的增益误差温度计码电路8，所述增益误差温度计码电 路8的输出端与增益误差第一开关阵、增益误差第二开关阵中所有增益误差 可控开关的控制端对应连接，以能控制增益误差第一开关阵、增益误差第二 开关阵相应的增益误差可控开关闭合。
本发明实施例中，通过增益误差控制逻辑电路5能接收增益误差PIN码， 通过增益误差移位寄存器6能进行移位寄存，通过增益误差译码电路7能对 移位寄存后的数据进行译码，通过增益误差温度计码电路8能实现对增益误 差译码电路7的输出进行信号扩展，以及实现对增益误差译码电路7输出的 信号进行处理，避免增益误差译码电路7输出信号具有毛刺等情况时导致增 益误差第一开关阵、增益误差第二开关阵中相应增益误差可控开关的误动作， 确保增益误差第一开关阵、增益误差第二开关阵中增益误差可控开关闭合的准确性，提高对增益误差配置的可靠性。
具体实施时，集成后的电路具有增益误差PIN脚，增益误差PIN脚与增 益误差控制逻辑电路5的输入端连接，通过增益误差控制逻辑电路5进行处 理，如对接收的增益误差PIN码进行识别等，避免所输入的增益误差PIN码 无法与上述备选的增益误差G适配，在确定增益误差PIN码为有效数据时， 增益误差控制逻辑电路1根据增益误差PIN码生成相应的电平信号，增益误 差控制逻辑电路1可以采用现有常用的电路形式，只要能实现增益误差PIN 码进行处理的目的均可，具体类型以及结构形式为本技术领域人员所熟知， 此处不再赘述。增益误差移位寄存器6可以选用现有常用的形式，通过增益 误差译码电路7能对增益误差移位寄存器6移位寄存的信号进行译码，增益 误差温度计电路10与增益误差译码电路7配合，能生成与增益误差第一开关 阵、增益误差第二开关阵内开关数量相一致的控制信号，以便对增益误差第 一开关阵、增益误差第二开关阵内相应开关独立控制，提高对增益误差第一 开关阵、增益误差第二开关阵内开关状态控制的可靠性。增益误差译码电路7 以及增益误差温度计码电路8的具体配合以及实现形式，均可以参考上述共 模抑制译码电路3、共模抑制温度计码电路4的说明，此处不再赘述。
进一步地，所述运算放大器U1A包括输入级电路、输出级电路、与所述 输出级电路适配连接的上共源共栅电路以及与所述输出级电路适配连接的下 共源共栅电路；
还包括与输出级电路的差分输出端OUTN、差分输出端OUTP适配连接 的压摆率保持电路以及能提供输入级电路、输出级电路、上共源共栅电路、 下共源共栅电路所需电源的偏置电源电路；通过偏置电源电路减小流过上共 源共栅电路的电流时，利用压摆率保持电路能提升经输出级电路的差分输出 端OUTN、差分输出端OUTP输出电压的压摆率，以使得所述高压运算放大 器的压摆率保持稳定。
本发明实施例中，运算放大器U1A、运算放大器U1B以及运算放大器 U1C一般采用相同的结构形式；具体实施时，输入级电路、输出级电路、上 共源共栅电路、下共源共栅电路均可以采用现有常用的电路形式，输入级电 路、输出级电路、上共源共栅电路、下共源共栅电路间的具体配合实现对差 分信号的放大的过程以及原理与现有相一致，具体为本技术领域人员所熟知， 此处不再赘述。
本发明实施例中，在输出级电路的差分输出端OUTN、差分输出端OUTP 间增加压摆率保持电路，通过偏置电源电路能提供输入级电路、输出级电路、 上共源共栅电路、下共源共栅电路以及压摆率保持电路工作所需的电源，上 共源共栅电路、下共源共栅电路以及输入级电路之间的电流状态关系与现有 运算放大器的电流关系相一致，即输入级电路的电流为I1、上共源共栅电路的 电流为I2、下共源共栅电路的电流为I3，I3＝0.5I1+I2。根据电流的传递关系， 通过调整偏置电源电路的参数，能降低流过上共源共栅电路的电流，当流过上共源共栅电路的电流降低时，流过下共源共栅电路的电流也随着降低，根 据电流与跨导、以及跨导与噪声的对应关系，从而能降低运算放大器U1A的 噪声。
根据运算放大器的特性可知，流过上共源共栅电路、下共源共栅电路的 电流降低后，会导致全差分高压运算放大器的压摆率降低。本发明实施例中， 在差分输出端OUTN、差分输出端OUTP间增加压摆率保持电路，通过压摆 率保持电路能提升经差分输出端OUTN、差分输出端OUTP输出电压的压摆 率，从而使得高压运算放大器的压摆率保持稳定。具体地，高压运算放大器 的压摆率保持稳定具体是指，在降低流过上共源共栅电路、下共源共栅电路 电流的情况下，使得高压运算放大器的压摆率与流过上共源共栅电路、下共 源共栅电路的电流不降低的情况下的压摆率相一致，所述压摆率相一致指压 摆率可以在所允许的范围内波动，具体允许的范围可以根据实际应用的需求 进行设定，具体设定的过程为本技术领域人员所熟知，此处不再赘述。
如图8所示，所述输入级电路包括PMOS管PM20以及PMOS管PM21， 所述PMOS管PM20的栅极端与差分输入信号INP连接，PMOS管PM21的 栅极端与差分输入信号INN连接；所述PMOS管PM20的源极端、PMOS管 PM21的源极端与偏置电源电路内的PMOS管PM5的漏极端连接；
所述PMOS管PM5的栅极端与偏置电源电路内PMOS管PM4的栅极端、 PMOS管PM1的栅极端、PMOS管PM1的漏极端、NMOS管NM19的漏极 端以及PMOS管PM17的栅极端连接；
PMOS管PM1的源极端、PMOS管PM2的源极端、PMOS管PM3的源 极端以及上共源共栅电路内的PMOS管PM16的源极端、PMOS管PM18的 源极端、PMOS管PM19的源极端均与电压VDD连接，PMOS管PM2的栅 极端与PMOS管PM3的栅极端、PMOS管PM4的漏极端以及NMOS管NM20 的漏极端连接；PMOS管PM3的漏极端与PMOS管PM5的源极端连接，PMOS 管PM2的漏极端与PMOS管PM4的源极端连接，PMOS管PM19的栅极端 与PMOS管PM18的栅极端、PMOS管PM16的栅极端连接、PMOS管PM17 的漏极端以及NMOS管NM10的漏极端连接；
所述NMOS管NM19的栅极端、NMOS管NM20的栅极端、NMOS管 NM18的栅极端、NMOS管NM17的栅极端、NMOS管NM17的漏极端均与 偏置电流源9的一输出端连接，NMOS管NM10的栅极端、NMOS管NM14 的栅极端、NMOS管NM15的栅极端、NMOS管NM16的栅极端以及NMOS 管NM18的漏极端均与偏置电流源9的另一输出端连接；NMOS管NM18的 源极端与NMOS管NM16的漏极端连接，NMOS管NM19的源极端与NMOS 管NM15的漏极端连接，NMOS管NM20的源极端与NMOS管NM14的漏极 端连接，PMOS管PM20的漏极端与NMOS管NM13的漏极端以及NMOS管 NM13的栅极端连接，PMOS管PM21的漏极端与NMOS管NM12的漏极端 以及NMOS管NM12的栅极端连接，NMOS管NM10的源极端、NMOS管 NM12的源极端、NMOS管NM13的源极端、NMOS管NM14的源极端、NMOS管NM15的源极端、NMOS管NM16的源极端以及NMOS管NM17的源极端 均接地，PMOS管PM20的漏极端、PMOS管PM21的漏极端还与输出级电路 连接，PMOS管PM18的漏极端以及PMOS管PM19的漏极端与输出级电路 适配连接。
本发明实施例中，PMOS管PM20以及PMOS管PM21构成输入级电路， PMOS管PM16、PMOS管PM18、PMOS管PM19构成上共源共栅电路，PMOS 管PM1、PMOS管PM2、PMOS管PM3、PMOS管PM4、PMOS管PM5、 PMOS管PM17、NMOS管NM17、NMOS管NM18、NMOS管NM19、NMOS 管NM20、NMOS管NM16、NMOS管NM15、NMOS管NM14、NMOS管 NM13、NMOS管NM12以及NMOS管NM10构成偏置电源电路的一部分。
电压VDD的大小根据实际需要进行选择，具体为本技术领域人员所熟 知。偏置电流源9可以采用现有常用的形式，偏置电流源9的两个输出端输 出电流大小相同的电流，通过NMOS管NM17与偏置电流源9配合能提供 NMOS管NM18、NMOS管NM19、NMOS管NM20、NMOS管NM16、NMOS 管NM15、NMOS管NM14、NMOS管NM13、NMOS管NM12以及NMOS 管NM10等所需的偏置电压，通过PMOS管PM1与电压VDD配合能提供 PMOS管PM2、PMOS管PM3、PMOS管PM4、PMOS管PM5、PMOS管 PM17所需的偏置电压。
由上述电路可知，NMOS管NM18、NMOS管NM19、NMOS管NM20、 NMOS管NM16、NMOS管NM15、NMOS管NM14以及NMOS管NM10形 成电流镜，上共源共栅电路的电流经PMOS管PM17以及NMOS管NM10能 形成通路，从而控制或调整流过NMOS管NM10的电流时，能调整流经上共 源共栅电路的电流。本发明实施例中，通过减小流过NMOS管NM10的电流， 即可减小流经上共源共栅电路的电流，同时，能减小流经下共源共栅电路的 电流，达到降低高压运算放大器噪声的目的，具体减少流过NMOS管NM10 电流的方式以及过程为本技术领域人员所熟知，此处不再赘述。
进一步地，还包括用于存储输入级电路失调电压的失调电压存储电路， 所述失调电压存储电路包括PMOS管PM22以及PMOS管PM23，PMOS管 PM22的栅极端与电容C2的一端连接，PMOS管PM23的栅极端与电容C1 的一端连接，PMOS管PM22的漏极端与PMOS管PM20的漏极端连接，PMOS 管PM23的漏极端与PMOS管PM21的漏极端连接；电容C1的另一端以及电 容C2的另一端均接地；
PMOS管PM22的源极端、PMOS管PM23的源极端与PMOS管PM7的 漏极端连接，PMOS管PM7的栅极端与PMOS管PM5的栅极端连接，PMOS 管PM7的源极端与PMOS管PM6的漏极端连接，PMOS管PM6的栅极端与 PMOS管PM3的栅极端连接，PMOS管PM6的源极端与电压VDD连接。
本发明实施例中，PMOS管PM22的漏极端、PMOS管PM23的漏极端还 与输出级电路连接，通过PMOS管PM22与电容C2配合以及PMOS管PM23 与电容C1配合，所述失调电压存储电路能检测并存储输入级电路的失调电 压，输出级电路能对失调电压存储电路得到的失调电压进行抵消，从而能实 现低失调与低温漂的目的。
进一步地，还包括能提供输出级电路所需共模电压的共模电压产生电路， 所述共模电压产生电路包括PMOS管PM24、PMOS管PM25、NMOS管NM8 以及NMOS管NM9；
所述NMOS管NM9的栅极端、NMOS管NM8的栅极端与NMOS管NM18 的栅极端连接，NMOS管NM9的源极端与NMOS管NM10的漏极端、PMOS 管PM24的漏极端以及PMOS管PM25的漏极端连接，NMOS管NM9的漏极 端与PMOS管PM17的漏极端、PMOS管PM16的栅极端、PMOS管PM18 的栅极端以及PMOS管PM19的栅极端连接；PMOS管PM24的栅极端、PMOS 管PM25的栅极端与PMOS管PM9的漏极端、NMOS管NM11的漏极端以及 NMOS管NM11的栅极端连接，NMOS管NM11的源极端接地；
PMOS管PM24的源极端与PMOS管PM11的漏极端以及输出级电路连 接，PMOS管PM25的源极端与PMOS管PM13的漏极端以及输出级电路连 接，NMOS管NM8的漏极端与PMOS管PM15的漏极端以及下共源共栅电 路内NMOS管NM7的栅极端、NMOS管NM6的栅极端连接、NMOS管NM5 的栅极端连接；NMOS管NM5的源极端、NMOS管NM6的源极端以及NMOS 管NM7的源极端均接地，NMOS管NM7的漏极端与NMOS管NM8的源极 端以及输出级电路连接，NMOS管NM5的漏极端、NMOS管NM6的漏极端 与输出级电路连接；
PMOS管PM9的栅极端与PMOS管PM5的栅极端、PMOS管PM11的 栅极端、PMOS管PM13的栅极端以及PMOS管PM15的栅极端连接，PMOS 管PM9的源极端与PMOS管PM8的漏极端连接，PMOS管PM11的源极端 与PMOS管PM10的漏极端连接，PMOS管PM13的源极端与PMOS管PM12 的漏极端连接，PMOS管PM15的源极端与PMOS管PM14的漏极端连接， PMOS管PM8的源极端、PMOS管PM10的源极端、PMOS管PM12的源极 端以及PMOS管PM14的源极端均与电压VDD连接，PMOS管PM8的栅极 端与PMOS管PM3的栅极端、PMOS管PM10的栅极端、PMOS管PM12的 栅极端以及PMOS管PM14的栅极端连接。
本发明实施例中，NMOS管NM5、NMOS管NM6以及NMOS管NM7 构成下共源共栅电路，NMOS管NM8、NMOS管NM9、PMOS管PM24、PMOS 管PM25、PMOS管PM10、PMOS管PM11、PMOS管PM12、PMOS管PM13、 PMOS管PM14以及PMOS管PM15构成共模电压产生电路。
进一步地，所述输出级电路包括第一增益放大器10以及第二增益放大器 11，所述第一增益放大器10的输入端分别与PMOS管PM19的漏极端、PMOS 管PM18的漏极端、PMOS管PM16的漏极端以及PMOS管PM17的源极端 连接，第一增益放大器10的一输出端与PMOS管PM28的栅极端连接，第一 增益放大器10的另一输出端与PMOS管PM29的栅极端连接，PMOS管PM28 的漏极端与PMOS管PM26的栅极端以及NMOS管NM3的漏极端连接，PMOS 管PM29的漏极端与PMOS管PM27的栅极端以及NMOS管NM4的漏极端 连接，PMOS管PM26的源极端与PMOS管PM25的源极端连接，PMOS管 PM27的源极端与PMOS管PM24的源极端连接，PMOS管PM26的漏极端以 及PMOS管PM27的漏极端均接地；
NMOS管NM3的栅极端与第二增益放大器11的一输出端连接，NMOS 管NM4的栅极端与第二增益放大器11的另一输出端连接，NMOS管NM3 的源极端与NMOS管NM6的漏极端、第二增益放大器11的一输入端以及 PMOS管PM20的漏极端连接，NMOS管NM4的源极端与NMOS管NM5的 漏极端、第二增益放大器11的另一输入端以及PMOS管PM21的漏极端连接， 第二增益放大器11的第三输入端与NMOS管NM8的源极端以及NMOS管 NM7的漏极端连接；
PMOS管PM28的漏极端、PMOS管PM26的栅极端以及NMOS管NM3 的漏极端相互连接后能形成差分输出端OUTN，PMOS管PM29的漏极端、 PMOS管PM27的栅极端以及NMOS管NM4的漏极端相互连接后能形成差 分输出端OUTP；所述压摆率保持电路包括自举开关电路，所述自举开关电路 与差分输出端OUTN、差分输出端OUTP适配连接。
本发明实施例中，通过第一增益放大器10、第二增益放大器11能进行所 需的增益放大，一般地，第一增益放大器10与第二增益放大器11采用完全 相同的电路结构，第一增益放大器10、第二增益放大器11可采用现有常用的 电路形式，具体可以根据需要进行选择，此处不再赘述。当存在失调电压存 储电路时，失调电压存储电路的PMOS管PM22的漏极端、PMOS管PM23 的漏极端与第二增益放大器11相应的输入端连接，即PMOS管PM22的漏极端与PMOS管PM20的漏极端连接，PMOS管PM23的漏极端与PMOS管PM21 的漏极端连接。
具体实施时，通过压摆率保持电路采用自举开关电路，利用自举开关电 路的特性能实现差分输出端OUTN、差分输出端OUTP输出电压压摆率的提 升。当然，具体实施时，压摆率保持电路还可以采用其他的电路形式，具体 可以根据需要进行选择，只要能实现压摆率的提升，使得所述高压运算放大 器的压摆率保持稳定均可。
进一步地，所述自举开关电路包括NMOS管NM1以及NMOS管NM2， 所述NMOS管NM1的栅极端、NMOS管NM1的漏极端以及NMOS管NM2 源极端与差分输出端OUTN连接，NMOS管NM1的源极端、NMOS管NM2 的漏极端以及NMOS管NM2的栅极端与差分输出端OUTP连接。
本发明实施例中，通过NMOS管NM1、NMOS管NM2构成自举开关电 路，差分输出端OUTN与差分输出端OUTP间的压差大于0.7V时，NMOS 管NM1或NMOS管NM2导通，从而使得自举开关电路自动接通，使得运算 放大器的压摆率迅速变大，实现压摆率提升，从而使得所述高压运算放大器 的压摆率保持稳定。
综上，可得到本发明共模抑制比可配置的仪表放大器的配置方法，包括 运算放大器U1A、运算放大器U1B以及运算放大器U1C；所述运算放大器 U1A的输出端通过第一可调电阻体与运算放大器U1C的同相端连接，运算放 大器U1B的输出端通过第三可调电阻体与运算放大器U1C的反相端连接，运 算放大器U1C的同相端通过第二可调电阻体与所述运算放大器U1C的输出端 连接，运算放大器U1C的反相端还与第四可调电阻体连接；
通过第一可调电阻体与第二可调电阻体能得到共模抑制第一阻值比，通 过第三可调电阻体与第四可调电阻体能得到共模抑制第二阻值比，将共模抑 制第一阻值比或共模抑制第二阻值比选定为目标阻值比，则共模抑制第二阻 值比或共模抑制第一阻值比形成匹配阻值比；
根据所选定的目标阻值比，配置形成匹配阻值比相应可调电阻体的阻值， 以使得配置后得到匹配阻值比与目标阻值比的匹配精度与仪表放大器所需的 共模抑制比匹配。
本发明实施例中，利用第一可调电阻体、第二可调电阻体、第三可调电 阻体、第四可调电阻体与运算放大器U1A、运算放大器U1B以及运算放大器 U1C配合，实现对共模抑制比配置的过程均可以参考上述说明，此处不再赘 述。
进一步地，所述第一可调电阻体、第二可调电阻体、第三可调电阻体以 及第四可调电阻体采用相同的结构；
所述第四可调电阻体包括固定电阻RD以及与所述固定电阻RD相互串接 的可调电阻部，可调电阻部的一端与固定电阻RD连接；
所述可调电阻部包括包括(m+1)个依次串接的电阻以及(m+2)个共模 抑制可控开关，可调电阻部内每个电阻的端部均与一相应的共模抑制可控开 关的第一端连接，所有共模抑制可控开关的第二端与运算放大器U1C的反相 端连接，共模抑制可控开关的控制端与共模抑制开关控制电路连接，通过共 模抑制开关控制电路能控制相应共模抑制可控开关的开闭状态，
共模抑制开关控制电路控制任一共模抑制可控开关闭合时，固定电阻RD与处于闭合状态的共模抑制可控开关之间的电阻串接形成等效电阻RF4，则共 模抑制第二阻值比为等效电阻RF4与第三可调电阻体的阻值比。
本发明实施例中，第四可调电阻体采用上述形式与运算放大器U1C以及 第三可调电阻体连接配合时，得到等效电阻RF4时，不会影响第三可调电阻体 的阻值配置，即第四可调电阻体与第三可调电阻体间相互独立，具体情况可 以参考上述说明，此处不再赘述。

Claims (10)

1.一种共模抑制比可配置的仪表放大器，包括运算放大器U1A、运算放大器U1B以及运算放大器U1C；其特征是：所述运算放大器U1A的输出端通过第一可调电阻体与运算放大器U1C的同相端连接，运算放大器U1B的输出端通过第三可调电阻体与运算放大器U1C的反相端连接，运算放大器U1C的同相端通过第二可调电阻体与所述运算放大器U1C的输出端连接，运算放大器U1C的反相端还与第四可调电阻体连接；
通过第一可调电阻体与第二可调电阻体能得到共模抑制第一阻值比，通过第三可调电阻体与第四可调电阻体能得到共模抑制第二阻值比，将共模抑制第一阻值比或共模抑制第二阻值比选定为目标阻值比，则共模抑制第二阻值比或共模抑制第一阻值比形成匹配阻值比；
根据所选定的目标阻值比，配置形成匹配阻值比相应可调电阻体的阻值，以使得配置后得到匹配阻值比与目标阻值比的匹配精度与仪表放大器所需的共模抑制比匹配。
2.根据权利要求1所述的共模抑制比可配置的仪表放大器，其特征是：所述第四可调电阻体包括固定电阻RD以及与所述固定电阻RD相互串接的可调电阻部，可调电阻部的一端与固定电阻RD连接，可调电阻部的另一端与第三可调电阻体连接；
所述可调电阻部包括包括m+1个依次串接的电阻以及m+2个共模抑制可控开关，可调电阻部内每个电阻的端部均与一相应的共模抑制可控开关的第一端连接，所有共模抑制可控开关的第二端与运算放大器U1C的反相端连接，共模抑制可控开关的控制端与共模抑制开关控制电路连接，通过共模抑制开关控制电路能控制相应共模抑制可控开关的开闭状态，
共模抑制开关控制电路控制任一共模抑制可控开关闭合时，固定电阻RD与处于闭合状态的共模抑制可控开关之间的电阻串接形成等效电阻RF4，可调电阻部内的其余电阻与第三可调电阻体串接后能形成等效电阻RG4，则共模抑制第二阻值比为等效电阻RF4与等效电阻RG4的阻值比。
3.根据权利要求2所述的共模抑制比可配置的仪表放大器，其特征是：所述共模抑制开关控制电路包括用于接收共模抑制PIN码的共模抑制控制逻辑电路(1)、与所述共模抑制控制逻辑电路(1)连接的共模抑制移位寄存器(2)、与所述共模抑制移位寄存器(2)连接的共模抑制译码电路(3)、与共模抑制译码电路(3)连接的共模抑制温度计码电路(4)，所述共模抑制温度计码电路(4)的输出端与共模抑制可控开关的控制端对应连接，以能控制共模抑制可控开关的开关状态。
4.根据权利要求1或2或3所述的共模抑制比可配置的仪表放大器，其特征是：在运算放大器U1A的输出端与所述运算放大器U1A的反相端间设置增益误差第一电阻串，在运算放大器U1B的输出端与所述运算放大器U1B的反相端间设置增益误差第二电阻串；增益误差第一电阻串、增益误差第二电阻串内均包括若干依次串接的电阻；运算放大器U1A的反相端、增益误差第一电阻串通过增益误差连接电阻串与运算放大器U1B的反相端以及增益误差第二电阻串适配连接；
还包括与增益误差第一电阻串适配的增益误差第一开关阵、与增益误差第二电阻串适配的增益误差第二开关阵以及能控制增益误差第一开关阵、增益误差第二开关阵内增益误差可控开关相应开关状态的增益误差开关控制电路，其中，运算放大器U1A、运算放大器U1B、增益误差第一电阻串、增益误差第二电阻串、增益误差连接电阻串、增益误差第一开关阵、增益误差第二开关阵、运算放大器U1C、第一可调电阻体、第二可调电阻体、第三可调电阻体以及第四可调电阻体通过半导体集成工艺集成于同一电路中；
增益误差开关控制电路通过增益误差第一开关阵能控制增益误差第一电阻串内的电阻与运算放大器U1A的连接状态，并通过增益误差第二开关阵能控制增益误差第二电阻串内的电阻与运算放大器U1B的连接状态，以得到连接运算放大器U1A的输出端与运算放大器U1A反相端的等效电阻RF1、连接运算放大器U1B的输出端与运算放大器U1B反相端的等效电阻RF2以及与等效电阻RF1、等效电阻RF2适配连接的等效增益切换电阻RG，且根据所得到等效电阻RF1、等效电阻RF2以及等效增益切换电阻RG能使得所述仪表放大器的增益误差G能与增益误差目标值匹配。
5.根据权利要求4所述的共模抑制比可配置的仪表放大器，其特征是：增益误差第一电阻串、增益误差第二电阻串内均具有n+1个电阻，
增益误差第一电阻串中，电阻R1、电阻R2，……，电阻Rn+1依次串接，且运算放大器U1A的输出端与电阻Rn+1直接连接，运算放大器U1A的反相端与电阻R1直接连接；
增益误差第二电阻串中，电阻R1'、电阻R2'，……，电阻Rn+1'依次串接，且运算放大器U1B的输出端与电阻Rn+1'直接连接，运算放大器U1B的反相端与电阻R1'直接连接，
增益误差第一开关阵、增益误差第二开关阵同时具有n+2个增益误差可控开关；增益误差第一电阻串中，每个电阻的端部均与增益误差第一开关阵中一相应增益误差可控开关的一端连接，所述增益误差可控开关的另一端与运算放大器U1A的反相端连接，增益误差第一开关阵中所有增益误差可控开关的控制端均与增益误差开关控制电路的输出端连接；增益误差第二电阻串中，每个电阻的端部均与增益误差第二开关阵中一相应增益误差可控开关的一端连接，所述增益误差可控开关的另一端与运算放大器U1B的反相端连接，增益误差第二开关阵中所有增益误差可控开关的控制端均与增益误差开关控制电路的输出端连接，增益误差开关控制电路控制增益误差第一开关阵、增益误差第二开关阵相应的增益误差可控开关闭合时，能形成所需的等效电阻RF1以及等效电阻RF2；
同时，通过增益误差第一电阻串中形成等效电阻RF1外的电阻、增益误差第二电阻串中形成等效电阻RF2外的电阻与增益误差连接电阻串连接后能得到所需的等效增益切换电阻RG。
6.根据权利要求1所述的共模抑制比可配置的仪表放大器，其特征是：所述运算放大器U1A包括输入级电路、输出级电路、与所述输出级电路适配连接的上共源共栅电路以及与所述输出级电路适配连接的下共源共栅电路；
还包括与输出级电路的差分输出端OUTN、差分输出端OUTP适配连接的压摆率保持电路以及能提供输入级电路、输出级电路、上共源共栅电路、下共源共栅电路所需电源的偏置电源电路；通过偏置电源电路减小流过上共源共栅电路的电流时，利用压摆率保持电路能提升经输出级电路的差分输出端OUTN、差分输出端OUTP输出电压的压摆率，以使得高压运算放大器的压摆率保持稳定。
7.根据权利要求6所述的共模抑制比可配置的仪表放大器，其特征是：所述输入级电路包括PMOS管PM20以及PMOS管PM21，所述PMOS管PM20的栅极端与差分输入信号INP连接，PMOS管PM21的栅极端与差分输入信号INN连接；所述PMOS管PM20的源极端、PMOS管PM21的源极端与偏置电源电路内的PMOS管PM5的漏极端连接；
所述PMOS管PM5的栅极端与偏置电源电路内PMOS管PM4的栅极端、PMOS管PM1的栅极端、PMOS管PM1的漏极端、NMOS管NM19的漏极端以及PMOS管PM17的栅极端连接；
PMOS管PM1的源极端、PMOS管PM2的源极端、PMOS管PM3的源极端以及上共源共栅电路内的PMOS管PM16的源极端、PMOS管PM18的源极端、PMOS管PM19的源极端均与电压VDD连接，PMOS管PM2的栅极端与PMOS管PM3的栅极端、PMOS管PM4的漏极端以及NMOS管NM20的漏极端连接；PMOS管PM3的漏极端与PMOS管PM5的源极端连接，PMOS管PM2的漏极端与PMOS管PM4的源极端连接，PMOS管PM19的栅极端与PMOS管PM18的栅极端、PMOS管PM16的栅极端连接、PMOS管PM17的漏极端以及NMOS管NM10的漏极端连接；
所述NMOS管NM19的栅极端、NMOS管NM20的栅极端、NMOS管NM18的栅极端、NMOS管NM17的栅极端、NMOS管NM17的漏极端均与偏置电流源(9)的一输出端连接，NMOS管NM10的栅极端、NMOS管NM14的栅极端、NMOS管NM15的栅极端、NMOS管NM16的栅极端以及NMOS管NM18的漏极端均与偏置电流源(9)的另一输出端连接；NMOS管NM18的源极端与NMOS管NM16的漏极端连接，NMOS管NM19的源极端与NMOS管NM15的漏极端连接，NMOS管NM20的源极端与NMOS管NM14的漏极端连接，PMOS管PM20的漏极端与NMOS管NM13的漏极端以及NMOS管NM13的栅极端连接，PMOS管PM21的漏极端与NMOS管NM12的漏极端以及NMOS管NM12的栅极端连接，NMOS管NM10的源极端、NMOS管NM12的源极端、NMOS管NM13的源极端、NMOS管NM14的源极端、NMOS管NM15的源极端、NMOS管NM16的源极端以及NMOS管NM17的源极端均接地，PMOS管PM20的漏极端、PMOS管PM21的漏极端还与输出级电路连接，PMOS管PM18的漏极端以及PMOS管PM19的漏极端与输出级电路适配连接。
8.根据权利要求7所述的共模抑制比可配置的仪表放大器，其特征是：还包括用于存储输入级电路失调电压的失调电压存储电路，所述失调电压存储电路包括PMOS管PM22以及PMOS管PM23，PMOS管PM22的栅极端与电容C2的一端连接，PMOS管PM23的栅极端与电容C1的一端连接，PMOS管PM22的漏极端与PMOS管PM20的漏极端连接，PMOS管PM23的漏极端与PMOS管PM21的漏极端连接；电容C1的另一端以及电容C2的另一端均接地；
PMOS管PM22的源极端、PMOS管PM23的源极端与PMOS管PM7的漏极端连接，PMOS管PM7的栅极端与PMOS管PM5的栅极端连接，PMOS管PM7的源极端与PMOS管PM6的漏极端连接，PMOS管PM6的栅极端与PMOS管PM3的栅极端连接，PMOS管PM6的源极端与电压VDD连接。
9.一种共模抑制比可配置的仪表放大器的配置方法，包括运算放大器U1A、运算放大器U1B以及运算放大器U1C；其特征是：所述运算放大器U1A的输出端通过第一可调电阻体与运算放大器U1C的同相端连接，运算放大器U1B的输出端通过第三可调电阻体与运算放大器U1C的反相端连接，运算放大器U1C的同相端通过第二可调电阻体与所述运算放大器U1C的输出端连接，运算放大器U1C的反相端还与第四可调电阻体连接；
通过第一可调电阻体与第二可调电阻体能得到共模抑制第一阻值比，通过第三可调电阻体与第四可调电阻体能得到共模抑制第二阻值比，将共模抑制第一阻值比或共模抑制第二阻值比选定为目标阻值比，则共模抑制第二阻值比或共模抑制第一阻值比形成匹配阻值比；
根据所选定的目标阻值比，配置形成匹配阻值比相应可调电阻体的阻值，以使得配置后得到匹配阻值比与目标阻值比的匹配精度与仪表放大器所需的共模抑制比匹配。
10.根据权利要求9所述共模抑制比可配置的仪表放大器的配置方法，其特征是：所述第一可调电阻体、第二可调电阻体、第三可调电阻体以及第四可调电阻体采用相同的结构；
所述第四可调电阻体包括固定电阻RD以及与所述固定电阻RD相互串接的可调电阻部，可调电阻部的一端与固定电阻RD连接；
所述可调电阻部包括包括m+1个依次串接的电阻以及m+2个共模抑制可控开关，可调电阻部内每个电阻的端部均与一相应的共模抑制可控开关的第一端连接，所有共模抑制可控开关的第二端与运算放大器U1C的反相端连接，共模抑制可控开关的控制端与共模抑制开关控制电路连接，通过共模抑制开关控制电路能控制相应共模抑制可控开关的开闭状态，
共模抑制开关控制电路控制任一共模抑制可控开关闭合时，固定电阻RD与处于闭合状态的共模抑制可控开关之间的电阻串接形成等效电阻RF4，则共模抑制第二阻值比为等效电阻RF4与第三可调电阻体的阻值比。
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