CN110992873A - 一种阵列基板、显示面板及显示装置 - Google Patents

Abstract

本发明公开了一种阵列基板、显示面板及显示装置。其中，阵列基板包括多个发光元件以及多个功能电路，功能电路用于为发光元件提供对应的驱动信号，发光元件用于在各驱动信号的作用下发光；功能电路包括第一子电路和第二子电路；沿发光元件的出光方向，第一子电路、中间绝缘层以及第二子电路依次层叠设置，第一子电路和第二子电路的共用节点电连接。本发明提供的技术方案，在保证功能电路具有良好电路性能的同时，减小功能电路在显示面板的内部占用空间。

Description

一种阵列基板、显示面板及显示装置

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种阵列基板、显示面板及显示装置。

背景技术

现有的显示面板包括用于图像显示的显示区以及用于设置周边驱动电路的非显示区。显示区包括多个矩阵排列的像素单元，其像素驱动电路与像素单元一一对应设置，用于驱动像素单元发光。非显示区设置有使能电路和栅极驱动电路，分别用于为像素驱动电路提供使能信号和扫描信号。目前主要通过压缩像素驱动电路、使能电路和栅极驱动电路中的线宽和线间距、以及减小电路中电容及晶体管的尺寸来实现超高像素密度(PixelsPer Inch，PPI)和超窄边框，但受限于制备工艺极限，线宽、线间距以及元件尺寸无法无限制缩小，使得像素驱动电路、使能电路和栅极驱动电路的可压缩程度有限，已无法达到超高像素密度(1000ppi以上)以及超窄边框显示面板的需求。此外，上述方式会一定程度上降低像素驱动电路、使能电路和栅极驱动电路的驱动性能，增加电路失效风险。

发明内容

本发明提供一种阵列基板、显示面板及显示装置，以在保证功能电路具有良好电路性能的同时，减小功能电路在显示面板的内部占用空间。

第一方面，本发明实施例提供了一种阵列基板，包括：

多个发光元件以及多个功能电路，所述功能电路用于为所述发光元件提供对应的驱动信号，所述发光元件用于在各所述驱动信号的作用下发光；

所述功能电路包括第一子电路和第二子电路；沿所述发光元件的出光方向，所述第一子电路、中间绝缘层以及所述第二子电路依次层叠设置，所述第一子电路和所述第二子电路的共用节点电连接。

第二方面，本发明实施例还提供了一种显示面板，包括第一方面所述的阵列基板。

第三方面，本发明实施例还提供了一种显示装置，包括第二方面所述的显示面板。

本发明实施例提供的技术方案，通过将功能电路分为第一子电路和第二子电路，并将第一子电路和第二子电路层叠设置，能够有效压缩功能电路的面积，进而对于功能电路设置于显示面板显示区的情况，像素密度随功能电路面积的减小而增大，有利于显示面板的高像素密度设计，对于功能电路设置于显示面板边框区的情况，显示面板的边框宽度随功能电路面积的减小而变窄，有利于显示面板的窄边框化设计。此外，由于功能电路中各元件的线宽、线间距以及元件尺寸均未被压缩，使得功能电路的电路性能不受分层压缩设计的影响而变差，保证了功能电路具有良好的器件性能。

附图说明

图1为现有技术中一种显示面板的结构示意图；

图2为图1的局部放大示意图；

图3为现有技术中一种像素驱动电路的结构示意图；

图4为现有技术中一种像素驱动电路的驱动信号的时序图；

图5为本发明实施例提供的一种阵列基板的结构示意图；

图6是本发明实施例提供的一种功能电路的局部结构示意图；

图7是图5的局部剖面图；

图8是本发明实施例提供的一种像素电路的电路结构示意图；

图9是本发明实施例提供的又一种显示面板的结构示意图；

图10为本发明实施例提供的一种栅极驱动电路中移位寄存器的电路结构示意图；

图11为本发明实施例提供的一种使能电路中移位寄存器的电路结构示意图；

图12为图9的一种局部剖面示意图；

图13为图9的另一种局部剖面示意图；

图14为本发明实施例提供的又一种阵列基板的结构示意图；

图15为本发明实施例提供的又一种阵列基板的结构示意图；

图16为本发明实施例提供的又一种阵列基板的结构示意图；

图17为本发明实施例提供的又一种阵列基板的结构示意图；

图18为本发明实施例提供的一种显示面板的结构示意图；

图19为本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图1为现有技术中一种显示面板的结构示意图。图2为图1的局部放大示意图。如图1和图2所示，显示面板包括显示区AA以及围绕显示区AA设置的非显示区NAA。显示区AA包括多个矩阵排列的像素单元1，每个像素单元1对应一个像素驱动电路(图1和图2中未示出)，像素驱动电路(图1和图2未示出)用于驱动对应像素单元1发光。图3为现有技术中一种像素驱动电路的结构示意图。如图3所示，像素驱动电路包括第一晶体管M1、第二晶体管M2、驱动晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、电容Cst和发光元件D，且第五晶体管M5的栅极输入第一扫描信号Scan1、第二晶体管M2和第四晶体管M4的栅极输入第二扫描信号Scan2、第一晶体管M1和第六晶体管M6的栅极输入使能信号Emit。图4为现有技术中一种像素驱动电路的驱动信号的时序图，如图4所示，在第一时刻T1，第一扫描信号Scan1为低电平信号、第二扫描信号Scan2为高电平信号、使能信号Emit为高电平信号来对像素进行扫描；在第二时刻T2，第一扫描信号Scan1为高电平信号、第二扫描信号Scan2为低电平信号、使能信号Emit为高电平信号来对像素进行扫描；在第三时刻T3，第一扫描信号Scan1为高电平信号、第二扫描信号Scan2为高电平信号、使能信号Emit为低电平信号，来驱动发光元件D发光。非显示区NAA的阵列基板上设置有使能电路2和栅极驱动电路3，使能电路用于给像素驱动电路提供使能信号，栅极驱动电路用于给像素驱动电路提供扫描信号。目前主要通过压缩像素驱动电路、使能电路2和栅极驱动电路3中的线宽和线间距、以及减小电路中电容及晶体管的尺寸来实现超高像素密度(Pixels Per Inch，PPI)和超窄边框，但受限于制备工艺极限，线宽、线间距以及元件尺寸无法无限制缩小，使得像素驱动电路、使能电路2和栅极驱动电路3的可压缩程度有限，已无法达到超高像素密度(1000ppi以上)以及超窄边框显示面板的需求。此外，上述方式会一定程度上降低像素驱动电路、使能电路和栅极驱动电路的驱动性能，增加电路失效风险。

基于上述技术问题，本发明实施例提供一种阵列基板、显示面板及显示装置，其中，阵列基板包括多个发光元件以及多个功能电路，功能电路用于为发光元件提供对应的驱动信号，发光元件用于在各驱动信号的作用下发光，功能电路包括第一子电路和第二子电路，沿发光元件的出光方向，第一子电路、中间绝缘层以及第二子电路依次层叠设置，第一子电路和第二子电路的共用节点电连接。采用上述技术方案，通过将功能电路分为第一子电路和第二子电路，并将第一子电路和第二子电路层叠设置，能够有效压缩功能电路的面积，进而对于功能电路设置于显示面板显示区的情况，像素密度随功能电路面积的减小而增大，有利于显示面板的高像素密度设计，对于功能电路设置于显示面板边框区的情况，显示面板的边框宽度随功能电路面积的减小而变窄，有利于显示面板的窄边框化设计。此外，由于功能电路中各元件的线宽、线间距以及元件尺寸均未被压缩，使得功能电路的电路性能不受分层压缩设计的影响而变差，保证了功能电路具有良好的器件性能。

以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。

图5为本发明实施例提供的一种阵列基板的结构示意图，如图5所示，本发明实施例提供的阵列基板包括多个发光元件11以及多个功能电路12，功能电路12用于为发光元件11提供对应的驱动信号，发光元件11用于在各驱动信号的作用下发光。图6是本发明实施例提供的一种功能电路的局部结构示意图。如图6所示，功能电路12包括第一子电路121和第二子电路122，沿发光元件11的出光方向X，第一子电路121、中间绝缘层21以及第二子电路122依次层叠设置，第一子电路121和第二子电路122的共用节点(如图中N1、N2和N3)电连接。

本发明实施例提供的阵列基板，通过将功能电路12分为第一子电路121和第二子电路122，并将第一子电路121和第二子电路122层叠设置，能够有效压缩功能电路的面积，进而对于功能电路12设置于显示面板显示区AA的情况，像素密度随功能电路12面积的减小而增大，有利于显示面板的高像素密度设计，对于功能电路12设置于显示面板非显示区NAA的情况，显示面板的非显示区NAA宽度随功能电路12面积的减小而变窄，有利于显示面板的窄边框化设计。此外，由于功能电路12中各元件的线宽、线间距以及元件尺寸均未被压缩，使得功能电路12的电路性能不受分层压缩设计的影响而变差，保证了功能电路12具有良好的器件性能。此外，在第一子电路121和第二子电路122之间设置中间绝缘层21，将第一子电路121和第二子电路122的共用节点电连接，使得第一子电路121和第二子电路122之间不会产生干扰，保证功能电路12正常工作。

图7是图5的局部剖面图。如图7所示，可选的，功能电路12包括像素电路31，像素电路31与发光元件11一一对应，沿发光元件11的出光方向X，发光元件11包括依次层叠的第一电极111、发光功能层112和第二电极113，第一电极111电连接对应像素电路31。

其中，在显示区AA设置有像素电路31，像素电路31与发光元件11一一对应设置，从而给发光元件11提供驱动电流。发光元件11包括第一电极111、发光功能层112和第二电极113，发光功能层112夹在第一电极111和第二电极113之间，且第一电极111电连接对应像素电路31，当像素电路31提供的驱动电流流过发光元件11时，第一电极111和第二电极113上的载流子注入发光功能层112，使得发光功能层112产生可见光，从而实现显示功能。每个发光元件11之间还可以设置像素定义层114,从而防止发光元件11之间混色。通过将像素电路31分为第一子电路121和第二子电路122，并将第一子电路121和第二子电路122层叠设置，能够将像素电路31的面积压缩一半，进而使发光元件11的面积也可以压缩一半，从而将PPI提高了一倍。需要注意的是，图7中仅以与发光元件11电连接的晶体管来标识像素电路31，比如，以图3中的晶体管M6为例来标识像素电路31，像素电路31的具体结构可根据实际需求进行设置。

图8是本发明实施例提供的一种像素电路的电路结构示意图。如图8所示，可选的，像素电路31包括驱动晶体管M3，驱动晶体管M3用于在发光阶段向对应发光元件11提供驱动电流，第一子电路121包括驱动晶体管M3，第二子电路122包括像素电路31除驱动晶体管M3外的其他电路元件。

其中，驱动晶体管M3用于在发光阶段向对应发光元件11提供驱动电流，为了保证驱动晶体管M3的驱动性能，一般驱动晶体管M3的尺寸较大，通过将驱动晶体管M3设置为第一子电路121，将除驱动晶体管M3外的其他电路元件设置为第二子电路122，使得第一子电路121和第二子电路122的尺寸相当，有助于将像素电路31的尺寸压缩至最小，从而进一步提升像素密度。

示例性的，继续参考图8，驱动晶体管M3设置为第一子电路121，除驱动晶体管M3外的其他电路元件设置为第二子电路122，将第一子电路121和第二子电路122层叠设置，通过对像素电路进行合理分配，将最占空间的驱动晶体管M3置于一层，其余较小的开关晶体管置于一层，达到节约空间的效果，将第一子电路121和第二子电路122的共用节点N1、N2和N3一一对应电连接，保证像素电路能够正常工作。

需要注意的是，像素电路以及像素电路中各元件的分层情况并不局限于上述实施例所提供的情况，本领域技术人员可根据实际膜层结构的要求，对像素电路的具体电路结构以及像素电路中各元件的分层情况进行灵活分配和设置。

图9是本发明实施例提供的又一种显示面板的结构示意图。如图9所示，可选的，功能电路12包括使能电路32和栅极驱动电路33，使能电路32用于为发光元件11提供使能信号，栅极驱动电路33用于为发光元件11提供扫描驱动信号。

具体的，使能电路32和栅极驱动电路33均由多个级联的移位寄存器构成，每个移位寄存器为像素电路31提供扫描驱动信号Scan或使能信号Emit，其中，栅极驱动电路33用于为发光元件11提供扫描驱动信号Scan，从而实现对发光元件11的逐行扫描。示例性的，图10为本发明实施例提供的一种栅极驱动电路中移位寄存器的电路结构示意图，如图10所示，栅极驱动电路包括9个晶体管T1至T9，以及两个电容C11和C12，各晶体管以及电容的连接关系如图10所示。该电路在输入信号IN、时钟信号D1和D2的控制下向像素电路31输出一个扫描信号Scan。使能电路32用于为发光元件11提供使能信号Emit，使能信号Emit可保证对发光元件11进行行扫描时，发光元件11中没有电流通过。图11为本发明实施例提供的一种使能电路中移位寄存器的电路结构示意图，如图11所示，使能电路32包括10个晶体管Q1至Q10，以及3个电容C21至C23，各晶体管以及电容的连接关系如图11所示。该电路在输入信号IN、时钟信号D1和D2的控制下向像素电路31输出一个使能信号Emit。

可选的，使能电路32为第一子电路121，栅极驱动电路33为第二子电路122，或者，栅极驱动电路33为第一子电路121，使能电路32为第二子电路122。

需要说明的是，这样的设置方式能够避免了使能电路32和栅极驱动电路33各自电路中的元件分层设置，进而简化了第一子电路121和第二子电路122之间的共用节点的数量，有利于简化显示面板的制备工艺和设计难度。

示例性的，图12为图9的一种局部剖面示意图。如图12所示，以使能电路32为第一子电路121，栅极驱动电路33为第二子电路122为例，在非显示区NAA的衬底基板61上设置使能电路32和栅极驱动电路33，避免使能电路32和栅极驱动电路33影响显示区AA的显示。通过将使能电路32和栅极驱动电路33分层设置，能够将非显示区NAA的面积压缩一半，与现有技术中使能电路32和栅极驱动电路33单层设置的方案相比，大大减小了非显示区NAA的尺寸，从而有助于实现超窄边框。同时，可选的，在显示区AA通过将像素电路31也分为第一子电路121和第二子电路122，并将第一子电路121和第二子电路122层叠设置，能够将像素电路31的面积压缩一半，进而使发光元件11的面积也可以压缩一半，从而将PPI也提高了一倍。

需要注意的是，使能电路32和栅极驱动电路33并不局限于上述实施例所提供的具体结构，本领域技术人员可根据实际需要采用其他任意电路结构，使能电路32和栅极驱动电路33中各元件的分层情况也不局限于上述实施例所给出的方式，例如，也可以将使能电路32的一部分作为第一子电路121，另一部分作为第二子电路122，将栅极驱动电路33的一部分作为第一子电路121，另一部分作为第二子电路122。本领域技术人员可根据实际膜层结构的要求，对使能电路32和栅极驱动电路33的具体电路结构以及使能电路32和栅极驱动电路33在TFT中的分布进行灵活分配和设置。

可选的，第一子电路121和第二子电路122均包括多个晶体管和至少一个存储电容，晶体管包括栅极、源极和漏极，第一子电路121中，晶体管的栅极位于第一栅极金属层，晶体管的源极和漏极位于第一源漏金属层，第二子电路中，晶体管的栅极位于第二栅极金属层，晶体管的源极和漏极位于第二源漏金属层。

示例性的，图13为图9的另一种局部剖面示意图。如图13所示，以非显示区NAA为例，衬底基板61上制备有第一子电路121和第二子电路122，且第一子电路121和第二子电路122层叠设置。在第一子电路121中，晶体管40包括栅极41、源极42和漏极43，其中，栅极41位于第一栅极金属层51，源极42和漏极43位于第一源漏金属层52，并与有源层55连接，栅极41与第一有源层55之间设置有第一栅极绝缘层62，栅极41与第一源漏金属层52之间设置有第一层间绝缘层63，最终形成第一层薄膜晶体管(Thin Film Transistor，TFT)，以N型晶体管为例，当栅极41施以正电压时，栅极41在绝缘层中产生垂直于表面的电场，并在表面处产生感应电荷，当继续增加电压达到阀值电压(开启电压)时，源极42和漏极43之间便会导通。在第一子电路121上设置第二子电路122，在第二子电路122中，晶体管70的栅极71位于第二栅极金属层53，晶体管70的源极72和漏极73位于第二源漏金属层54，并与第二有源层56连接，栅极71和第二有源层56之间设置有第二栅极绝缘层64，栅极71与第二源漏金属层54之间设置有第二层间绝缘层65，最终形成第二层TFT，通过将第一子电路121中晶体管40的栅极41和第二子电路122中晶体管70的栅极71分两层设置，将第一子电路121中晶体管40的源极42和漏极43和第二子电路122中晶体管70的源极72和漏极73分两层设置，大大压缩了第一子电路121和第二子电路122的尺寸，有助于超窄边框。同样的，在显示区AA，像素电路31中的晶体管也可采用同样的膜层结构设计，压缩第一子电路121和第二子电路122的尺寸，从而实现更高的像素密度。

可选的，存储电容包括相对设置的第一基板和第二基板，第一子电路121中，第一基板位于第一栅极金属层，第二基板位于第一源漏金属层，第二子电路中，第一基板位于第二栅极金属层，第二基板位于第二源漏金属层。

示例性的，继续参考图13，以非显示区NAA为例，衬底基板61上制备有第一子电路121和第二子电路122，且第一子电路121和第二子电路122层叠设置。在第一子电路121中，存储电容45包括第一基板46和第二基板47，其中，第一基板46位于第一栅极金属层51，第二基板47位于第一源漏金属层52。在第二子电路122中，存储电容75包括第一基板76和第二基板77，其中，第一基板76位于第一栅极金属层51，第二基板77位于第一源漏金属层52。通过将第一子电路121中存储电容的第一基板和第二子电路122中存储电容的第一基板分两层设置，将第一子电路121中存储电容的第二基板和第二子电路122中存储电容的第二基板分两层设置，大大压缩了第一子电路121和第二子电路122的尺寸，有助于超窄边框。并且，在第一子电路121或者第二子电路122中，将存储电容的第一基板与晶体管的栅极设置在同一层，将存储电容的第二基板与晶体管的源极和漏极设置在同一层，有助于减小阵列基板的厚度，在制备阵列基板时，存储电容的第一基板与晶体管的栅极可在同一工艺中制备，存储电容的第二基板与晶体管的源极和漏极可在同一工艺中制备，简化制备工艺。同样的，在显示区AA，像素电路31也可采用同样的膜层结构设计，压缩第一子电路121和第二子电路122的尺寸，从而实现更高的像素密度。

在其他实施例中，由于功能电路12分为第一子电路121或者第二子电路122进行叠层设置，每一层的布线空间变大，可直接利用晶体管的栅极构成存储电容的第一基板或第二基板，从而可以少制备一个基板，降低工艺难度。示例性的，继续参考图6，以像素电路31为例，由于像素电路31分为第一子电路121或者第二子电路122进行叠层设置，每一层的布线空间变大，可直接利用驱动晶体管M3的栅极构成存储电容Cst的第一基板48，从而不用再单独制备第一基板18，驱动晶体管M3的栅极和第二基板49构成像素电路31的存储电容Cst，降低了工艺难度。

可选的，第一子电路121和第二子电路122的共用节点通过第一源漏金属层52和第二源漏金属层54电连接。

示例性的，继续参考图6，在显示区AA的第一子电路121和第二子电路122的共用节点N1、N2和N3处，第二源漏金属层54直接通过第二层间绝缘层65、中间绝缘层21和第二栅极绝缘层64与第一源漏金属层52搭接，从而实现第一子电路121和第二子电路122的共用节点N1、N2和N3的互通，无需增加金属线将共用节点引出至显示区AA外进行连接，更加节约空间。在制备阵列基板的过程中，可在衬底基板61上制备完第一子电路121和中间绝缘层21后，在中间绝缘层21上依次制备第二有源层56、第二栅极绝缘层64、第二源漏金属层54和第二层间绝缘层65，在第一子电路121和第二子电路122的共用节点N1、N2和N3处，在第二栅极绝缘层64和第二层间绝缘层65上打通孔，然后制备第二源漏金属层54，在制备第二源漏金属层54时，第二源漏金属层54的金属材料直接灌入通孔中与第一源漏金属层52搭接，工艺步骤较少。

在其他实施例中，继续参考图13，在非显示区NAA的第一子电路121和第二子电路122的共用节点N4处，第二源漏金属层54同样直接通过第二层间绝缘层65、中间绝缘层21和第二栅极绝缘层64与第一源漏金属层52搭接，从而实现第一子电路121和第二子电路122的共用节点N4的互通，而不会增加制备工艺步骤。此外，第一子电路121和第二子电路122之间共用的信号，如VGH，VGL等信号，可分别通过第一源漏金属层52和第二源漏金属层54给入，也可通过在第一源漏金属层52和第二源漏金属层54之间增加共用节点，将第一子电路121和第二子电路122之间共用的信号通过共用节点给入第一子电路121和第二子电路122，以降低阻抗，减小共用信号的衰减。此外，可简单通过跳线将驱动IC输出的共用信号传输到共用节点，从而同时实现将共用信号给入第一子电路121和第二子电路122，工艺上较为容易实现。

可选的，第一子电路121和第二子电路122的共用节点通过第一源漏金属层、辅助金属层以及第二源漏金属层电连接，辅助金属层位于第一源漏金属层和第二源漏金属层之间。

示例性的，图14为本发明实施例提供的又一种阵列基板的结构示意图，如图14所示，以显示区AA为例，第一子电路121和第二子电路122的共用节点N1、N2和N3通过第一源漏金属层52、辅助金属层57以及第二源漏金属层54电连接，辅助金属层57位于第一源漏金属层52和第二源漏金属层54之间。通过增加一层辅助金属层57，避免第一源漏金属层52和第二源漏金属层54之间搭接不良，连接方式更加稳定，并且降低第二源漏金属层54与第一源漏金属层52之间电连接的工艺难度。

图15为本发明实施例提供的又一种阵列基板的结构示意图，基于同样的发明构思，在非显示区NAA也可通过增加辅助金属层57保证第一源漏金属层52和第二源漏金属层54之间的稳定连接，如图15所示，第一子电路121和第二子电路122的共用节点N4通过第一源漏金属层52、辅助金属层57以及第二源漏金属层54电连接，辅助金属层57位于第一源漏金属层52和第二源漏金属层54之间。通过增加一层辅助金属层57，避免第一源漏金属层52和第二源漏金属层54之间搭接不良，并降低第二源漏金属层54与第一源漏金属层52之间电连接的工艺难度。

其中，可采用两种方式制备辅助金属层57，以下对两种方式进行描述。

继续参考图14和图15，一种制备方式是在衬底基板61上制备完第一子电路121和中间绝缘层21后，在第一子电路121和第二子电路122的共用节点处，在中间绝缘层21上打通孔，在通孔中制备辅助金属层57，然后在中间绝缘层21上制备第二子电路122，并使第二源漏金属层54在共用节点处与辅助金属层57搭接，从而保证第一源漏金属层52和第二源漏金属层54之间的稳定连接。

图16为本发明实施例提供的又一种阵列基板的结构示意图，图17为本发明实施例提供的又一种阵列基板的结构示意图。如图16和17所示，另一种制备方式在衬底基板61上制备完第一子电路121和中间绝缘层21后，在中间绝缘层21上依次制备第二有源层56、第二栅极绝缘层64、第二源漏金属层54和第二层间绝缘层65之后，在制备第二源漏金属层54之前，在第一子电路121和第二子电路122的共用节点处，在中间绝缘层21、第二栅极绝缘层64和第二层间绝缘层65上打通孔，然后在通孔中制备辅助金属层57，再制备第二源漏金属层54，并使第二源漏金属层54与辅助金属层57搭接，从而保证第一源漏金属层52和第二源漏金属层54之间的稳定连接。本领域技术人员可根据实际工艺条件，采用上述任一一种制备方法，本发明对此不作限定。

继续参考图12，可选的，中间绝缘层21的厚度L1大于1μm。

其中，通过设置中间绝缘层21的厚度L1大于1μm，有效避免第一子电路121和第二子电路122之间相互干扰，保证功能电路12的正常工作。

综上所述，本发明实施例提供的阵列基板，通过在显示区AA的衬底基板61上设置像素电路31，像素电路31与发光元件11一一对应设置，从而给发光元件11提供驱动电流。通过将像素电路31分为第一子电路121和第二子电路122，并将第一子电路121和第二子电路122层叠设置，能够将像素电路31的面积压缩一半，进而使发光元件11的面积也可以压缩一半，从而将PPI提高了一倍。在非显示区NAA的衬底基板61上设置使能电路32和栅极驱动电路33，通过将使能电路32和栅极驱动电路33层叠设置，能够使使能电路32和栅极驱动电路33占用的面积压缩一半，大大减小了非显示区NAA的尺寸，从而有助于实现超窄边框。同时，由于使能电路32和栅极驱动电路33中的器件大小没有被压缩，保证了使能电路32和栅极驱动电路33的驱动性能。此外，采用上述技术方案，在能够实现超高PPI(1000PPI及以上)以及超窄边框的同时，在制备阵列基板的过程中，仅需增加第二有源层56、第二栅极金属层53、第二源漏金属层54和第二层间绝缘层65四道Mask工艺，最多也只需要增加第二有源层56、第二栅极金属层53、第二源漏金属层54、第二层间绝缘层65和辅助金属层57五道Mask工艺，有助于本发明实施例提供的阵列基板实现投入量产。

基于同样的发明构思，本发明实施例还提供了一种显示面板，图18为本发明实施例提供的一种显示面板的结构示意图，如图18所示，该显示装置80包括上述任一实施例提供的阵列基板81，因此，本发明实施例提供的显示面板具有上述任一实施例中的技术方案所具有的技术效果，与上述实施例相同或相应的结构以及术语的解释在此不再赘述。本发明实施例提供的显示面板还包括驱动IC、柔性电路板等其他实现显示功能所需的器件，本发明对此不作限定，本领域技术人员可根据实际需求对显示面板的结构进行设置。

基于同样的发明构思，本发明实施例还提供了一种显示装置，图19为本发明实施例提供的一种显示装置的结构示意图，如图19所示，该显示装置90包括上述实施例提供的显示面板91，因此，本发明实施例提供的显示装置90具有上述任一实施例中的技术方案所具有的技术效果，与上述实施例相同或相应的结构以及术语的解释在此不再赘述。本发明实施例提供的显示装置90可以为图19所示的手机，也可以为任何具有显示功能的电子产品，包括但不限于以下类别：电视机、笔记本电脑、桌上型显示器、平板电脑、数码相机、智能手环、智能眼镜、车载显示器、医疗设备、工控设备、触摸交互终端等，本发明实施例对此不作特殊限定。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (12)

1.一种阵列基板，其特征在于，包括：

多个发光元件以及多个功能电路，所述功能电路用于为所述发光元件提供对应的驱动信号，所述发光元件用于在各所述驱动信号的作用下发光；

所述功能电路包括第一子电路和第二子电路；沿所述发光元件的出光方向，所述第一子电路、中间绝缘层以及所述第二子电路依次层叠设置，所述第一子电路和所述第二子电路的共用节点电连接。

2.根据权利要求1所述的阵列基板，其特征在于，所述功能电路包括像素电路，所述像素电路与所述发光元件一一对应；

沿所述发光元件的出光方向，所述发光元件包括依次层叠的第一电极、发光功能层和第二电极，所述第一电极电连接对应所述像素电路。

3.根据权利要求2所述的阵列基板，其特征在于，所述像素电路包括驱动晶体管，所述驱动晶体管用于在发光阶段向对应所述发光元件提供驱动电流；所述第一子电路包括所述驱动晶体管，所述第二子电路包括所述像素电路除所述驱动晶体管外的其他电路元件。

4.根据权利要求1所述的阵列基板，其特征在于，所述功能电路包括使能电路和栅极驱动电路；

所述使能电路用于为所述发光元件提供使能信号；所述栅极驱动电路用于为所述发光元件提供扫描驱动信号。

5.根据权利要求4所述的阵列基板，其特征在于，所述使能电路为所述第一子电路，所述栅极驱动电路为所述第二子电路；或者，所述栅极驱动电路为所述第一子电路，所述使能电路为所述第二子电路。

6.根据权利要求2或4所述的阵列基板，其特征在于，所述第一子电路和所述第二子电路均包括多个晶体管和至少一个存储电容；

所述晶体管包括栅极、源极和漏极；所述第一子电路中，所述晶体管的栅极位于第一栅极金属层，所述晶体管的源极和漏极位于第一源漏金属层；所述第二子电路中，所述晶体管的栅极位于第二栅极金属层，所述晶体管的源极和漏极位于第二源漏金属层。

7.根据权利要求6所述的阵列基板，其特征在于，所述存储电容包括相对设置的第一基板和第二基板；

所述第一子电路中，所述第一基板位于所述第一栅极金属层，所述第二基板位于所述第一源漏金属层；所述第二子电路中，所述第一基板位于所述第二栅极金属层，所述第二基板位于所述第二源漏金属层。

8.根据权利要求6所述的阵列基板，其特征在于，所述第一子电路和所述第二子电路的共用节点通过所述第一源漏金属层和所述第二源漏金属层电连接。

9.根据权利要求6所述的阵列基板，其特征在于，所述第一子电路和所述第二子电路的共用节点通过所述第一源漏金属层、辅助金属层以及所述第二源漏金属层电连接，所述辅助金属层位于所述第一源漏金属层和所述第二源漏金属层之间。

10.根据权利要求1所述的阵列基板，其特征在于，所述中间绝缘层的厚度大于1μm。

11.一种显示面板，其特征在于，包括权利要求1-10任一项所述的阵列基板。

12.一种显示装置，其特征在于，包括权利要求11所述的显示面板。

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