CN110992863A - 电磁干扰抑制电路及其驱动方法、电子设备 - Google Patents

电磁干扰抑制电路及其驱动方法、电子设备 Download PDF

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Abstract

本申请提供了一种电磁干扰抑制电路及其驱动方法、电子设备。该电磁干扰抑制电路包括信号发生子电路和频率发生子电路。由于该信号发生子电路可以产生周期大于周期阈值，且路数大于数量阈值的多路并行序列信号，该频率发生子电路可以在该多路并行序列信号的控制下，向开关电源输出驱动开关电源工作的频率抖动的驱动信号。因此基于频率抖动技术在节省成本的前提下，有效且可靠的抑制了开关电源产生的电磁干扰。

Description

电磁干扰抑制电路及其驱动方法、电子设备
技术领域
本公开涉及显示技术领域，特别涉及一种电磁干扰抑制电路及其驱动方法、电子设备。
背景技术
随着显示技术的发展，开关电源因其体积小、功耗低和效率高等优点被广泛的应用于各类电子设备中。但是，因开关电源工作频率较高，且在导通和关闭瞬间电压变化率和电流变化率较大等因素的影响，导致开关电源易产生电磁干扰(ElectromagneticInterference，EMI)。
目前，可以采用滤波组件(如共模电感和电容)等对开关电源产生的EMI进行滤波，从而达到降低EMI的效果。但是，因滤波组件的体积较大、成本较高，导致采用该方法抑制EMI的成本也较大。
发明内容
本公开实施例提供了一种电磁干扰抑制电路及其驱动方法、电子设备，可以解决相关技术中抑制EMI的成本较较大的问题，所述技术方案如下：
一方面，提供了一种电磁干扰抑制电路，所述电路包括：信号发生子电路和频率发生子电路；
所述信号发生子电路分别与信号源、时钟信号端和所述频率发生子电路连接，所述信号发生子电路用于响应于所述信号源提供的初始信号和所述时钟信号端提供的时钟信号，向所述频率发生子电路输出多路并行的序列信号，每路序列信号的周期大于周期阈值，且所述并行的序列信号的路数大于数量阈值；
所述频率发生子电路还分别与第一电源端和开关电源连接，所述频率发生子电路用于响应于所述多路并行的序列信号和所述第一电源端提供的第一电源信号，向所述开关电源输出频率抖动的驱动信号，所述驱动信号用于驱动所述开关电源工作。
可选的，所述信号发生子电路包括：第一序列发生器和译码器，所述译码器具有多个输入端和多个输出端，且所述译码器的输入端的数量小于所述数量阈值，输出端的数量大于所述数量阈值；
所述第一序列发生器分别与所述信号源、所述时钟信号端和所述译码器的多个输入端连接，所述第一序列发生器用于响应于所述初始信号和所述时钟信号，通过所述译码器的多个输入端向所述译码器输出多路并行的初始序列信号，每路初始序列信号的周期大于所述周期阈值；
所述译码器的多个输出端与所述频率发生子电路连接，所述译码器用于响应于所述多路并行的初始序列信号，向所述频率发生子电路输出所述多路并行的序列信号。
可选的，所述第一序列发生器包括：多个D触发器和逻辑门单元；
所述多个D触发器的时钟信号接口均与所述时钟信号端连接，第一个所述D触发器的输入端与所述信号源和所述逻辑门单元的输出端连接，除第一个所述D触发器之外每个所述D触发器的输入端与上一个D触发器的输出端连接，每个所述D触发器的输出端均与所述逻辑门单元的输入端连接；
所述逻辑门单元的输出端还与所述译码器的多个输入端连接，所述逻辑门单元用于基于所述多个D触发器的输出端输出的信号，生成所述多路并行的初始序列信号。
可选的，所述第一序列发生器包括：十个D触发器；所述逻辑门单元包括：七个或非门、四个与非门、一个与门、一个异或门和一个或门；
第一个D触发器的输出端和第二个D触发器的输出端与第一个或非门的输入端连接，第三个D触发器至第六个D触发器的输出端与第二个或非门的输入端连接，第七个D触发器至第十个D触发器的输出端与第三个或非门的输入端连接，且第七个D触发器的输出端和第十个D触发器的输出端与所述异或门的输入端连接；
第一个或非门的输出端、第二个或非门的输出端和第三个或非门的输出端均与所述与门的输入端连接，所述与门的输出端和所述异或门的输出端与所述或门的输入端连接，所述或门的输出端与第一个D触发器的输入端连接；
第一个D触发器的输出端还与第四个或非门的输入端连接，第二个D触发器的输出端还与第五个或非门的输入端连接，第三个D触发器的输出端还与第六个或非门的输入端连接，第四个D触发器的输出端还与第七个或非门的输入端连接，且第四个或非门至第七个或非门的输入端还与初始信号端连接；
第一个与非门的输入端与所述第四个或非门的输入端和所述译码器的输入端连接，第二个与非门的输入端与所述第五个或非门的输入端和所述译码器的输入端连接，第三个与非门的输入端与所述第六个或非门的输入端和所述译码器的输入端连接，第四个与非门的输入端与所述第七个或非门的输入端和所述译码器的输入端连接。
可选的，所述信号发生子电路包括：第二序列发生器，所述第二序列发生器具有输入端和多个输出端，且所述第二序列发生器的输出端的数量大于所述数量阈值；
所述第二序列发生器的输入端分别与所述信号源和所述时钟信号端连接，所述第二序列发生器的多个输出端与所述频率发生子电路连接，所述多个第二序列发生器用于响应于所述初始信号和所述时钟信号，生成所述多路并行的序列信号，并通过其多个输出端输出至所述频率发生子电路。
可选的，所述频率发生子电路包括：电流提供单元和频率发生单元；
所述电流提供单元分别与所述第一电源端、所述信号发生子电路和所述频率发生单元连接，所述电流提供单元用于响应于所述多路并行的序列信号和所述第一电源信号，向所述频率发生单元输出驱动电流；
所述频率发生单元与所述开关电源连接，所述频率发生单元用于在所述驱动电流的驱动下产生所述频率抖动的驱动信号，并输出至所述开关电源。
可选的，所述电流提供单元还与参考电源端连接，所述电流提供单元用于基于所述参考电源端提供的参考电源信号和所述电流提供单元的分压，向所述频率发生单元输出所述驱动电流；所述电流提供单元包括：多个第一开关晶体管、串联的多个第一电阻和电流镜单元；
所述串联的多个第一电阻的一端与第二电源端连接，另一端与所述电流镜单元连接，所述电流镜单元还分别与所述第一电源端、所述参考电源端和所述频率发生单元连接；
每个所述第一开关晶体管的栅极与所述信号发生子电路的一个输出端连接，且各个所述第一开关晶体管的栅极连接的输出端不同；
所述多个第一开关晶体管的第一极均与所述第二电源端连接；
每个所述第一开关晶体管的第二极连接至相邻的两个所述第一电阻之间，且每相邻两个所述第一电阻之间仅连接有一个所述第一开关晶体管的第二极。
可选的，所述电流镜单元包括：第一晶体管、第二晶体管、第三晶体管和比较器；
所述比较器的第一输入端与所述参考电源端连接，所述比较器的第二输入端与所述串联的多个第一电阻的另一端连接，所述比较器的输出端与所述第一晶体管的栅极连接；
所述第一晶体管的第一极与所述多个第一电阻的另一端连接，所述第一晶体管的第二极与所述第二晶体管的第一极连接；
所述第二晶体管的栅极和所述第三晶体管的栅极连接，所述第二晶体管的第二极和所述第三晶体管的第一极与所述第一电源端连接，所述第三晶体管的第二级与所述频率发生单元连接。
可选的，所述电流提供单元包括：多个第二开关晶体管和串联的多个第二电阻，且所述串联的多个第二电阻的一端与第二电源端连接，另一端与所述第一电源端和所述频率发生单元连接；
其中，每个所述第二开关晶体管的栅极与所述信号发生子电路的一个输出端连接，且各个所述第二开关晶体管的栅极连接的输出端不同；
所述多个第二开关晶体管的第一极均与所述第二电源端连接；
每个所述第二开关晶体管的第二极连接至相邻的两个所述第二电阻之间，且每相邻两个所述第二电阻之间仅连接有一个所述第二开关晶体管的第二极。
另一方面，提供了一种电磁干扰抑制电路的驱动方法，应用于如上述方面所述的电磁干扰抑制电路中，所述方法包括：
向信号源提供初始信号，向时钟信号端提供时钟信号，信号发生子电路响应于所述初始信号和所述时钟信号，向频率发生子电路输出多路并行的序列信号，每路所述序列信号的周期大于周期阈值，且所述并行的序列信号的路数大于数量阈值；
向第一电源端提供第一电源信号，所述频率发生子电路响应于所述多路并行的序列信号和所述第一电源信号，向开关电源输出频率抖动的驱动信号，所述驱动信号用于驱动所述开关电源工作。
又一方面，提供了一种电子设备，所述电子设备包括：开关电源，以及如上述方面所述的电磁干扰抑制电路，所述电磁干扰抑制电路与所述开关电源连接。
本公开实施例提供的技术方案带来的有益效果至少可以包括：
综上所述，本公开实施例提供了一种电磁干扰抑制电路及其驱动方法、电子设备，该电磁干扰抑制电路包括信号发生子电路和频率发生子电路。由于该信号发生子电路可以产生周期大于周期阈值，且路数大于数量阈值的多路并行序列信号，该频率发生子电路可以在该多路并行序列信号的控制下，向开关电源输出驱动开关电源工作的频率抖动的驱动信号。因此基于频率抖动技术在节省成本的前提下，有效且可靠的抑制了开关电源产生的电磁干扰。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开实施例提供的一种基于频率抖动技术抑制EMI的原理示意图；
图2是本公开实施例提供的一种电磁干扰抑制电路的结构示意图；
图3是本公开实施例提供的另一种电磁干扰抑制电路的结构示意图；
图4是本公开实施例提供的一种信号发生子电路的结构示意图；
图5是本公开实施例提供的另一种信号发生子电路的结构示意图；
图6是本公开实施例提供的又一种电磁干扰抑制电路的结构示意图；
图7是本公开实施例提供的再一种电磁干扰抑制电路的结构示意图；
图8是本公开实施例提供的再一种电磁干扰抑制电路的结构示意图；
图9是本公开实施例提供的再一种电磁干扰抑制电路的结构示意图；
图10是本公开实施例提供的再一种电磁干扰抑制电路的结构示意图；
图11是本公开实施例提供的一种电磁干扰抑制电路的驱动方法的流程图；
图12是本公开实施例提供的一种电子设备的结构示意图。
具体实施方式
为了使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。
本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本公开的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本公开实施例中，将其中源极称为第一极，漏极称为第二极，或者，将其中漏极称为第一极，源极称为第二极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本公开实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本公开各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个不同的状态量，不代表全文中第一电位或第二电位具有特定的数值。
开关电源作为一种高频化电能转换装置被广泛应用于各类电子设备中，且随着科技的不断发展，对开关电源的工作频率要求也越来越高，开关电源的工作频率从几千赫兹发展到几兆赫兹再发展到几百兆赫兹。但正是因开关电源较高的工作频率，以及因开关电源中存在的寄生电容(如电容或电感)导致开关电源在其内部功率开关管导通或关闭瞬间易产生较大电压和电流变化率等因素的影响，导致开关电源易产生较大的涌浪电压和电流，进而导致开关电源易产生EMI。例如，液晶显示面板(Liquid Crystal Display，LCD)中的DC-DC(D irect Current，直流)开关电源产生的EMI为LCD产生EMI的主要来源。
由于电子设备中开关电源产生的EMI可能会干扰位于该电子设备周围的其他电子设备的正常工作，导致其他电子设备性能下降。因此抑制开关电源产生的EMI在开关电源的设计中越发重要。例如，对于车载电子设备，若不能有效抑制其产生的EMI，可能会影响生命安全，因此为了有效避免车载电子设备之间因EMI而产生互相干扰的问题，确保车载电子设备的使用安全性，对抑制车载电子设备的开关电源产生的EMI提出的了较高的要求。
相关技术中，可以采用共模电感和电容等有源器件对EMI进行滤波，从而达到降低EMI的效果，但该EMI抑制方法受共模电感和电容体积较大和成本较高等因素的制约，不利于量产。或，可以采用变压器来抑制EMI，但因变压器的绕制难度和绝缘难度均较大，导致抑制EMI的可靠性较差。或，还可以通过设计抑制EMI的印刷电路板(Printed Circuit Board，PCB)来抑制EMI，但因PCB的设计需要丰富的经验，设计和制造难度较大，导致抑制EMI灵活性较差。
本公开实施例提供了一种电磁干扰抑制电路，该电磁干扰抑制电路基于频率抖动技术在节省体积减小成本的前提下，有效可靠的抑制了开关电源产生的EMI，且不会对开关电源的工作频率带来其他负面影响，也不会给开关电源的制造带来任何不便。其中，频率抖动技术是指：在总频谱能量不变的前提下，将各次谐波的频带展宽，使得各次谐波的峰值能量得以降低，进而降低EMI。
图1是本公开实施例提供的一种一种基于频率抖动技术抑制EMI的原理示意图。如图1所示，让水龙头的水(可以称为总频谱能量)从一个小孔以固定频率喷洒至花朵上，和让水龙头的水分散能量后从多个小孔分别以不同频率喷洒至花朵上对花朵带来的压力是不同的。结合图1，对比两种情况可以看出，让水龙头的水分散后从多个小孔分别喷出，水的整体喷出力度(相当于EMI)会变小很多，且分散的越多越开，能量分散的效果即会越好。因此，通过调整开关电源的工作频率，使开关电源在抖动的频率而不是固定频率下工作，可以有效降低开关电源产生的EMI。并且，分散周期越大，相同频率的能量出现的几率越低，分散位数越大，频率抖动更加精细。
图2是本公开实施例提供的一种电磁干扰抑制电路的结构示意图。如图2所示，该电路可以包括：信号发生子电路10和频率发生子电路20。
该信号发生子电路10分别与信号源V0、时钟信号端CLK和频率发生子电路20连接，该信号发生子电路10可以响应于信号源V0提供的初始信号和时钟信号端CLK提供的时钟信号，向频率发生子电路20输出多路并行的序列信号。
例如，参考图2，该信号发生子电路10通过多个输出端与频率发生子电路20连接，相应的，该信号发生子电路10即可以通过该多个输出端向频率发生子电路20输出多路并行的序列信号。其中，每路序列信号的周期可以大于周期阈值，且并行的序列信号的路数可以大于数量阈值。可选的，该周期阈值和数量阈值可以是预先设定的固定值。
该频率发生子电路20还可以分别与第一电源端VCC和开关电源(图2未示出)连接。该频率发生子电路20可以响应于多路并行的序列信号和第一电源端VCC提供的第一电源信号，向开关电源输出频率抖动的驱动信号，且该驱动信号可以用于驱动开关电源工作。
综上所述，本公开实施例提供了一种电磁干扰抑制电路，该电磁干扰抑制电路包括信号发生子电路和频率发生子电路。由于该信号发生子电路可以产生周期大于周期阈值，且路数大于数量阈值的多路并行序列信号，该频率发生子电路可以在该多路并行序列信号的控制下，向开关电源输出驱动开关电源工作的频率抖动的驱动信号。因此基于频率抖动技术在节省成本的前提下，有效且可靠的抑制了开关电源产生的电磁干扰。
作为一种可选的实现方式，图3是本公开实施例提供的另一种电磁干扰抑制电路的结构示意图。如图3所示，该信号发生子电路10可以包括：第一序列发生器101和译码器102。该译码器102可以具有多个输入端和多个输出端，且该译码器102的输入端的数量小于数量阈值，输出端的数量大于数量阈值。
该第一序列发生器101可以分别与信号源V0、时钟信号端CLK和译码器102的多个输入端连接，该第一序列发生器101可以响应于信号源V0提供的初始信号和、时钟信号端CLK提供的时钟信号，通过译码器102的多个输入端向译码器102输出多路并行的初始序列信号。其中，每路初始序列信号的周期可以大于周期阈值。
该译码器102的多个输出端可以与频率发生子电路20连接。该译码器102可以响应于多路并行的初始序列信号，向频率发生子电路20输出多路并行的序列信号。
示例的，假设周期阈值为1020，数量阈值为10，该第一序列发生器101生成了4路初始序列信号，且每路序列信号的周期为1024。则可以设置4-15译码器102，即该译码器102即共包括4个输入端和15个输出端。该4-15译码器102可以不改变每路序列信号的周期的前提下，将该4路初始序列信号译码为周期大于周期阈值，且路数大于数量阈值的15路并行的序列信号。可选的，每路序列信号可以以二进制数值0或1的形式表示，0可以代表有效电位，相应的，1即可以代表无效电位。同理，若0代表无效电位，则1即可以代表有效电位。
通过设置第一序列发生器101先产生路数较少，且周期大于周期阈值的多路并行的初始序列信号，再设置译码器102基于初始序列信号，产生周期不变，且路数大于数量阈值即路数较多的多路并行序列信号，可以在实现对EMI的有效抑制的前提下，充分利用译码器不改变周期仅改变路数的原理，实现对EMI的精确抑制。并且，因译码器属于现有的电路结构，因此成本较低，电路制造较为简单，有利于量产。
图4是本公开实施例提供的一种信号发生子电路的结构示意图。如图4所示，该第一序列发生器101可以包括：多个D触发器(图4示出了n个D触发器)和逻辑门单元1010。
该多个D触发器的时钟信号接口CLK0可以均与同一个时钟信号端CLK连接，第一个D触发器的输入端D可以与信号源V0和逻辑门单元1010的输出端连接(图中未示出)，除第一个D触发器之外每个D触发器的输入端D可以与上一个D触发器的输出端O连接，每个D触发器的输出端O可以均与逻辑门单元1010的输入端连接。
逻辑门单元1010输出端还与译码器102的多个输入端连接，逻辑门单元1010可以基于多个D触发器的输出端输出的信号生成多路并行的初始序列信号。
图5是本公实施例提供的另一种信号发生子电路的结构示意图。如图5所示，该第一序列发生器101可以包括：十个D触发器。该逻辑门单元1010可以包括：七个或非门N1、四个与非门N2、一个与门N3、一个异或门N4和一个或门N5。
其中，第一个D触发器的输出端O和第二个D触发器的输出端O可以与第一个或非门N1的输入端连接，第三个D触发器至第六个D触发器的输出端O可以与第二个或非门N1的输入端连接，第七个D触发器至第十个D触发器的输出端O可以与第三个或非门N1的输入端连接，且第七个D触发器的输出端O和第十个D触发器的输出端O可以与异或门N4的输入端连接。
第一个或非门N1的输出端、第二个或非门N1的输出端和第三个或非门N1的输出端可以均与与门N3的输入端连接，与门N3的输出端和异或门N4的输出端可以与或门N5的输入端连接，或门N5的输出端可以与第一个D触发器的输入端D连接。且该第一个D触发器的输入端D还可以与信号源V0连接。
第一个D触发器的输出端O还可以与第四个或非门N1的输入端连接，第二个D触发器的输出端O还可以与第五个或非门N1的输入端连接，第三个D触发器的输出端O还可以与第六个或非门N1的输入端连接，第四个D触发器的输出端O还可以与第七个或非门N1的输入端连接，且第四个或非门N1至第七个或非门N1的输入端还与初始信号端(图中未示出)连接。
第一个与非门N2的输入端与第四个或非门N1的输入端可以与译码器102的输入端连接，第二个与非门N2的输入端与第五个或非门N1的输入端和译码器102的输入端连接，第三个与非门N2的输入端与第六个或非门N1的输入端和译码器102的输入端连接，第四个与非门N2的输入端与第七个或非门N1的输入端和译码器102的输入端连接。
相应的，参考图5，该译码器102即可以具有4个输入端，且图5以该译码器具有15个输出端Y1至Y15为例进行说明。对于图5示出的第一序列发生器，与门N5的输出端输出的信号Fout可以满足下述公式：
Fout＝(Q1+Q2)'(Q3+Q4+Q5+Q6)'(Q7+Q8+Q9+Q10)'+(Q10⊕Q7)'；
其中，(Q1+Q2)'是指D触发器(1)和D触发器(2)的输出经第一个或非门N1输出的值，(Q3+Q4+Q5+Q6)'是指D触发器(3)至D触发器(6)的输出经第二个或非门N1输出的值，(Q7+Q8+Q9+Q10)'是指D触发器(7)至D触发器(10)的输出经第三个或非门N1输出的值，(Q10⊕Q7)'是指D触发器(7)和D触发器(10)的输出经异或门N4输出的值。(Q1+Q2)'(Q3+Q4+Q5+Q6)'(Q7+Q8+Q9+Q10)'是指第一个或非门N1输出的值、第二个或非门N1输出的值和第三个或非门N1输出的值经与门N3输出的值。Fout是指与门N3输出的值和异或门N4输出的值经与门N5输出的值。
在本公开实施例中，该Fout可以作为D触发器(1)的输入，最终该第一序列发生器101可以产生周期为210＝1024的多路并行的初始序列信号。并且，由于使用了与门N3(在代数运算中代表乘法)，使得输出结果为非线性函数。进而，保证了第一序列发生器101能够自启动且不会陷入死循环(即无效状态)。
结合图5，假设第一序列发生器101的输出的4路并行的初始序列信号分别为A、B、C和D，则4-15译码器的15个输出端Y1至Y15输出的信号即可以满足下述公式：
Figure BDA0002286999740000101
其中，
Figure BDA0002286999740000102
为译码器的译码算法。通过该4-15译码器可以将4路并行的初始序列信号译码转换为15路并的序列信号，且不改变每路初始序列信号的周期，即该译码器输出的每路序列信号的周期依然为1024。
作为另一种可选的实现方式，图6是本公实施例提供的再一种信号发生子电路的结构示意图。如图6所示，该信号发生子电路10可以包括：第二序列发生器103，第二序列发生器103具有输入端和多个输出端，且第二序列发生器103的输出端的数量大于数量阈值。
该第二序列发生器103的输入端分别与信号源V0和时钟信号端CLK连接，该第二序列发生器103的多个输出端可以直接与频率发生子电路20连接，该多个第二序列发生器103可以响应于初始信号和时钟信号生成多路并行的序列信号，并通过其多个输出端输出至频率发生子电路20。
图7是本公开实施例提供的又一种电磁干扰抑制电路的结构示意图。如图7所示，该频率发生子电路20可以包括：电流提供单元201和频率发生单元202。
该电流提供单元201可以分别与第一电源端VCC、信号发生子电路10和频率发生单元202连接。该电流提供单元201可以响应于多路并行的序列信号和第一电源信号，向频率发生单元202输出驱动电流。
该频率发生单元202可以与开关电源(图中未示出)连接。该频率发生单元202可以在驱动电流的驱动下产生驱动信号，并输出至开关电源。
作为一种可选的实现方式，图8是本公开实施例提供的又一种电磁干扰抑制电路的结构示意图。如图8所示，该电流提供单元201还可以与参考电源端Vref连接。该电流提供单元201可以基于参考电源端Vref提供的参考电源信号和电流提供单元201的分压，向频率发生单元202输出驱动电流。
其中，该参考电源信号可以为根据频率发生单元202的频率调节范围预先设置的电源信号。该电流提供单元201可以在分压大于参考电源信号的电压时，停止输出驱动电流，即停止工作。
图9是本公开实施例提供的又一种电磁干扰抑制电路的结构示意图。如图9所示，该电流提供单元201可以包括：多个第一开关晶体管T1、串联的多个第一电阻R1和电流镜单元2011。
参考图9，串联的多个第一电阻R1的一端可以与第二电源端GND连接，另一端可以与电流镜单元2011连接，电流镜单元2011还可以分别与第一电源端VCC、参考电源端Vref和频率发生单元202连接。
每个第一开关晶体管T1的栅极可以与信号发生子电路10的一个输出端连接，且各个第一开关晶体管T1的栅极连接的输出端不同。相应的，各个开关晶体管T1即可以响应于信号发生子电路10输入至其栅极的序列信号的电位开启或关断，开启的开关晶体管T1的数量不同，则会导致接入的第一电阻R1的数量不同，进而即会影响输出至频率发生单元202的驱动电流的大小。
多个第一开关晶体管T1的第一极可以均与第二电源端GND连接。
每个第一开关晶体管T1的第二极可以连接至相邻的两个第一电阻R1之间，且每相邻两个第一电阻R1之间可以仅连接有一个第一开关晶体管T1的第二极。
参考图9，该电流镜单元2011可以包括：第一晶体管M1、第二晶体管M2、第三晶体管M3和比较器A1。
其中，比较器A1的第一输入端(+)可以与参考电源端Vref连接，比较器A1的第二输入端(-)可以与串联的多个第一电阻R1的另一端连接，比较器A1的输出端可以与第一晶体管M1的栅极连接。
第一晶体管M1的第一极可以与多个第一电阻R1的另一端连接，第一晶体管M1的第二极可以与第二晶体管M2的第一极连接。
第二晶体管M2的栅极可以与第三晶体管M3的栅极连接，第二晶体管M2的第二极和第三晶体管M3的第一极可以与第一电源端VCC连接，第三晶体管M3的第二级可以与频率发生单元202连接。
示例的，结合图5和图9，假设共包括15个第一开关晶体管T1，该15个第一开关晶体管T1的栅极可以分别与译码器的15个输出端Y1至Y15连接。该15个输出端Y1至Y15输出的序列信号的电位影响了该15个第一开关晶体管T1的开启和关断数量。该15个第一开关晶体管T1的开启和关断数量影响了接入的第一电阻R1的数量，相应的，即影响了输出至频率发生单元202的驱动电流的大小。该频率发生单元202可以基于该驱动电流向开关电源输出频率抖动的驱动信号(即工作频率)。需要说明的是，频率发生单元202和开关电源之间还可以连接有分频器和放大器等处理组件。
作为另一种可选的实现方式，图10是本公开实施例提供的又一种电磁干扰抑制电路的结构示意图。如图10所示，该电流提供单元201可以包括：多个第二开关晶体管T2和串联的多个第二电阻R2，且串联的多个第二电阻R2的一端可以与第二电源端GND连接，另一端可以与第一电源端VCC和频率发生单元202连接。
其中，每个第二开关晶体管T2的栅极可以与信号发生子电路10的一个输出端连接，且各个第二开关晶体管T2的栅极连接的输出端可以不同。
多个第二开关晶体管T2的第一极可以均与第二电源端GND连接。
每个第二开关晶体管T2的第二极可以连接至相邻的两个第二电阻R2之间，且每相邻两个第二电阻R2之间仅连接有一个第二开关晶体管T2的第二极。
对于图10所示的电磁干扰抑制电路，其工作原理可以参考上述图9所示的电路结构的工作原理，在此不再赘述。并且，结合图9和图10可以看出，该频率发生单元202可以包括：振荡器。
需要说明的是，并行的序列信号的路数与电流提供单元201包括的开关晶体管的数量可以相同。通过生成数量相同的多路并行序列信号，可以进一步提高对开关晶体管的控制精度，进而可以提高对EMI进行抑制的精度和效率。
综上所述，本公开实施例提供了一种电磁干扰抑制电路，该电磁干扰抑制电路包括信号发生子电路和频率发生子电路。由于该信号发生子电路可以产生周期大于周期阈值，且路数大于数量阈值的多路并行序列信号，该频率发生子电路可以在该多路并行序列信号的控制下，向开关电源输出驱动开关电源工作的频率抖动的驱动信号。因此基于频率抖动技术在节省成本的前提下，有效且可靠的抑制了开关电源产生的电磁干扰。
图11是本公开实施例提供的一种电磁干扰抑制电路的驱动方法流程图，该方法可以应用于如图2至图10任一所示的电磁干扰抑制电路中。如图10所示，该方法可以包括：
步骤1101、向信号源提供初始信号，向时钟信号端提供时钟信号，信号发生子电路响应于该初始信号和该时钟信号，向频率发生子电路输出多路并行的序列信号。
在本公开实施例中，每路序列信号的周期大于周期阈值，且并行的序列信号的路数大于数量阈值。
步骤1102、向第一电源端提供第一电源信号，频率发生子电路响应于多路并行的序列信号和第一电源信号，向开关电源输出频率抖动的驱动信号。
其中，该驱动信号用于驱动开关电源工作。
综上所述，本公开实施例提供了一种电磁干扰抑制电路的驱动方法，由于信号发生子电路可以产生周期大于周期阈值，且路数大于数量阈值的多路并行序列信号，该频率发生子电路可以在该多路并行序列信号的控制下，向开关电源输出驱动开关电源工作的频率抖动的驱动信号。因此基于频率抖动技术在节省成本的前提下，有效且可靠的抑制了开关电源产生的电磁干扰。
结合图5和图9，以电流提供单元共包括15个第一开关晶体管T1，且各第一开关晶体管T1均为N型开关晶体管，对本公开实施例提供的电磁干扰抑制电路的工作原理进行以下介绍：
向时钟信号端CLK提供时钟信号，向信号源V0提供初始信号，向第一电源端VCC提供第一电源信号。该十个D触发器可以在时钟信号和初始信号的控制下工作，并通过各逻辑门向4-15译码器输出4路初始并行序列信号，且每路序列信号的周期均为1024。
该4-15译码器可以将该4路初始并行序列信号译码转换为15路并行的序列信号，并通过输出端Y1至Y15分别输出至15个第一开关晶体管T1的栅极，且每路序列信号的周期均为1024。
每个第一开关晶体管T1可以在输出至其栅极的序列信号的电位为有效电位时开启，以及在输出至其栅极的序列信号的电位为无效电位时关断。电流镜单元2011基于最终接入的第一电阻R1的数量，响应于第一电源信号，向振荡器202输出驱动电流。振荡器202可以基于该驱动电流生成频率抖动的驱动信号并输出至开关电源，从而抑制开关电源产生的电磁干扰。
综上所述，本公开实施例提供了一种电磁干扰抑制电路的驱动方法，由于信号发生子电路可以产生周期大于周期阈值，且路数大于数量阈值的多路并行序列信号，该频率发生子电路可以在该多路并行序列信号的控制下，向开关电源输出驱动开关电源工作的频率抖动的驱动信号。因此基于频率抖动技术在节省成本的前提下，有效且可靠的抑制了开关电源产生的电磁干扰。
图12是本公开实施例提供的一种电子设备的结构示意图。如图12所示，该电子设备可以包括：开关电源01，以及如图2至图10任一所示的电磁干扰抑制电路00，该电磁干扰抑制电路00可以与开关电源01连接。
可选的，该电子设备为显示装置。该显示装置可以为：LCD显示面板、手机、平板电脑、电视机、数码相框等任何具有显示功能的产品或部件。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的电磁干扰抑制电路、各子电路和各单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (11)

1.一种电磁干扰抑制电路，其特征在于，所述电路包括：信号发生子电路和频率发生子电路；
所述信号发生子电路分别与信号源、时钟信号端和所述频率发生子电路连接，所述信号发生子电路用于响应于所述信号源提供的初始信号和所述时钟信号端提供的时钟信号，向所述频率发生子电路输出多路并行的序列信号，每路序列信号的周期大于周期阈值，且所述并行的序列信号的路数大于数量阈值；
所述频率发生子电路还分别与第一电源端和开关电源连接，所述频率发生子电路用于响应于所述多路并行的序列信号和所述第一电源端提供的第一电源信号，向所述开关电源输出频率抖动的驱动信号，所述驱动信号用于驱动所述开关电源工作。
2.根据权利要求1所述的电路，其特征在于，所述信号发生子电路包括：第一序列发生器和译码器，所述译码器具有多个输入端和多个输出端，且所述译码器的输入端的数量小于所述数量阈值，输出端的数量大于所述数量阈值；
所述第一序列发生器分别与所述信号源、所述时钟信号端和所述译码器的多个输入端连接，所述第一序列发生器用于响应于所述初始信号和所述时钟信号，通过所述译码器的多个输入端向所述译码器输出多路并行的初始序列信号，每路初始序列信号的周期大于所述周期阈值；
所述译码器的多个输出端与所述频率发生子电路连接，所述译码器用于响应于所述多路并行的初始序列信号，向所述频率发生子电路输出所述多路并行的序列信号。
3.根据权利要求2所述的电路，其特征在于，所述第一序列发生器包括：多个D触发器和逻辑门单元；
所述多个D触发器的时钟信号接口均与所述时钟信号端连接，第一个所述D触发器的输入端与所述信号源和所述逻辑门单元的输出端连接，除第一个所述D触发器之外每个所述D触发器的输入端与上一个D触发器的输出端连接，每个所述D触发器的输出端均与所述逻辑门单元的输入端连接；
所述逻辑门单元的输出端还与所述译码器的多个输入端连接，所述逻辑门单元用于基于所述多个D触发器的输出端输出的信号，生成所述多路并行的初始序列信号。
4.根据权利要求3所述的电路，其特征在于，所述第一序列发生器包括：十个D触发器；所述逻辑门单元包括：七个或非门、四个与非门、一个与门、一个异或门和一个或门；
第一个D触发器的输出端和第二个D触发器的输出端与第一个或非门的输入端连接，第三个D触发器至第六个D触发器的输出端与第二个或非门的输入端连接，第七个D触发器至第十个D触发器的输出端与第三个或非门的输入端连接，且第七个D触发器的输出端和第十个D触发器的输出端与所述异或门的输入端连接；
第一个或非门的输出端、第二个或非门的输出端和第三个或非门的输出端均与所述与门的输入端连接，所述与门的输出端和所述异或门的输出端与所述或门的输入端连接，所述或门的输出端与第一个D触发器的输入端连接；
第一个D触发器的输出端还与第四个或非门的输入端连接，第二个D触发器的输出端还与第五个或非门的输入端连接，第三个D触发器的输出端还与第六个或非门的输入端连接，第四个D触发器的输出端还与第七个或非门的输入端连接，且第四个或非门至第七个或非门的输入端还与初始信号端连接；
第一个与非门的输入端与所述第四个或非门的输入端和所述译码器的输入端连接，第二个与非门的输入端与所述第五个或非门的输入端和所述译码器的输入端连接，第三个与非门的输入端与所述第六个或非门的输入端和所述译码器的输入端连接，第四个与非门的输入端与所述第七个或非门的输入端和所述译码器的输入端连接。
5.根据权利要求1所述的电路，其特征在于，所述信号发生子电路包括：第二序列发生器，所述第二序列发生器具有输入端和多个输出端，且所述第二序列发生器的输出端的数量大于所述数量阈值；
所述第二序列发生器的输入端分别与所述信号源和所述时钟信号端连接，所述第二序列发生器的多个输出端与所述频率发生子电路连接，所述多个第二序列发生器用于响应于所述初始信号和所述时钟信号，生成所述多路并行的序列信号，并通过其多个输出端输出至所述频率发生子电路。
6.根据权利要求1至5任一所述的电路，其特征在于，所述频率发生子电路包括：电流提供单元和频率发生单元；
所述电流提供单元分别与所述第一电源端、所述信号发生子电路和所述频率发生单元连接，所述电流提供单元用于响应于所述多路并行的序列信号和所述第一电源信号，向所述频率发生单元输出驱动电流；
所述频率发生单元与所述开关电源连接，所述频率发生单元用于在所述驱动电流的驱动下产生所述频率抖动的驱动信号，并输出至所述开关电源。
7.根据权利要求6所述的电路，其特征在于，所述电流提供单元还与参考电源端连接，所述电流提供单元用于基于所述参考电源端提供的参考电源信号和所述电流提供单元的分压，向所述频率发生单元输出所述驱动电流；所述电流提供单元包括：多个第一开关晶体管、串联的多个第一电阻和电流镜单元；
所述串联的多个第一电阻的一端与第二电源端连接，另一端与所述电流镜单元连接，所述电流镜单元还分别与所述第一电源端、所述参考电源端和所述频率发生单元连接；
每个所述第一开关晶体管的栅极与所述信号发生子电路的一个输出端连接，且各个所述第一开关晶体管的栅极连接的输出端不同；
所述多个第一开关晶体管的第一极均与所述第二电源端连接；
每个所述第一开关晶体管的第二极连接至相邻的两个所述第一电阻之间，且每相邻两个所述第一电阻之间仅连接有一个所述第一开关晶体管的第二极。
8.根据权利要求7所述的电路，其特征在于，所述电流镜单元包括：第一晶体管、第二晶体管、第三晶体管和比较器；
所述比较器的第一输入端与所述参考电源端连接，所述比较器的第二输入端与所述串联的多个第一电阻的另一端连接，所述比较器的输出端与所述第一晶体管的栅极连接；
所述第一晶体管的第一极与所述多个第一电阻的另一端连接，所述第一晶体管的第二极与所述第二晶体管的第一极连接；
所述第二晶体管的栅极和所述第三晶体管的栅极连接，所述第二晶体管的第二极和所述第三晶体管的第一极与所述第一电源端连接，所述第三晶体管的第二级与所述频率发生单元连接。
9.根据权利要求6所述的电路，其特征在于，所述电流提供单元包括：多个第二开关晶体管和串联的多个第二电阻，且所述串联的多个第二电阻的一端与第二电源端连接，另一端与所述第一电源端和所述频率发生单元连接；
其中，每个所述第二开关晶体管的栅极与所述信号发生子电路的一个输出端连接，且各个所述第二开关晶体管的栅极连接的输出端不同；
所述多个第二开关晶体管的第一极均与所述第二电源端连接；
每个所述第二开关晶体管的第二极连接至相邻的两个所述第二电阻之间，且每相邻两个所述第二电阻之间仅连接有一个所述第二开关晶体管的第二极。
10.一种电磁干扰抑制电路的驱动方法，其特征在于，应用于权利要求1至9任一所述的电磁干扰抑制电路中，所述方法包括：
向信号源提供初始信号，向时钟信号端提供时钟信号，信号发生子电路响应于所述初始信号和所述时钟信号，向频率发生子电路输出多路并行的序列信号，每路所述序列信号的周期大于周期阈值，且所述并行的序列信号的路数大于数量阈值；
向第一电源端提供第一电源信号，所述频率发生子电路响应于所述多路并行的序列信号和所述第一电源信号，向开关电源输出频率抖动的驱动信号，所述驱动信号用于驱动所述开关电源工作。
11.一种电子设备，其特征在于，所述电子设备包括：开关电源，以及如权利要求1至9任一所述的电磁干扰抑制电路，所述电磁干扰抑制电路与所述开关电源连接。
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