CN110970405A - 包括电容器的半导体器件 - Google Patents

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Abstract

本公开涉及包括电容器的半导体器件。一种用于功率半导体器件的电容器结构，包括：半导体衬底；隔离绝缘层，该隔离绝缘层具有环形形状并且包括外周边和限定开口区域的内周边的；第一电极，该第一电极被设置在隔离绝缘层上；电介质层，该电介质层被设置在第一电极上；以及第二电极，该第二电极被设置在电介质层上。

Description

包括电容器的半导体器件
技术领域
本公开涉及包括电容器的半导体器件。
背景技术
半导体器件包括集成在半导体衬底上的电容器。在半导体器件是高压半导体器件(例如，功率半导体器件)时，与其集成的电容器也应具有高击穿电压(例如，大于约400V)。
发明内容
根据本公开的一个实施例，提供了一种用于功率半导体器件的电容器结构，所述电容器结构包括：半导体衬底；隔离绝缘层，所述隔离绝缘层具有环形形状并且包括外周边和限定开口区域的内周边；第一电极，所述第一电极被设置在所述隔离绝缘层上；电介质层，所述电介质层被设置在所述第一电极上；以及第二电极，所述第二电极被设置在所述电介质层上。
根据本公开的另一实施例，提供了一种功率半导体器件，包括：功率MOS晶体管；以及电容器，所述电容器具有在600V至1000V范围内的击穿电压，其中：所述电容器包括：半导体衬底；隔离绝缘层，所述隔离绝缘层具有环形形状并且包括外周边和限定开口区域的内周边；第一电极，所述第一电极被设置在所述隔离绝缘层上；电介质层，所述电介质层被设置在所述第一电极上；以及第二电极，所述第二电极被设置在所述电介质层上。
根据本公开的又一实施例，提供了一种制造电容器结构的方法，所述方法包括：在半导体衬底中形成阱结构；在所述半导体衬底上形成隔离绝缘层，所述隔离绝缘层具有环形形状并且包括外周边和限定开口区域的内周边；在所述隔离绝缘层上方形成第一电极；在所述第一电极上形成电介质层；以及在所述电介质层上方形成第二电极。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开。需要强调的是，根据工业中的标准实践，各种特征未按比例绘制，并且仅用于说明目的。实际上，为了清楚讨论，可以任意增加或减少各种特征的尺寸。
图1A示出了根据本公开的实施例的用于半导体器件的电容器结构的横截面视图。
图1B示出了根据本公开的另一实施例的用于半导体器件的电容器结构的横截面视图。
图2示出了图1A中示出的电容器结构的顶部(平面)视图。
图3A和3B示出了根据本公开的实施例的电容器结构的制造操作的各个阶段之一。
图4A和4B示出了根据本公开的实施例的电容器结构的制造操作的各个阶段之一。
图5A和5B示出了根据本公开的实施例的电容器结构的制造操作的各个阶段之一。
图6A和6B示出了根据本公开的实施例的电容器结构的制造操作的各个阶段之一。
图7A、7B和7C示出了根据本公开的实施例的电容器结构的各种结构。
图8示出了根据本公开的实施例的包括电容器结构的半导体器件的横截面视图。
具体实施方式
应理解，下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体实施例或示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，元件的尺寸不限于所公开的范围或值，而可以取决于器件的工艺条件和/或期望属性。此外，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各种特征。
此外，本文中可能使用了空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可以被相应地解释。此外，术语“由......构成”可以表示“包括”或“由......组成”。在本公开中，A、B和C中的至少一个表示“A”、“B”、“C”、“A和B”、“A和C”、“B和C”、或“A、B和C”，并且不表示一个来自A、一个来自B、和一个来自C，除非另有说明。
在半导体器件的衬底上方形成的电容器结构包括底部电极、上部电极、和(被设置在底部电极和上部电极之间的)电介质层，其是垂直堆叠(垂直于衬底的表面)的。这类堆叠电容器结构被形成在隔离绝缘层上方以电隔离相邻器件。在本公开中，将提供具有高于600V的击穿电压的电容器结构。
图1A示出了根据本公开的实施例的用于半导体器件的电容器结构100的横截面视图。图2示出了图1A中示出的电容器结构100的顶部(平面)视图。
电容器结构100被形成在衬底10上方。在一些实施例中，衬底10是半导体衬底。在一些实施例中，衬底10是由以下各项构成的：适当的元素半导体，例如，硅、金刚石或锗；适当的合金或化合物半导体，例如，IV族化合物半导体(例如，硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化合物半导体(例如，氮化镓(GaN)、氮化铟镓(InGaN)、氮化铝(AlN)、氮化铟铝(InAlN)、砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷化镓砷(GaAsP)、或磷化镓铟(GaInP))等等。在某些实施例中，使用p型Si衬底。
在半导体衬底10的表面处，形成隔离绝缘层(场氧化物)层20和22。如图2所示，第一隔离绝缘层20具有拥有中心开口21的环形、圆环形(doughnut)、或框形形状(这些形状可以统称为环形)。由第一隔离绝缘层20的内周边限定的中心开口21的尺寸(面积)在由隔离绝缘层20的外周边限定的区域的尺寸的约0.01％至约10％的范围内。在第一隔离绝缘层20和中心开口21都是圆形的，中心开口21的面积是由第一隔离绝缘层20的外周边限定的圆的面积的约0.01％至约10％。
在一些实施例中，第二隔离绝缘层22也具有圆环形、环形、或框形形状并且围绕第一隔离绝缘层20。在其他实施例中，第二隔离绝缘层的外周边具有矩形形状(矩形环形)。
第一和第二隔离绝缘层20、22包括一层或多层氧化硅、氮化硅、氧化钛、氧化铝、或任意其他适当的绝缘材料。在某些实施例中，使用氧化硅。在一些实施例中，第一和第二隔离绝缘层20、22是通过对硅衬底的所需部分进行氧化而形成的硅的局部氧化(LOCOS)层。在其他实施例中，第一和第二隔离绝缘层20、22是通过用绝缘材料(例如，氧化硅)来填充在半导体衬底10的表面处形成的沟槽而形成的浅沟槽隔离(STI)层。在一些实施例中，第一和第二隔离绝缘层20、22的厚度在约0.1μm至约5.0μm的范围内，并且在其他实施例中在约0.5μm至约2.0μm的范围内。
在半导体衬底10中，形成各种阱。如图1A所示，在一些实施例中，在第一隔离层20下方形成n阱12(第一导电类型阱)。此外，如图1A所示，在n阱12周围的半导体衬底中形成第一p阱14A和第二p阱14B(第二导电类型阱)。在一些实施例中，第一p阱14A被设置在第二隔离绝缘层22下方并且在第一隔离绝缘层20和第二隔离绝缘层22之间的区域下方。在一些实施例中，第二p阱14B穿入第一隔离绝缘层20下方的n阱12中。在一些实施例中，第一p阱14A具有与第一隔离绝缘层20和/或第二隔离绝缘层22类似的圆环形、环形或框形形状，并且围绕n阱12。在一些实施例中，n阱12是通过一个或多个离子注入操作用P、As和/或Sb作为掺杂剂在约20keV至约200keV的加速电压处形成的。在一些实施例中，掺杂浓度在约0.1×1011离子/cm2至约1×1013离子/cm2的范围内。在一些实施例中，第一和第二p阱14A和14B是通过一个或多个离子注入操作用B(BF2)、Al和/或Ga作为掺杂剂在约20keV至约200keV的加速电压处形成的。在一些实施例中，掺杂浓度在约0.1×1011离子/cm2至约1×1013离子/cm2的范围内。
此外，如图1A所示，在衬底10的位于第一隔离绝缘层20的中心开口21内的表面区域处形成n+区域(重掺杂区域)16，并且在衬底10的位于第一隔离绝缘层20与第二隔离绝缘层22之间的区域处的表面区域处形成p+区域(重掺杂区域)18。在一些实施例中，p+区域18跨越衬底10的位于第一隔离绝缘层20与第二隔离绝缘层22之间的所有表面区域，形成圆环形、环形或框形形状，并且在其他实施例中，p+区域部分地形成在衬底10的位于第一隔离绝缘层20与第二隔离绝缘层22之间的表面区域中。
在一些实施例中，n阱12、第一p阱14A、第二p阱14B、n+区域16和p+区域18构成降低表面场(RESURF)阱结构。在其他实施例中，半导体衬底10是n型，并且如上所述的阱结构的导电类型是相反的。
仍然参考图1A和图2，在第一隔离绝缘层20上方形成第一导电层30(作为电容器的底部电极)。在一些实施例中，第一导电层30具有与第一隔离绝缘层20类似的圆环形、环形或框形形状。在一些实施例中，第一导电层30是由多晶硅构成的。在某些实施例中，多晶硅是掺杂有杂质(例如，P、As和/或B)的掺杂多晶硅。在其他实施例中，第一导电层30是非晶硅。其他适当的导电材料可以用作第一导电层30。在一些实施例中，第一导电层30的厚度在约50nm至约5000nm的范围内。在一些实施例中，平面视图中的第一导电层30的面积小于第一隔离绝缘层20的面积。
电容器电介质层40被设置在第一导电层30上，如图1A所示。电容器电介质层40可以是一层或多层氧化硅、氮化硅、氧化钛、氧化铝、或任意其它适当的绝缘材料。在某些实施例中，氧化硅被用作电容器电介质层40。在一些实施例中，电容器电介质层40具有与第一隔离绝缘层20类似的圆环形、环形或框形形状。在一些实施例中，电容器电介质层40的厚度在约5nm至约500nm的范围内。在一些实施例中，平面视图中的电容器电介质层40的面积小于第一导电层30的面积。
此外，在电容器电介质层40上方形成第二导电层50(作为电容器的顶部电极)，如图1A所示。在一些实施例中，第二导电层50具有与第一隔离绝缘层20类似的圆环形、环形或框形形状。在一些实施例中，平面视图中的第二导电层50的面积小于第一导电层30的面积。在一些实施例中，第二导电层50是由多晶硅构成的。在某些实施例中，多晶硅是掺杂有杂质(例如，P、As和/或B)的掺杂多晶硅。在其他实施例中，第二导电层50是非晶硅。其他适当的导电材料可以用作第二导电层50。在一些实施例中，第二导电层50的厚度在约50nm至约5000nm的范围内。在一些实施例中，第二导电层50的薄层电阻(sheet resistance)高于第一导电层30的薄层电阻。在一些实施例中，在第一导电层30和第二导电层50是多晶硅时，第二导电层50的掺杂浓度低于第一导电层30的掺杂浓度。第一导电层30、电容器电介质层40、和第二导电层50构成电容器。
仍然参考图1A和图2，形成外导电层35，覆盖第一隔离绝缘层20的外周边。在一些实施例中，外导电层35具有圆环形、环形或框形形状，并且围绕第一导电层30、电容器电介质层40、和第二导电层50。在一些实施例中，外导电层35由与第一导电层30相同的材料构成。
此外，在第一隔离绝缘层20上方形成电阻器线55，如图1A和图2所示。在一些实施例中，电阻器线55被设置在第一导电层30与外导电层35之间。在一些实施例中，电阻器线55由与第二导电层50相同的材料构成。
在一些实施例中，电阻器线55具有缠绕在电容器周围的螺旋形状，如图2所示。在一些实施例中，缠绕在电容器周围的螺旋形状的匝数是1到100，并且在其他实施例中是2到20。在某些实施例中，匝数是5到10。在一些实施例中，平面视图中的电阻器线55的宽度在约0.2μm至约2μm的范围内。电阻器线55被电连接到第一导电层30和外导电层35，外导电层35被电连接到固定电位，例如，接地(端子)。在一些实施例中，电阻器线55具有被设置在电容器周围或被设置在电容器的一侧的蛇形形状。
如图1A所示，各种通孔接触(包括第一通孔接触60和第二通孔接触70)以及金属布线层(包括第一金属布线65和第二金属布线75)被形成在衬底10上方以直接或电连接电容器结构100的各种元件。通孔接触60和70是由一种或多种导电材料构成的，例如，Al、Cu、AlCu、Ti、TiN、Ta、TaN、Co、Ni、W、或硅化物、或任意其他适当的材料。金属布线65和75是由一种或多种导电材料构成的，例如，Al、Cu、AlCu、Ti、TiN、Ta、TaN、Co、Ni、W、或硅化物、或任意其它适当的材料。
在一些实施例中，n+区域16通过第一通孔接触60和第一金属布线65被连接到第一导电层30。在一些实施例中，p+区域18通过第一通孔接触60和第一金属布线65被连接到外导电层35，并且p+区域18和外导电层35通过第二通孔接触70和第二金属布线75被连接到固定电位(例如，接地)。此外，在一些实施例中，第一通孔接触60被连接到第二导电层50，并且第一金属布线65、第二通孔接触70、和第二金属布线75被堆叠在第一通孔接触60上方。类似地，在一些实施例中，第一通孔接触60被连接到第一导电层30，并且第一金属布线65、第二通孔接触70和第二金属布线75被堆叠在第一通孔接触60上方。如图1A所示，电阻器线55的未被耦合到固定电位的另一端、第一导电层30、和n+区域16通过第一和第二通孔接触、第一和第二金属布线、和/或在第二金属布线上方形成的一个或多个通孔接触和金属布线中的一个或多个来彼此电连接。
在本公开的电容器结构100的操作中，将高电压HV(例如，约400V至约1000V)施加到第一导电层30(底部电极)。高电压HV还被施加到电阻器线55的一端和衬底10处的n+区域16。电阻器线55的另一端被耦合到接地(0V)。由于螺旋电阻器线55，电压从电容器的中心到电容器的边缘逐渐减小。此外，由于RESURF阱结构，位于第一隔离绝缘层20上方的第一导电层30的电压从电容器的中心到电容器的边缘逐渐减小。在第一隔离绝缘层20是氧化硅时，这些电压降低使得跨第一隔离绝缘层20的电压差小于第一隔离绝缘层20的击穿电压(该电压差为约400V)。因此，本公开的电容器结构100可以在高于400V的电压下操作。
图1B示出了根据本公开的另一实施例的用于半导体器件的电容器结构的横截面视图。
如图1B所示，n阱包括形成在第一隔离层20下方的第一n阱12A和第二n阱12B(第一导电类型阱)。在某些实施例中，第一n阱12A与第二n阱12B相比分布得更深。在一些实施例中，第一n阱12A具有与第一隔离绝缘层20类似的圆环形、环形或框形形状，并且围绕第二n阱12B。此外，如图1B所示，第一p阱14A和第二p阱14B被形成在第一n阱12A周围的半导体衬底中。在一些实施例中，第二p阱14B穿入第一隔离绝缘层20下方的第一n阱12A中。在一些实施例中，第一p阱14A具有与第一隔离绝缘层20类似的圆环形、环形或框形形状，并且围绕第一n阱12A。第一n阱12A、第二n阱12B、第一p阱14A、第二p阱14B、n+区域16、和p+区域18构成降低表面场(RESURF)阱结构。
图3A-6B示出了根据本公开的实施例的包括电容器结构的半导体器件的制造操作的各个阶段。应当理解，可以在图3A-6B中示出的过程之前、期间和之后提供附加操作，并且针对方法的其他实施例，可以替换或消除下面描述的一些操作。操作/过程的顺序可以是可互换的。在下面的实施例中可以采用与图1A、图1B和图2描述的前述实施例相同或相似的材料、结构、构造、尺寸、和/或过程，并且可以省略其详细说明。图3A、4A、5A、和6A是横截面视图，并且图3B、4B、5B、和6B是顶部视图(平面视图)。
如图3A和3B所示，形成第一导电阱(例如，n阱)和第二导电阱(例如，p阱)。在一些实施例中，通过热扩散方法或离子注入方法来形成n阱12(或第一n阱12A和第二n阱12B)。第一和第二n阱的杂质是P和/或As。此外，通过热扩散方法或离子注入方法来形成第一p阱14A和第二p阱14B。第一和第二p阱的杂质是B(BF2)。在一些实施例中，形成n阱12，并且然后形成p阱14A和14B。在其他实施例中，形成p阱14A和14B，并且然后形成n阱12。
然后，如图4A和4B所示，形成隔离绝缘层20和22。
在一些实施例中，第一和第二隔离绝缘层20、22是通过硅的局部氧化(LOCOS)形成的。在LOCOS工艺中，半导体(硅)衬底10的表面上没有形成氧化物层的区域被衬垫氧化硅层的堆叠层和衬垫氧化硅层上的氮化硅层覆盖。然后，在一些实施例中，在约800℃至约1100℃的温度下执行热氧化工艺。热氧化工艺包括使用O2气体的干法氧化工艺、使用O2气体和H2O的湿法氧化工艺、和使用由H2和O2气体形成的蒸汽的蒸汽氧化工艺之一。在其他实施例中，第一和第二隔离绝缘层20、22是浅沟槽隔离(STI)层。半导体衬底10的表面的将要形成为STI区域的区域被沟槽蚀刻，并且然后在经沟槽蚀刻的衬底上方形成一个或多个绝缘层。然后，执行平坦化操作(例如，化学机械抛光(CMP)工艺)以移除绝缘层的多余部分。在一些实施例中，绝缘层是通过化学气相沉积(CVD)、原子层沉积(ALD)、或包括溅射的物理气相沉积(PVD)、或任意其他适当的膜形成方法而形成的氧化硅。
在一些实施例中，在形成隔离绝缘层20和22之后，形成n阱12和p阱14A和14B。
然后，在图4A和4B中示出的结构上方形成绝缘层，该绝缘层在后续工艺中还用作多晶硅蚀刻停止层。在一些实施例中，绝缘层是通过热氧化工艺形成的氧化硅层。在其他实施例中，绝缘层是通过CVD、ALD、PVD、或任意其他膜沉积方法而形成的氧化硅、氮化硅、和氮氧化硅中的一种或多种。
在形成绝缘层之后，在绝缘层上毯式覆盖(blanket)形成针对第一导电层30和外导电层35的第一多晶硅层。通过CVD、ALD、PVD、或任意其他膜沉积方法来形成第一多晶硅层。在一些实施例中，第一多晶硅层原位掺杂有杂质，例如，P、As和/或B。在一些实施例中，第一多晶硅层的厚度在约500nm至约5000nm的范围内。
然后，通过使用一个或多个光刻和蚀刻操作，将第一多晶硅层图案化为第一导电层30和外导电层35，如图5A和5B所示。光刻操作包括紫外(UV)光刻、深UV(DUV)光刻、极紫外(EUV)光刻、或电子束(e-beam)光刻。蚀刻操作包括等离子干法蚀刻或湿法蚀刻。在一些实施例中，多晶硅蚀刻在绝缘层(和隔离绝缘层)上停止。在一些实施例中，残留绝缘层28保留在外导电层35下方。
接下来，形成针对电容器电介质层40的电介质材料的毯式覆盖层，并且在电介质材料层上形成针对第二导电层50的第二多晶硅层的毯式覆盖层。电介质材料层是氧化硅、氮化硅、氧化钛、氧化铝、氮化铝、或任意其他适当的绝缘材料中的一种或多种。在一些实施例中，电介质材料层包括一层或多层铁电电介质材料层。例如，电介质材料层包括选自由以下各项组成的组的一种或多种材料：Pb3Ge5O11(PGO)、锆钛酸铅(PZT)、SrBi2Ta2O9(SBT或SBTO)、SrB4O7(SBO)、SraBibTacNbdOx(SBTN)、SrTiO3(STO)、BaTiO3(BTO)、(BixLay)Ti3O12(BLT)、LaNiO3(LNO)、YMnO3、ZrO2、硅酸锆、ZrAlSiO、HfO2、HfZrO2、硅酸铪、HfAlO、LaAlO、氧化镧、掺杂有Si的HfO2(HfSiOx)、和Ta2O5。在一些实施例中，掺杂有Si、Al和/或Zr的HfO2、或掺杂有Si和/或Al的ZrO2被用作电介质材料层。通过CVD、ALD、PVD、或任意其他膜沉积方法来形成电介质材料层。在一些实施例中，电介质材料层的厚度在约50nm至约500nm的范围内。
通过CVD、ALD、PVD、或任意其他膜沉积方法来形成第二多晶硅层。在一些实施例中，第二多晶硅层原位掺杂有杂质，例如，P、As和/或B。在一些实施例中，第二多晶硅层的掺杂浓度低于第一多晶硅层的掺杂浓度。在某些实施例中，第二多晶硅层不是有意掺杂的。在一些实施例中，第二多晶硅层的厚度在约500nm至约5000nm的范围内。
然后，通过使用一个或多个光刻和蚀刻操作，将第二多晶硅层图案化为第二导电层50和电阻器线55，如图6A和6B所示。光刻操作包括UV光刻、DUV光刻、EUV光刻、或电子束光刻。蚀刻操作包括等离子干法蚀刻或湿法蚀刻。在一些实施例中，多晶硅蚀刻在绝缘层(和隔离绝缘层)上停止，并且在其他实施例中，多晶硅蚀刻在电介质材料层上停止。
在一些实施例中，在第二多晶硅层被图案化之后，通过一个或多个离子注入工艺来形成n+区域16和p+区域18。在其他实施例中，在第一多晶硅层被图案化之后并且在第二多晶硅层被形成之前，通过一个或多个离子注入工艺来形成n+区域16和p+区域18，或在隔离绝缘层被形成之后并且在第一多晶硅层被形成之前，通过一个或多个离子注入工艺来形成n+区域16和p+区域18。
后续，形成一个或多个层间电介质(ILD)层、通孔接触、金属布线。在一些实施例中，提供了插入一个或多个ILD层的两个或更多个金属布线层。
图7A、7B和7C示出了根据本公开的实施例的用于电容器结构的隔离绝缘层20的各种结构(平面视图)。
在图7A中，隔离绝缘层20的外周边和中心开口21的内周边都是圆形的。在一些实施例中，隔离绝缘层20的外周边的直径D1与中心开口21的内周边的直径D2的比率为约0.01≤D2/D1≤约0.2。在这种情况下，中心开口21的面积是由第一隔离绝缘层20的外周边限定的圆的面积(包括中心开口21的面积)的约0.01％至约4％。在一些实施例中，中心开口21和第一隔离绝缘层20是同心的。在其他实施例中，中心开口21的中心和第一隔离绝缘层20的中心不位于相同位置。在一些实施例中，直径D1在约1μm至约2000μm的范围内，并且在其他实施例中在约5μm至约500μm的范围内。
在图7B中，隔离绝缘层20的外周边和中心开口21的内周边都是椭圆形的。在一些实施例中，隔离绝缘层20的外周边的长轴W11和短轴W12的比率为约0.5≤W12/W11<约1.0。在一些实施例中，中心开口21的内周边的长轴W21和短轴W22的比率为约0.5≤W22/W21<约1.0。在一些实施例中，外椭圆形和内椭圆形在几何上相似，即，W12/W11＝W22/W21。在一些实施例中，隔离绝缘层20的外周边的长轴W11与中心开口21的内周边的长轴W21的比率为约0.01≤W21/W11≤约0.2。在这种情况下，中心开口21的面积是由第一隔离绝缘层20的外周边限定的椭圆的面积(包括中心开口21的面积)的约0.01％至约4％。在一些实施例中，中心开口21和第一隔离绝缘层20是同心的。在其他实施例中，中心开口21的中心和第一隔离绝缘层20的中心不位于相同位置。
在图7C中，隔离绝缘层20的外周边和中心开口21的内周边都是具有圆角的矩形。在一些实施例中，隔离绝缘层20的外周边的较长宽度W31和较短宽度W32的比率为约0.5≤W32/W31<约1.0。在一些实施例中，中心开口21的内周边的较长宽度W41和较短宽度W42的比率为约0.5≤W42/W41<约1.0。在一些实施例中，外矩形和内矩形在几何上相似，即，W32/W31＝W42/W41。在一些实施例中，隔离绝缘层20的外周边的较长宽度W31与中心开口21的内周边的较长宽度W41的比率为约0.01≤W41/W31≤约0.2。在这种情况下，中心开口21的面积是由第一隔离绝缘层20的外周边限定的矩形的面积(包括中心开口21的面积)的约0.01％至约4％。在一些实施例中，中心开口21和第一隔离绝缘层20是同心的。在其他实施例中，中心开口21的中心和第一隔离绝缘层20的中心不位于相同位置。
在图7A-7C的实施例中，第一隔离层20的外周边和中心开口21的内周边的形状的任意组合都是可能的。
图8示出了根据本公开的实施例的包括电容器结构的半导体器件的横截面视图。如图8所示，电容器结构100和功率半导体器件200被一体地形成在同一衬底10上。在一些实施例中，功率半导体器件200被电耦合到电容器结构100。在一些实施例中，功率半导体器件200包括功率MOS FET、双极晶体管、绝缘栅极双极晶体管(IGBT)、二极管、晶闸管、或具有大于100V的高工作电压的任意其他半导体器件中的一个或多个。在其他实施例中，电容器结构100与微机电系统(MEMS)一起使用。
在一些实施例中，在制造功率半导体器件200期间形成电容器结构100。在某些实施例中，可以在与形成功率半导体器件200的栅极电极相同的工艺中，形成并且图案化由多晶硅构成的第一导电层30和第二半导体层50中的一个。类似地，在一些实施例中，功率半导体器件200的栅极电介质层被形成为与电容器电介质层40相同的层。在其他实施例中，电容器结构200的第一和第二导电层以及电容器电介质层与功率半导体器件是通过不同的工艺形成的。
在一些实施例中，不使用电阻器线55。在其他实施例中，电阻器线不是由第二多晶硅层(与第二导电层50相同的层)形成的，并且是由在衬底10的表面区域处形成的一个或多个扩散区域、和/或由一个或多个金属布线以及一个或多个通孔接触形成的。在其他实施例中，第一隔离绝缘层20不具有环形形状，并且具有圆形形状、椭圆形形状、或具有圆角的矩形形状，没有中心开口。在一些实施例中，未形成RESURF阱结构。在这种情况下，衬底10的位于第一隔离绝缘层20下方的区域是单个n阱、单个p阱、或未掺杂层。
如上所述，本文描述的各种实施例或示例提供优于现有技术的若干优点。应当理解，并非所有优点都必须在本文中讨论，没有特定优点是所有实施例或示例都需要的，并且其他实施例或示例可以提供不同的优点。
在本公开中，环形电容器被设置在具有中心开口的环形隔离绝缘层(场氧化物)上方。此外，电容器的一个电极被耦合到螺旋电阻器线。电容器结构在隔离绝缘层下还具有RESURF阱结构。在高电压(例如，400V或更高)被施加到电容器的底部电极(其被电连接到螺旋电阻器线的一端和由环形形状隔离绝缘层围绕的中心半导体区域)时，电压可以由于RESURF阱结构而在隔离绝缘层下从中心到边缘部分逐渐减小。同时，被设置在隔离绝缘层上方的螺旋电阻器线的电压也可以从中心到边缘逐渐减小。这些电压减小可以使得跨隔离绝缘层的电压小于隔离绝缘层的击穿电压(在隔离绝缘层是氧化硅时，约400V)。因此，本公开的电容器结构可以在高于400V的电压下进行操作。此外，在本结构中，通过按比例放大/缩小电容器结构的水平尺寸来相对容易地增加/减小操作电压。
根据本公开的一个方面，一种用于功率半导体器件的电容器结构，包括：半导体衬底；隔离绝缘层，该隔离绝缘层具有环形形状并且包括外周边和限定开口区域的内周边；第一电极，该第一电极被设置在隔离绝缘层上；电介质层，该电介质层被设置在第一电极上；第二电极，该第二电极被设置在电介质层上。在前述和以下实施例中的一个或多个中，第一电极和第二电极中的每一个都具有环形形状。在前述和以下实施例中的一个或多个中，隔离绝缘层的环形形状的外周边是圆形的。在前述和以下实施例中的一个或多个中，隔离绝缘层的环形形状的外周边是椭圆形的。在前述和以下实施例中的一个或多个中，隔离绝缘层的环形形状的外周边具有拥有圆角的矩形形状。在前述和以下实施例中的一个或多个中，由内周边限定的开口的尺寸处于由外周边限定的区域的尺寸的0.01％至10％的范围内。在前述和以下实施例中的一个或多个中，隔离绝缘层是LOCOS。在前述和以下实施例中的一个或多个中，第一和第二电极是由多晶硅形成的。在前述和以下实施例中的一个或多个中，多晶硅掺杂有杂质，并且用于第一电极的多晶硅的掺杂浓度不同于用于第二电极的多晶硅的掺杂浓度。在前述和以下实施例中的一个或多个中，半导体衬底包括：第一第一导电类型阱，该第一第一导电类型阱被设置在隔离绝缘层下方；第一第二导电类型阱，该第一第二导电类型阱围绕第一第一导电类型阱；以及第二第二导电类型阱，该第二第二导电类型阱从第一第二导电类型阱延伸并且被设置在位于隔离绝缘层下方的第一第一导电类型阱中。在前述和以下实施例中的一个或多个中，第一电极通过重掺杂的第一导电类型区域被电耦合到第一第一导电类型阱，该重掺杂的第一导电类型区域被设置在半导体衬底的由开口限定的区域中。在前述和以下实施例中的一个或多个中，第一导电类型是n型，并且第二导电类型是p型。在前述和以下实施例中的一个或多个中，电容器结构还包括：电阻器，该电阻器被电耦合到第一电极和固定电位。在前述和以下实施例中的一个或多个中，电阻器被设置在隔离绝缘层上并且具有围绕第二电极的螺旋形状。在前述和以下实施例中的一个或多个中，第一电极和第二电极以及电阻器是由多晶硅形成的，并且第一电极和电阻器的薄层电阻低于第二电极的薄层电阻。在前述和以下实施例中的一个或多个中，螺旋形状的匝数是1到10。在前述和以下实施例中的一个或多个中，固定电位是接地。在前述和以下实施例中的一个或多个中，第一第二导电类型阱被电耦合到接地。
根据本公开的另一方面，一种用于功率半导体器件的电容器结构，包括：半导体衬底，该半导体衬底具有降低表面阱结构；隔离绝缘层；第一电极，该第一电极被设置在隔离绝缘层上；电介质层，该电介质层被设置在第一电极上；第二电极，该第二电极被设置在电介质层上；电阻器，该电阻器被电连接到第一电极和固定电位。在前述和以下实施例中的一个或多个中，第一电极和第二电极中的每一个都具有环形形状。在前述和以下实施例中的一个或多个中，隔离绝缘层的环形形状的外周边是圆形的。在前述和以下实施例中的一个或多个中，隔离绝缘层的环形形状的外周边是椭圆形的。在前述和以下实施例中的一个或多个中，隔离绝缘层的环形形状的外周边具有拥有圆角的矩形形状。在前述和以下实施例中的一个或多个中，由内周边限定的开口的尺寸处于由外周边限定的区域的尺寸的0.01％至10％的范围内。在前述和以下实施例中的一个或多个中，隔离绝缘层是LOCOS。在前述和以下实施例中的一个或多个中，第一和第二电极是由多晶硅形成的。在前述和以下实施例中的一个或多个中，多晶硅掺杂有杂质，并且用于第一电极的多晶硅的掺杂浓度不同于用于第二电极的多晶硅的掺杂浓度。在前述和以下实施例中的一个或多个中，半导体衬底包括：第一第一导电类型阱，该第一第一导电类型阱被设置在隔离绝缘层下方；第一第二导电类型阱，该第一第二导电类型阱围绕第一第一导电类型阱；以及第二第二导电类型阱，该第二第二导电类型阱从第一第二导电类型阱延伸并且被设置在位于隔离绝缘层下方的第一第一导电类型阱中。在前述和以下实施例中的一个或多个中，第一电极通过重掺杂的第一导电类型区域被电耦合到第一第一导电类型阱，该重掺杂的第一导电类型区域被设置在半导体衬底的由开口限定的区域中。在前述和以下实施例中的一个或多个中，第一导电类型是n型，并且第二导电类型是p型。在前述和以下实施例中的一个或多个中，电阻器被设置在隔离绝缘层上并且具有围绕第二电极的螺旋形状。在前述和以下实施例中的一个或多个中，第一电极和第二电极以及电阻器是由多晶硅形成的，并且第一电极和电阻器的薄层电阻低于第二电极的薄层电阻。在前述和以下实施例中的一个或多个中，螺旋形状的匝数是1到10。在前述和以下实施例中的一个或多个中，固定电位是接地。在前述和以下实施例中的一个或多个中，第一第二导电类型阱被电耦合到接地。
根据本公开的另一方面，一种功率半导体器件，包括：功率MOS晶体管；以及电容器，该电容器具有在600V至1000V范围内的击穿电压。电容器包括：半导体衬底；隔离绝缘层，该隔离绝缘层具有环形形状并且包括外周边和限定开口区域的内周边；第一电极，该第一电极被设置在隔离绝缘层上；电介质层，该电介质层被设置在第一电极上；以及第二电极，该第二电极被设置在电介质层上。在前述和以下实施例中的一个或多个中，第一电极和第二电极中的每一个都具有环形形状。在前述和以下实施例中的一个或多个中，隔离绝缘层的环形形状的外周边是圆形的。在前述和以下实施例中的一个或多个中，隔离绝缘层的环形形状的外周边是椭圆形的。在前述和以下实施例中的一个或多个中，隔离绝缘层的环形形状的外周边具有拥有圆角的矩形形状。在前述和以下实施例中的一个或多个中，由内周边限定的开口的尺寸处于由外周边限定的区域的尺寸的0.01％至10％的范围内。在前述和以下实施例中的一个或多个中，隔离绝缘层是LOCOS。在前述和以下实施例中的一个或多个中，第一和第二电极是由多晶硅形成的。在前述和以下实施例中的一个或多个中，多晶硅掺杂有杂质，并且用于第一电极的多晶硅的掺杂浓度不同于用于第二电极的多晶硅的掺杂浓度。在前述和以下实施例中的一个或多个中，半导体衬底包括：第一第一导电类型阱，该第一第一导电类型阱被设置在隔离绝缘层下方；第一第二导电类型阱，该第一第二导电类型阱围绕第一第一导电类型阱；以及第二第二导电类型阱，该第二第二导电类型阱从第一第二导电类型阱延伸并且被设置在位于隔离绝缘层下方的第一第一导电类型阱中。在前述和以下实施例中的一个或多个中，第一电极通过重掺杂的第一导电类型区域被电耦合到第一第一导电类型阱，该重掺杂的第一导电类型区域被设置在半导体衬底的由开口限定的区域中。在前述和以下实施例中的一个或多个中，第一导电类型是n型，并且第二导电类型是p型。在前述和以下实施例中的一个或多个中，电容器结构还包括：电阻器，该电阻器被电耦合到第一电极和固定电位。在前述和以下实施例中的一个或多个中，电阻器被设置在隔离绝缘层上并且具有围绕第二电极的螺旋形状。在前述和以下实施例中的一个或多个中，第一电极和第二电极以及电阻器是由多晶硅形成的，并且第一电极和电阻器的薄层电阻低于第二电极的薄层电阻。在前述和以下实施例中的一个或多个中，螺旋形状的匝数是1到10。在前述和以下实施例中的一个或多个中，固定电位是接地。在前述和以下实施例中的一个或多个中，第一第二导电类型阱被电耦合到接地。
根据本公开的一个方面，在一种在制造电容器结构的方法中，在半导体衬底中形成阱结构。在半导体衬底上形成隔离绝缘层。隔离绝缘层具有环形形状并且包括外周边和限定开口区域的内周边。在隔离绝缘层上方形成第一电极。在第一电极上形成电介质层。在电介质层上方形成第二电极。在前述和以下实施例中的一个或多个中，第一电极和第二电极中的每一个都具有环形形状。在前述和以下实施例中的一个或多个中，隔离绝缘层的环形形状的外周边是圆形的。在前述和以下实施例中的一个或多个中，隔离绝缘层的环形形状的外周边是椭圆形的。在前述和以下实施例中的一个或多个中，隔离绝缘层的环形形状的外周边具有拥有圆角的矩形形状。在前述和以下实施例中的一个或多个中，由内周边限定的开口的尺寸处于由外周边限定的区域的尺寸的0.01％至10％的范围内。在前述和以下实施例中的一个或多个中，半导体衬底是由Si构成的，并且隔离绝缘层是通过半导体衬底的局部氧化形成的。在前述和以下实施例中的一个或多个中，第一和第二电极是通过CVD形成的多晶硅。在前述和以下实施例中的一个或多个中，多晶硅掺杂有杂质，并且用于第一电极的多晶硅的掺杂浓度不同于用于第二电极的多晶硅的掺杂浓度。在前述和以下实施例中的一个或多个中，阱结构包括：第一第一导电类型阱，该第一第一导电类型阱被设置在隔离绝缘层下方；第一第二导电类型阱，该第一第二导电类型阱围绕第一第一导电类型阱；以及第二第二导电类型阱，该第二第二导电类型阱从第一第二导电类型阱延伸并且被设置在位于隔离绝缘层下方的第一第一导电类型阱中。在前述和以下实施例中的一个或多个中，在半导体衬底的由开口限定的区域中形成重掺杂的第一导电类型区域。第一电极通过重掺杂的第一导电类型区被电耦合到第一第一导电类型阱。在前述和以下实施例中的一个或多个中，第一导电类型是n型，并且第二导电类型是p型。
根据本公开的另一方面，在一种制造电容器结构的方法中，在半导体衬底上形成隔离绝缘层。隔离绝缘层具有环形形状并且包括外周边和限定开口区域的内周边。形成第一导电层并且将其图案化以形成设置在隔离绝缘层上的第一电极。在第一电极上方形成电介质层。形成第二导电层并且将其图案化以在隔离绝缘层上方形成第二电极和电阻器线。在前述和以下实施例中的一个或多个中，电阻器线具有围绕第一电极的螺旋形状。在前述和以下实施例中的一个或多个中，螺旋形状的匝数是1到10。在前述和以下实施例中的一个或多个中，第一和第二电极中的每一个都具有环形形状。在前述和以下实施例中的一个或多个中，第一和第二导电层是通过CVD形成的多晶硅，并且第一导电层和电阻器的薄层电阻低于第二导电层的薄层电阻。
根据本公开的另一方面，在一种制造电容器结构的方法中，在半导体衬底中形成阱结构。在半导体衬底上形成隔离绝缘层。隔离绝缘层具有环形形状并且包括外周边和限定开口区域的内周边。形成第一导电层并且将其图案化以形成设置在隔离绝缘层上的第一电极和围绕第一电极的外导电图案。在第一电极上方形成电介质层。形成第二导电层并且将其图案化以在设置在第一电极和外部导电图案之间的隔离绝缘层上方形成第二电极和电阻器线。在前述和以下实施例中的一个或多个中，第一和第二电极中的每一个都具有环形形状。在前述和以下实施例中的一个或多个中，阱结构是降低表面场(RESURF)阱结构。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种用于功率半导体器件的电容器结构，所述电容器结构包括：半导体衬底；隔离绝缘层，所述隔离绝缘层具有环形形状并且包括外周边和限定开口区域的内周边；第一电极，所述第一电极被设置在所述隔离绝缘层上；电介质层，所述电介质层被设置在所述第一电极上；以及第二电极，所述第二电极被设置在所述电介质层上。
示例2.根据示例1所述的电容器结构，其中，所述第一电极和所述第二电极中的每一个都具有环形形状。
示例3.根据示例1所述的电容器结构，其中，所述隔离绝缘层的所述环形形状的所述外周边是圆形的。
示例4.根据示例1所述的电容器结构，其中，所述隔离绝缘层的所述环形形状的所述外周边是椭圆形的。
示例5.根据示例1所述的电容器结构，其中，所述隔离绝缘层的所述环形形状的所述外周边具有拥有圆角的矩形形状。
示例6.根据示例1所述的电容器结构，其中，由所述内周边限定的所述开口的尺寸处于由所述外周边限定的区域的尺寸的0.01％至10％的范围内。
示例7.根据示例1所述的电容器结构，其中，所述隔离绝缘层是LOCOS。
示例8.根据示例1所述的电容器结构，其中，所述第一电极和所述第二电极是由多晶硅形成的。
示例9.根据示例8所述的电容器结构，其中：所述多晶硅掺杂有杂质，并且用于所述第一电极的所述多晶硅的掺杂浓度不同于用于所述第二电极的所述多晶硅的掺杂浓度。
示例10.根据示例1所述的电容器结构，其中：所述半导体衬底包括：第一第一导电类型阱，所述第一第一导电类型阱被设置在所述隔离绝缘层下方；第一第二导电类型阱，所述第一第二导电类型阱围绕所述第一第一导电类型阱；以及第二第二导电类型阱，所述第二第二导电类型阱从所述第一第二导电类型阱延伸并且被设置在位于所述隔离绝缘层下方的所述第一第一导电类型阱中。
示例11.根据示例10所述的电容器结构，其中，所述第一电极通过重掺杂的第一导电类型区域被电耦合到所述第一第一导电类型阱，所述重掺杂的第一导电类型区域被设置在所述半导体衬底的由所述开口限定的区域中。
示例12.根据示例10所述的电容器结构，其中，所述第一导电类型是n型，并且所述第二导电类型是p型。
示例13.根据示例10所述的电容器结构，还包括：电阻器，所述电阻器被电耦合到所述第一电极和固定电位。
示例14.根据示例13所述的电容器结构，其中，所述电阻器被设置在所述隔离绝缘层上并且具有围绕所述第二电极的螺旋形状。
示例15.根据示例14所述的电容器结构，其中：所述第一电极和所述第二电极以及所述电阻器是由多晶硅形成的，并且所述第一电极和所述电阻器的薄层电阻低于所述第二电极的薄层电阻。
示例16.根据示例14所述的电容器结构，其中，所述螺旋形状的匝数是1到10。
示例17.根据示例13所述的电容器结构，其中，所述固定电位是地。
示例18.根据示例17所述的电容器结构，其中，所述第一第二导电类型阱被电耦合到所述地。
示例19.一种功率半导体器件，包括：功率MOS晶体管；以及电容器，所述电容器具有在600V至1000V范围内的击穿电压，其中：所述电容器包括：半导体衬底；隔离绝缘层，所述隔离绝缘层具有环形形状并且包括外周边和限定开口区域的内周边；第一电极，所述第一电极被设置在所述隔离绝缘层上；电介质层，所述电介质层被设置在所述第一电极上；以及第二电极，所述第二电极被设置在所述电介质层上。
示例20.一种制造电容器结构的方法，所述方法包括：在半导体衬底中形成阱结构；在所述半导体衬底上形成隔离绝缘层，所述隔离绝缘层具有环形形状并且包括外周边和限定开口区域的内周边；在所述隔离绝缘层上方形成第一电极；在所述第一电极上形成电介质层；以及在所述电介质层上方形成第二电极。

Claims (10)

1.一种用于功率半导体器件的电容器结构，所述电容器结构包括：
半导体衬底；
隔离绝缘层，所述隔离绝缘层具有环形形状并且包括外周边和限定开口区域的内周边；
第一电极，所述第一电极被设置在所述隔离绝缘层上；
电介质层，所述电介质层被设置在所述第一电极上；以及
第二电极，所述第二电极被设置在所述电介质层上。
2.根据权利要求1所述的电容器结构，其中，所述第一电极和所述第二电极中的每一个都具有环形形状。
3.根据权利要求1所述的电容器结构，其中，所述隔离绝缘层的所述环形形状的所述外周边是圆形的。
4.根据权利要求1所述的电容器结构，其中，所述隔离绝缘层的所述环形形状的所述外周边是椭圆形的。
5.根据权利要求1所述的电容器结构，其中，所述隔离绝缘层的所述环形形状的所述外周边具有拥有圆角的矩形形状。
6.根据权利要求1所述的电容器结构，其中，由所述内周边限定的所述开口的尺寸处于由所述外周边限定的区域的尺寸的0.01％至10％的范围内。
7.根据权利要求1所述的电容器结构，其中，所述隔离绝缘层是LOCOS。
8.根据权利要求1所述的电容器结构，其中，所述第一电极和所述第二电极是由多晶硅形成的。
9.一种功率半导体器件，包括：
功率MOS晶体管；以及
电容器，所述电容器具有在600V至1000V范围内的击穿电压，其中：
所述电容器包括：
半导体衬底；
隔离绝缘层，所述隔离绝缘层具有环形形状并且包括外周边和限定开口区域的内周边；
第一电极，所述第一电极被设置在所述隔离绝缘层上；
电介质层，所述电介质层被设置在所述第一电极上；以及
第二电极，所述第二电极被设置在所述电介质层上。
10.一种制造电容器结构的方法，所述方法包括：
在半导体衬底中形成阱结构；
在所述半导体衬底上形成隔离绝缘层，所述隔离绝缘层具有环形形状并且包括外周边和限定开口区域的内周边；
在所述隔离绝缘层上方形成第一电极；
在所述第一电极上形成电介质层；以及
在所述电介质层上方形成第二电极。
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