CN110956991B - 感测放大器、存储器装置及形成存储器装置的方法 - Google Patents

感测放大器、存储器装置及形成存储器装置的方法 Download PDF

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Abstract

一些实施例涉及一种感测放大器、存储器装置及形成存储器装置的方法。所述感测放大器包含全耗尽绝缘体上覆硅FDSOI衬底，所述FDSOI衬底包含处置衬底区、在所述处置衬底区上方的绝缘体层及在所述绝缘体层上方的装置区。n型井区经放置于所述处置衬底区中，且n型井接点区从所述n型井区延伸穿过所述绝缘体层至所述装置区的上表面。一对下拉晶体管经放置于所述装置区中且在所述n型井上方。所述对下拉晶体管使其相应栅极分别耦合至一对互补位线，且透过所述n型井接点区耦合至所述n型井。

Description

感测放大器、存储器装置及形成存储器装置的方法
技术领域
本发明实施例涉及用于全耗尽绝缘体上覆硅工艺的感测放大器读取技术，尤其是涉及感测放大器、存储器装置及形成存储器装置的方法。
背景技术
许多现代电子装置含有电子存储器，诸如硬盘驱动器或随机存取存储器(RAM)。电子存储器可是易失性存储器或非易失性存储器。非易失性存储器能够在不存在电源的情况下留存其经存储数据，而易失性存储器在失去电源时丢失其数据存储器内容。为了从电子存储器读取数据，已开发感测放大器电路。
发明内容
本发明的一实施例涉及一种感测放大器，其包括：全耗尽绝缘体上覆硅(FDSOI)衬底，其包括：处置衬底区、在所述处置衬底区上方的一绝缘体层及在所述绝缘体层上方的装置区；n型井区，其经放置于所述处置衬底区中；n型井接点区，其从所述n型井区延伸穿过所述绝缘体层至所述装置区的上表面；及一对下拉晶体管，其经放置于所述装置区中且在所述n型井区上方；其中所述对下拉晶体管使其相应栅极分别耦合至一对互补位线，且透过所述n型井接点区耦合至所述n型井区。
本发明的一实施例涉及一种存储器装置，其包括：存储器阵列，其包含多个存储器单元，其中所述多个存储器单元的一存储器单元具有分别透过一对存取晶体管分别耦合至一对互补位线的一对互补存储节点；感测放大器，其包括分别耦合至所述对互补位线的一对输入/输出端子，且进一步包括一对经交叉耦合反向器，其中所述经交叉耦合反向器包含一对上拉晶体管及一对下拉晶体管；及其中所述对下拉晶体管使其相应栅极分别耦合至所述对互补位线，且使其相应栅极耦合至第一井区。
本发明的一实施例涉及一种形成存储器装置的方法，其包括：提供全耗尽绝缘体上覆半导体(FDSOI)晶片，所述FDSOI晶片包含处置层、所述处置层上方的绝缘体层及所述绝缘体层上方的半导体装置层，其中井区经放置于所述处置层中，且井接点区从所述装置层的上表面延伸穿过所述绝缘体层至所述井区；形成多个浅沟槽隔离(STI)区，所述 STI区延伸穿过所述半导体装置层且穿过所述绝缘体层至所述处置层中；执行热氧化以氧化所述半导体装置层的第一选定上部分，同时留下所述井接点区未经氧化，由此建立栅极介电结构，其中所述栅极介电结构驻留于所述井区上方且介于两个邻近STI区之间；掺杂所述半导体装置层的第二选定上部分以在所述栅极介电结构的相对侧上提供n型源极/漏极区及p型源极/漏极区；在所述栅极介电结构上方形成栅极电极；及形成将栅极电极耦合至所述井接点区的互连结构。
附图说明
当结合附图阅读时从以下详细描述最佳理解本揭露的方面。应注意，根据业界中的标准实践，各种构件未按比例绘制。事实上，为了清楚论述起见，可任意增大或减小各种构件的尺寸。
图1绘示描绘包含存储器单元阵列及用于从阵列读取数据的一或多个感测放大器的存储器装置的一些实施例的图。
图2A绘示可用于图1的存储器装置中的数据路径的一些实施例的电路图。
图2B绘示绘制电流比i2/i1对位线(BL)与互补位线(BLB)之间的电压差的图表。
图3绘示绘示FDSOI衬底上的存储器装置的一些实施例的剖面图。
图4绘示描绘一存储器装置(诸如图2A至2B及3中展示的存储器装置)的读取操作的一些实施例的时序图。
图5至10绘示共同描绘根据一些实施例的制造存储器装置的方法的一系列剖面图。
图11绘示根据一些实施例的制造存储器装置的方法的一些实施例的流程图。
具体实施方式
本揭露提供用于实施本揭露的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不旨在限制。例如，在下列描述中的第一构件形成于第二构件上方或上可包含其中所述第一构件及所述第二构件经形成为直接接触的实施例，且也可包含其中额外构件可形成在所述第一构件与所述第二构件之间，使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复出于简化及清楚的目的，且本身不指示所论述的各个实施例及/或配置之间的关系。
此外，为便于描述，可在本文中使用诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”及类似者的空间相对术语来描述一个元件或构件与另一(些)元件或构件的关系，如图中绘示。空间相对术语旨在涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或按其它定向)且本文中使用的空间相对描述词同样可相应地解释。
本揭露提供用于读取存储器装置的存储器单元的技术。本揭露的一些实施例使用存储器单元的全耗尽绝缘体上覆硅(FDSOI)衬底。为了实现更快读取操作，存储器装置的感测放大器包含经放置于不同井区上方的上拉晶体管及下拉晶体管。下拉晶体管的栅极耦合至下拉晶体管的本体区以实现快于先前方法的读取操作。
图1绘示存储器装置100，其包含存储器阵列102，所述存储器阵列102包含数个静态随机存取存储器(SRAM)单元104。在存储器阵列102内，SRAM单元104布置为M 个列(位)及N个行(字)且在图1中被标记为CCOLUMN-ROW。字线(WL)沿着相应行延伸且互补位线对(各对包含一位线(BL)及互补位线(BLB))沿着相应列延伸。虽然图1绘示其中各存储器单元是一SRAM单元的一实例，但将了解，本揭露适用于将互补数据状态输出至 BL及BLB的任何差分存储器单元，且可包含单端口存储器单元或多端口存储器单元。
各SRAM单元104包含数据存储元件106及一对存取晶体管108a、108b。数据存储元件106包含经交叉耦合以建立一对互补数据存储节点的一对反向器110a、110b。为了方便起见，仅针对图1中的SRAM单元C1-1标记SRAM单元104的这些元件，但其它SRAM单元104具有相同元件。所述对存取晶体管108a、108b将沿着一列的SRAM 单元104的互补数据存储节点分别耦合至所述行的位线BL及互补位线BLB。例如，在存储器装置100的行1中，单元C1-1至CM-1形成可通过启动字线WL1而存取的M位元数据字。因此，当启动WL1时，可透过BL1及BLB1将第一数据状态写入至SRAM单元C1-1或从SRAM单元C1-1读取第一数据状态；可透过BL2及BLB2将第二数据状态写入至SRAM单元C2-1或从SRAM单元C2-1读取第二数据状态；…；且可透过BLM及BLBM将第M数据状态写入至SRAM单元CM-1或从SRAM单元CM-1读取一第M数据状态。
例如，在至行1的典型写入操作期间，将电压Vwl施加至字线WL1，其中Vwl通常大于或等于存取晶体管(例如，108a、108b)的阈值电压，由此接通行1内的存取晶体管且将位线BL1、BLB1至BLM、BLBM耦合至经存取SRAM单元(例如，SRAM单元C1-1至CM-1)的经交叉耦合反向器的互补存储节点。当确证字线WL1时，将适合电压施加至位线BL1、BLB1至BLM、BLBM以将所要数据状态写入至经存取SRAM单元(例如， SRAM单元C1-1至CM-1)。各位线上的电压代表待写入至附接至所述位线的经存取SRAM 单元的数据值。例如，如果欲将值“01…0”写入至行1，则BL1可携载一低电压，BL2 可携载一高电压，…，且BLM可携载一低电压以将所要值写入至经存取单元。当存取行1时，其它行的字线(WL2至WLN)保持低于存取晶体管108a、108b的阈值电压，使得其它SRAM单元(例如，SRAM单元C1-2至CM-N)的经交叉耦合反向器保持隔离且不被写入或读取。
为了容许读取操作，各列也具有用于从所述列的经存取SRAM单元检测经存储数据状态的感测放大器112。各感测放大器112具有对应于感测线(SL)的第一输入/输出端子，所述感测线(SL)透过选择电路120的第一切换元件122选择性地耦合至BL。各感测放大器也具有对应于互补感测线(SLB)的第二输入/输出端子，所述互补感测线(SLB)透过选择电路120的第二切换元件124选择性地耦合至互补位线BLB。例如，当启动WL1(撤销启动其它WL)时，SRAM单元C1-1至CM-1将差分偏压驱动至互补位线对(分别为BL1、BLB1至BLM、BLBM)上，其中偏压对应于存储于经存取存储器单元中的相应数据状态。接着透过选择电路120将感测放大器112(分别为S/AC1至S/ACM)选择性地耦合至位线 BL及互补位线(BLB)以检测存储于经存取SRAM单元中的数据状态。
图2A更详细绘示存储器装置100的一部分的示意图。图2A中的所绘示部分对应于图1的存储器装置100的单一列，且包含存储器阵列102的一部分及感测放大器112 及选择电路120。感测放大器112包含预充电电路202及差分感测电路204。为了清楚起见，存储器装置100的所绘示部分经绘示为仅具有单一SRAM单元104，但将了解，额外存储器单元可沿着与图1一致的BL及BLB与所绘示SRAM单元104并联布置。
选择电路120经配置以将感测放大器112的感测线(SL)及互补感测线(SLB)分别选择性地耦合至存储器阵列102的BL及BLB。选择电路120包含第一切换元件208(例如，图1的第一切换元件122)及第二切换元件210(例如，图1的第二切换元件124)。第一切换元件208基于感测启用(SE)信号将SL耦合至BL；且第二切换元件210同时基于所述 SE信号将SLB耦合至BLB。在图2A的实例中，第一切换元件208及第二切换元件210 显现为PMOS晶体管，但在其它实施例中可显现为NMOS晶体管、BJT或其它切换元件。
预充电电路202经配置以在将SL及SLB分别耦合至BL及BLB之前将预定量的电荷安置于SL及SLB上。预充电电路202包括基于预充电(PRC)信号将SL选择性地耦合至SLB的第三切换元件212。第四切换元件214及第五切换元件216分别将VDD选择性地耦合至SL及SLB。在图2A的实例中，第三切换元件212、第四切换元件214及第五切换元件216显现为PMOS晶体管，但在其它实施例中可显现为NMOS晶体管、双极结型晶体管(BJT)或其它切换元件。
差分感测电路204具有对应于SL的第一输入/输出端子且具有对应于SLB的第二输入/输出端子。差分感测电路204包含一对p型上拉晶体管218、220及一对n型下拉晶体管222、224。第一上拉晶体管218经布置为与第一下拉晶体管222串联以建立第一反向器，且第二上拉晶体管220经布置为与第二下拉晶体管224串联以建立第二反向器。第一反向器及第二反向器经交叉耦合，使得第一反向器的输入耦合至第二反向器的输出，且第二反向器的输入耦合至第一反向器的输出。以此方式，第一反向器及第二反向器相互强化自数据存储元件106中读取的数据状态。感测放大器启用(SAE)晶体管226 基于SAE信号启用/停用通过差分感测电路204的电流流动。
在一些实施例中，读取操作的速度可归因于第一下拉晶体管222及第二下拉晶体管 224分别传导电流i1、i2以快速地下拉SL或SLB的能力。因此，第一下拉晶体管222 及第二下拉晶体管224可越快地将SL或SLB拉至接地，则可越快地实行读取操作。
在一些实施例中，第一下拉晶体管222及第二下拉晶体管224使其相应栅极分别耦合至一或多个n型井，以及至SLB及SL。当第一下拉晶体管222及第二下拉晶体管224、第一上拉晶体管218及第二上拉晶体管220以及切换晶体管208、210、212、214、216 及226全部经放置于n型井内时；当存储器装置100经放置于全耗尽绝缘体上覆硅 (FDSOI)衬底上时，晶体管222、224及226可展现更低电压阈值，且因此展现更大接通电流(ion)。因此，当第一下拉晶体管222及第二下拉晶体管224、第一上拉晶体管218 及第二上拉晶体管220以及切换晶体管208、210、212、214、216及226全部经放置于一或多个n型井内时；下拉SL或SLB的电流i1或i2趋于更大以实现更快读取操作。
再者，本揭露进一步了解，如果第一下拉晶体管222及第二下拉晶体管224的栅极经连结至n型井，则第一下拉晶体管222及第二下拉晶体管224可更快地将SL或SLB 拉至接地。换句话说，第一下拉晶体管222及第二下拉晶体管224的栅极耦合至第一下拉晶体管222及第二下拉晶体管224的本体以实施实现快于先前方法的读取操作的一本体偏压方案。这是因为在SRAM单元104的典型读取操作期间，当BL与BLB之间的电压差ΔV开始累积时，i2与i1之间的比率逐渐变得更大。这是因为第一下拉晶体管222 及第二下拉晶体管224的本体经连结至第一下拉晶体管222及第二下拉晶体管224的栅极。相较于其中第一下拉晶体管222及第二下拉晶体管224的本体经连结至VDD的一方法，随着电压差ΔV发展，第一下拉晶体管222及第二下拉晶体管224的电压阈值增加，这又减小i1且增大i2/i1比率。经增大i2/i1比率将加速感测操作，从而容许更快读取操作。图2B展示具有绘示此点的实例的两个曲线250、252的图表。第一曲线250展示当第一下拉晶体管222及第二下拉晶体管224的本体经连结至VDD时，i2/i1电流比率更小(此对应于更缓慢读取操作)；而第二曲线252展示当第一下拉晶体管222及第二下拉晶体管224经连结至其栅极时，i2/i1电流比率更大(此对应于更快读取操作)。
图3绘示包含第一上拉晶体管218、第一下拉晶体管222、第二上拉晶体管220及第二下拉晶体管224的差分感测电路204的一部分的一些实施例的剖面图。
第一上拉晶体管218、第一下拉晶体管222、第二上拉晶体管220及第二下拉晶体管224经放置于全耗尽绝缘体上覆硅(FDSOI)衬底300上。FDSOI衬底300包含处置衬底区302、在处置衬底区302上方的绝缘体层304及在绝缘体层304上方的半导体装置区306。在各个实施例中，FDSOI衬底300具有充分薄的半导体装置区306，使得在存储器单元的操作期间，存储器单元的晶体管的通道区中的空乏区跨半导体装置区306的深度完全延伸。例如，在各个实施例中，半导体装置区306是具有在5nm至40nm的范围中的厚度且在一些情况中近似10nm至12nm厚的单晶硅层；且绝缘体层304是具有在10nm至60nm的范围中的厚度且在一些情况中近似25nm厚(此可提供FDSOI功能性) 的二氧化硅或蓝宝石层。相比之下，一部分空乏SOI(PDSOI)衬底具有厚于FDSOI衬底的半导体装置层的半导体装置层，因此晶体管的空乏区仅部分延伸穿过PDSOI衬底中的半导体装置区306(例如，穿过PDSOI衬底中的半导体装置区的厚度的小于100％)。
数个n型井区308(例如，308a、308b、308c)经放置于处置衬底区302中，且n型井接点区310延伸穿过绝缘体层304至装置区的上表面。n型井接点区310各可包含具有与n型井区308的掺杂物浓度相同的掺杂物浓度的柱状区312，及装置区306中的更高度掺杂n型井接点区314。
第一上拉晶体管218经放置于装置区306中且在处置衬底302中的n型井308b上方。第一下拉晶体管222经放置于装置区306中且在处置衬底302中的n型井308a上方，且未经放置于p型井上方。第一上拉晶体管218及第一下拉晶体管222使其相应栅极分别透过n型井接点区耦合至n型井308a且耦合至SLB。第一上拉晶体管218及第一下拉晶体管222具有连结在一起以建立与图2A的实施例一致的第一反向器的栅极。
第二上拉晶体管220经放置于装置区306中且在处置衬底302中的n型井308b上方。第二下拉晶体管224经放置于装置区306中且在处置衬底302中的n型井308c上方，且未经放置于p型井上方。第二下拉晶体管224及第二上拉晶体管220使其相应栅极分别透过n型井接点区310耦合至n型井308c且耦合至SL。第二上拉晶体管220及第二下拉晶体管224具有连结在一起以建立与图2A的实施例一致的第二反向器的栅极。
在一些实施例中，第一反向器及第二反向器经耦合以便建立感测放大器的一对经交叉耦合反向器。第一上拉晶体管218包括在装置区上方的第一上拉栅极电极322、在第一上拉栅极电极的相对侧上且在绝缘体层304上方的第一p型源极/漏极区330及第二p 型源极/漏极区332以及在第一上拉栅极电极322下且将第一p型源极/漏极区330及第二p型源极/漏极区332彼此分离的第一n型(或本质)本体区334。栅极介电结构323将第一上拉栅极电极322与第一n型(或本质)本体区334分离。
第一下拉晶体管222经布置为与第一上拉晶体管218串联以建立第一反向器。第一下拉晶体管222包括在装置区306上方的第一下拉栅极电极320、在第一下拉栅极电极 320的相对侧上且在绝缘体层304上方的第一n型源极/漏极区336及第二n型源极/漏极区338以及在第一下拉栅极电极320下且将第一n型源极/漏极区336及第二n型源极/ 漏极区338彼此分离的第一p型(或本质)本体区340。栅极介电结构325将第一下拉栅极电极320与第一p型(或本质)本体区340分离。
第二上拉晶体管220包含在装置区上方的第二上拉栅极电极326、在第二上拉栅极电极326的相对侧上且在绝缘体层304上方的第三p型源极/漏极区342及第四p型源极 /漏极区344以及在第二上拉栅极电极326下且将第三p型源极/漏极区342及第四p型源极/漏极区344彼此分离的第二n型(或本质)本体区346。栅极介电结构327将第二上拉栅极电极326与第二n型(或本质)本体区346分离。
第二下拉晶体管224经布置为与第二上拉晶体管220串联以建立与第一反向器交叉耦合的第二反向器。第二下拉晶体管224包含：第二下拉栅极电极324，其在装置区上方；第三n型源极/漏极区348及第四n型源极/漏极区350，其在第二下拉栅极电极324 的相对侧上且在绝缘体层304上方；及第二p型(或本质)本体区352，其在第二下拉栅极电极324下且将第三n型源极/漏极区348及第四n型源极/漏极区350彼此分离。栅极介电结构329将第二下拉栅极电极324与第二p型(或本质)本体区352分离。处置衬底中的n型井308在绝缘体层304下在第一上拉晶体管218及第二上拉晶体管220下方连续延伸。
第一下拉晶体管222具有耦合至第一上拉晶体管218的第一上拉栅极322的第一下拉栅极320，且第一下拉栅极320及第一上拉栅极322经短接至n型井308a。第二下拉晶体管224具有耦合至第二上拉晶体管220的第二上拉栅极326的第二下拉栅极324，且第二下拉栅极324及第二上拉栅极326经短接至n型井308c。
现参考图4，关于时序/波形图提供图2至3的存储器装置的部分在读取操作期间可如何操作的一些实施例的描述。图4展示对SRAM单元(图1至2，104)的读取操作的波形。
在时间402期间，SRAM单元在第一状态(例如，逻辑“0”状态)中。因此，在此第一状态期间，存储节点SN被驱动至高电压，且互补存储节点SNB经对应地驱动至低电压。因此，SRAM单元中的第一反向器及第二反向器相互强化此第一状态以留存存储于 SRAM单元中的数据。
在时间404，字线被驱动为高，从而将存储节点SN耦合至BL且将SNB耦合至BLB。因此，在此时，经交叉耦合反向器使电荷在BL及BLB上累积以对应于存储于SRAM 单元中的数据状态。在所绘示实例中，BL被驱动为高，且BLB被驱动为低。为了限制电容，选择电路的第一开关及第二开关(例如，图1的122、124)在时间402期间通常断开，使得BL、BLB与SL、SLB隔离。
在时间406，针对预定时间确证预充电信号(PRC)，其引发预定量的电荷至SL、SLB上的传送。因此，将SL及SLB设定为位于VSS与VDD之间的预充电电压(见407)。通过将SL及SLB设定为此预充电电压，相较于SL、SLB处于VDD或VSS的情况，差分感测电路(例如，图2A的204)能够更快地“翻转”。因此，此预充电操作帮助促进差分感测电路的快速感测操作。
在对感测线预充电之后，在408处确证选择启用(SE)信号，此启用选择电路且将位线BL、BLB耦合至感测线SL、SLB。位线电压改变的量取决于经存取的SRAM单元 104的状态。为了确定经存取的SRAM单元104的状态是“1”还是“0”，使感测放大器启用(SAE)信号为高，这使电流能够流动通过差分感测电路(其在图2A的实例中显现为一对经交叉耦合反向器)。在时间408，将SAE激发为高且将SE激发为低，由此将 BL耦合至SL且将BLB耦合至SLB。将BL与BLB之间的此电压差提供至差分感测电路204的输入端子。由于BL在高电压状态中且BLB在低电压状态中，所以逐渐将SL 上拉且将SLB下拉，如在时间410处的虚线展示。相较于其中将n型下拉晶体管222、 224的本体连结至VDD的方法，当将n型下拉晶体管222、224的本体连结至其栅极时，更快地将SL上拉且将SLB下拉，如时间410处的实线展示。这是因为当SL与SLB之间的电压差变得更大时，本体偏压方案逐渐增强n型下拉晶体管224且弱化n型下拉晶体管222。n型下拉晶体管222、224之间的更大强度差导致更快读取操作。
图5至10描绘共同展示根据一些实施例的制造存储器装置(例如，图3的结构)的方法的一系列剖面图。
在图5中，提供SOI晶片。SOI晶片包含处置层302、绝缘体层304及半导体装置层306。半导体装置层306包含本质半导体层。井区308经放置于处置层302中且井接点区310从装置层306的上表面延伸穿过绝缘体层304至井区308。井接点包含在装置层的上表面附近的高度掺杂区314(例如，N+)，及可具有与井区308相同的掺杂浓度的柱状区312。
在图6中，形成浅沟槽隔离(STI)区354。通过在SOI衬底上方提供第一遮罩，且接着在第一遮罩在适当位置中的情况下将沟槽蚀刻至SOI衬底中而形成STI区。接着使用一介电材料填充沟槽，由此形成STI区354。
在图7中，在N+及P+区上方形成第二遮罩702，且实行热氧化以形成栅极介电结构802。各栅极介电结构802可将(待在图8中形成的)源极区及漏极区彼此分离。
在图8中，将装置层306的上部分经掺杂为N+或P+。此可(例如)通过形成覆盖N+ 区且在P+区上方留下开口的第三遮罩，且接着在第三遮罩在适当位置中的情况下植入p 型掺杂物以形成P+区而实现。接着，可形成覆盖P+区且在N+区上方留下开口的第四遮罩，且接着在第四遮罩在适当位置中的情况下植入n型掺杂物以形成N+区。在一些实施例中，可在此步骤期间形成而非在图5中形成高度掺杂区314。在一些情况中，本质半导体材料的薄层被留在绝缘体层304上方。此本质半导体材料可用作随后形成的晶体管的本体。因此，针对FDSOI，不需要掺杂随后形成的晶体管的本体，而是仅掺杂N+ 及P+区以建立S/D区。
在图9中，在栅极氧化物上方形成导电栅极电极902。例如，可通过溅镀、CVD或 PVD程序形成导电栅极电极902以形成保形导电层，且接着可实行化学机械平坦化操作以形成在栅极介电结构802上方对准的个别栅极电极。
在图10中，在SOI衬底上方形成包含接点、金属线及通孔的互连结构以可操作地耦合装置，如所展示。因此，图10描绘第一上拉晶体管218、第一下拉晶体管222、第二上拉晶体管220及第二下拉晶体管224。可通过在图10的所绘示结构上方形成介电层，且接着在介电层中形成接触开口而形成互连结构。接着形成金属层(诸如(例如)镍、钛或钼)且应用热处理以在衬底的上表面上的接触开口中形成硅化物。接着形成另一金属(诸如(例如)钨或铝)以填充接触开口，且在接触开口上方形成金属线/导线。例如，金属线可通过单镶嵌及/或双镶嵌程序形成，且可包含多个层级的层间介电质(例如，ILD1、ILD2、 ILD3、…)及多个金属线/导线层(例如，金属1、金属2、金属3、…)，其中通孔层竖直地延伸穿过一或多个ILD层以将相邻金属层的导线/线彼此电连接。通常，金属线/导线及通孔由铜制成，且势磊衬层将铜与ILD层分离，但也可使用其它材料。
第一上拉晶体管218及第一下拉晶体管222使其相应栅极分别透过n型井接点区耦合至n型井308a且耦合至SLB。第一上拉晶体管218及第一下拉晶体管222具有连结在一起以建立与图2A的实施例一致的第一反向器的栅极。
第二下拉晶体管224及第二上拉晶体管220使其相应栅极分别透过n型井接点区310 耦合至n型井308c且耦合至SL。第二上拉晶体管220及第二下拉晶体管224具有连结在一起以建立与图2A的实施例一致的第二反向器的栅极。
第一下拉晶体管222具有耦合至第一上拉晶体管218的第一上拉栅极322的第一下拉栅极320，且第一下拉栅极320及第一上拉栅极322经短接至n型井308a。第二下拉晶体管224具有耦合至第二上拉晶体管220的第二上拉栅极326的一第二下拉栅极324，且第二下拉栅极324及第二上拉栅极326经短接至n型井308c。
图11绘示制造存储器装置的方法的一些实施例的流程图。
在1102处，提供SOI晶片。SOI晶片包含处置层、处置层上方的绝缘体层及绝缘体层上方的半导体装置层。井区经放置于处置层中，且井接点区从装置层的上表面延伸穿过绝缘体层至井区。在一些实施例中，1102可对应于(例如)图5。
在1104处，使STI区穿过半导体装置层穿过绝缘体层形成且形成至处置层中。在一些实施例中，1104可对应于(例如)图6。
在1106处，在遮罩层在适当位置中的情况下执行热氧化以形成栅极介电结构。在一些实施例中，1106可对应于(例如)图7。
在1108处，掺杂装置层以具有n型装置的n型源极/漏极区及p型装置的p型源极/漏极区。在一些实施例中，1108可对应于(例如)图8。
在1110处，在装置层上方且在源极/漏极区之间形成栅极电极。在一些实施例中，1110可对应于(例如)图9。
虽然本文中将图11的流程图1100绘示且描述为一系列动作或事件，但将了解，不应以一限制性意义解译这些动作或事件的所绘示顺序。例如，一些动作可按不同顺序及 /或与除了本文中绘示及/或描述的动作或事件之外的其它动作或事件同时发生。此外，实施本文中的描述的一或多个方面或实施例可无需全部所绘示动作，且可在一或多个单独动作及/或阶段中实行本文中描绘的一或多个动作。
因此，一些实施例涉及一种感测放大器。所述感测放大器包含全耗尽绝缘体上覆硅 (FDSOI)衬底，所述FDSOI衬底包含处置衬底区、在所述处置衬底区上方的绝缘体层及在所述绝缘体层上方的装置区。n型井区经放置于所述处置衬底区中，且n型井接点区从所述n型井区延伸穿过所述绝缘体层至所述装置区的上表面。一对下拉晶体管经放置于所述装置区中且在n型井上方。所述对下拉晶体管使其相应栅极分别耦合至一对互补位线，且透过所述n型井接点区耦合至所述n型井。
其它实施例涉及存储器装置。所述存储器装置包含存储器阵列，所述存储器阵列包含多个存储器单元。所述多个存储器单元的存储器单元具有分别透过一对存取晶体管分别耦合至一对互补位线的一对互补存储节点。所述存储器装置也包含感测放大器。所述感测放大器包含分别耦合至所述对互补位线的一对输入/输出端子。所述感测放大器也包含一对经交叉耦合反向器。所述经交叉耦合反向器包含一对上拉晶体管及一对下拉晶体管。所述对下拉晶体管使其相应栅极分别耦合至所述对互补位线，且使其相应栅极耦合至所述井区。
又其它实施例涉及一种形成存储器装置的方法。在所述方法中，提供全耗尽绝缘体上覆半导体(FDSOI)晶片。所述FDSOI晶片包含处置层、所述处置层上方的绝缘体层及所述绝缘体层上方的半导体装置层。井区经放置于所述处置层中，且井接点区自所述装置层的上表面延伸穿过所述绝缘体层至所述井区。形成多个浅沟槽隔离(STI)区，其中所述STI区延伸穿过所述半导体装置层且穿过所述绝缘体层至所述处置层中。执行热氧化以氧化所述半导体装置层的第一选定上部分，同时留下所述井接点区未经氧化，由此建立栅极介电结构。所述栅极介电结构驻留于所述井区上方且介于两个邻近STI区之间。掺杂所述半导体装置层的第二选定上部分以在所述栅极介电结构的相对侧上提供n型源极/漏极区及p型源极/漏极区。在所述栅极介电结构上方形成栅极电极。形成互连结构以将栅极电极耦合至所述井接点区。
上文概述若干实施例的特征，使得本领域的技术人员可较佳理解本揭露的方面。本领域的技术人员应了解，其可容易使用本揭露作为用于设计或修改用于实行本文中介绍的实施例的相同目的及/或实现相同优点的其它程序及结构的基础。本领域的技术人员还应意识到这些等效构造不脱离本揭露的精神及范围且其可在本文中做出各种改变、替代及更改而不脱离本揭露的精神及范围。
符号说明
100 存储器装置
102 存储器阵列
104 静态随机存取存储器(SRAM)单元
106 数据存储元件
108a 存取晶体管
108b 存取晶体管
110a 反向器
110b 反向器
112 感测放大器
120 选择电路
122 第一切换元件
124 第二切换元件
202 预充电电路
204 差分感测电路
208 第一切换元件/切换晶体管
210 第二切换元件/切换晶体管
212 第三切换元件/切换晶体管
214 第四切换元件/切换晶体管
216 第五切换元件/切换晶体管
218 p型上拉晶体管/第一上拉晶体管
220 p型上拉晶体管/第二上拉晶体管
222 n型下拉晶体管/第一下拉晶体管
224 n型下拉晶体管/第二下拉晶体管
226 感测放大器启用(SAE)晶体管/切换晶体管
250 第一曲线
252 第二曲线
300 全耗尽绝缘体上覆硅(FDSOI)衬底
302 处置衬底区
304 绝缘体层
306 半导体装置区
308 n型井区
308a n型井区
308b n型井区
308c n型井区
310n 型井接点区
312 柱状区
314 更高度掺杂n型井接点区
320 第一下拉栅极电极
322 第一上拉栅极电极
323 栅极介电结构
324 第二下拉栅极电极
325 栅极介电结构
326 第二上拉栅极电极
327 栅极介电结构
329 栅极介电结构
330 第一p型源极/漏极区
332 第二p型源极/漏极区
334 第一n型(或本质)本体区
336 第一n型源极/漏极区
338 第二n型源极/漏极区
340 第一p型(或本质)本体区
342 第三p型源极/漏极区
344 第四p型源极/漏极区
346 第二n型(或本质)本体区
348 第三n型源极/漏极区
350 第四n型源极/漏极区
352 第二p型(或本质)本体区
354 浅沟槽隔离(STI)区
402 时间
404 时间
406 时间
407 预充电电压
408 时间
410 时间
702 第二遮罩
802 栅极介电结构
902 导电栅极电极
1100 流程图
1102 步骤
1104 步骤
1106 步骤
1108 步骤
1110 步骤

Claims (20)

1.一种感测放大器，其包括：
全耗尽绝缘体上覆硅FDSOI衬底，其包括：处置衬底区、在所述处置衬底区上方的绝缘体层及在所述绝缘体层上方的装置区；
n型井区，其经放置于所述处置衬底区中；
n型井接点区，其从所述n型井区延伸穿过所述绝缘体层至所述装置区的上表面；及
一对上拉晶体管及一对下拉晶体管，其经放置于所述装置区中且在所述n型井区上方，
其中所述对下拉晶体管之第一下拉晶体管具有耦合至所述对上拉晶体管之第一上拉晶体管之第一上拉栅极之第一下拉栅极，且所述第一下拉栅极及所述第一上拉栅极耦合至所述n型井区内之第一n型井，及
其中所述对下拉晶体管之第二下拉晶体管具有耦合至所述对上拉晶体管之第二上拉晶体管之第二上拉栅极之第二下拉栅极，且所述第二下拉栅极及所述第二上拉栅极耦合至所述n型井区内之一第二n型井。
2.根据权利要求1所述的感测放大器，
其中所述对上拉晶体管及所述对下拉晶体管可操作地耦合以建立所述感测放大器的一对经交叉耦合反向器。
3.根据权利要求2所述的感测放大器，其中所述
第一上拉晶体管进一步包括在所述第一上拉栅极的相对侧上且在所述绝缘体层上方的第一p型源极/漏极区及第二p型源极/漏极区以及在所述第一上拉栅极下且将所述第一p型源极/漏极区及所述第二p型源极/漏极区彼此分离的第一本体区；
其中所述第二上拉晶体管进一步包括在所述第二上拉栅极的相对侧上且在所述绝缘体层上方的第三源极/漏极区及第四源极/漏极区以及在所述第二上拉栅极下且将所述第三源极/漏极区及所述第四源极/漏极区彼此分离的第二本体区；及
其中所述处置衬底区中的所述n型井区内的第一n型井在所述绝缘体层下在所述第一上拉晶体管及所述第二上拉晶体管下方连续延伸。
4.根据权利要求3所述的感测放大器，
其中所述第一下拉晶体管经布置为与所述第一上拉晶体管串联以建立第一反向器，且所述第一下拉晶体管进一步包括在所述第一下拉栅极的相对侧上且在所述绝缘体层上方的第一n型源极/漏极区及第二n型源极/漏极区以及在所述第一下拉栅极下且将所述第一n型源极/漏极区及所述第二n型源极/漏极区彼此分离的第一本体区；
其中所述第二下拉晶体管经布置为与所述第二上拉晶体管串联以建立与所述第一反向器交叉耦合的第二反向器，且所述第二下拉晶体管进一步包括在所述第二下拉栅极的相对侧上且在所述绝缘体层上方的第三n型源极/漏极区及第四n型源极/漏极区以及在所述第二下拉栅极下且将所述第三源极/漏极区及所述第四源极/漏极区彼此分离的第二本体区；及
其中所述n型井区在所述绝缘体层下在所述第一上拉晶体管及所述第二上拉晶体管下方连续延伸但在于所述第一下拉晶体管及所述第二下拉晶体管下延伸之前不连续。
5.根据权利要求2所述的感测放大器，其进一步包括：
STI区，其从所述装置区的上表面延伸穿过所述绝缘体层且至所述处置衬底区中，其中所述STI区将所述对上拉晶体管与所述对下拉晶体管横向分离。
6.根据权利要求1所述的感测放大器，其中所述n型井区经放置于所述处置衬底区内的p型块体区内。
7.根据权利要求1所述的感测放大器，其中所述装置区是具有在5nm至40nm的范围中的厚度的单晶硅层。
8.一种存储器装置，其包括：
存储器阵列，其包含多个存储器单元，其中所述多个存储器单元的存储器单元具有分别透过一对存取晶体管分别耦合至一对互补位线的一对互补存储节点；
感测放大器，其包括：
全耗尽绝缘体上覆硅FDSOI衬底，其包括：处置衬底区、在所述处置衬底区上方的绝缘体层及在所述绝缘体层上方的装置区；
第一井区，其包括放置于所述处置衬底区中之n型井区；及
分别耦合至所述对互补位线的一对输入/输出端子，且进一步包括一对经交叉耦合反向器，其中所述经交叉耦合反向器包含一对上拉晶体管及一对下拉晶体管，
其中所述对下拉晶体管之第一下拉晶体管具有耦合至所述对上拉晶体管之第一上拉晶体管之第一上拉栅极之第一下拉栅极，且所述第一下拉栅极及所述第一上拉栅极耦合至所述n型井区内之第一n型井，及
其中所述对下拉晶体管之第二下拉晶体管具有耦合至所述对上拉晶体管之第二上拉晶体管之第二上拉栅极之第二下拉栅极，且所述第二下拉栅极及所述第二上拉栅极耦合至所述n型井区内之一第二n型井。
9.根据权利要求8所述的存储器装置，其中所述存储器阵列及所述感测放大器经放置于所述全耗尽绝缘体上覆硅FDSOI衬底。
10.根据权利要求8所述的存储器装置，其中所述装置区是具有在5nm至40nm的范围中的厚度的单晶硅层。
11.根据权利要求9所述的存储器装置，其中所述n型井区包括在所述对下拉晶体管的第一下拉晶体管下放置于所述处置衬底区中的第一n型井。
12.根据权利要求9所述的存储器装置，其进一步包括：
第二井区，其经放置于所述处置衬底区中且与所述第一井区间隔开；
其中所述对上拉晶体管放置于所述第二井区上方，且所述第二井区耦合至VDD。
13.根据权利要求12所述的存储器装置，其中所述对下拉晶体管的所述第一下拉晶体管放置于所述n型井上方。
14.根据权利要求13所述的存储器装置，其中所述对下拉晶体管的所述第二下拉晶体管经放置于所述第一n型井的所述第二n型井上方。
15.根据权利要求9所述的存储器装置，其进一步包括选择电路，所述选择电路包括：
第一切换元件，其经配置以基于感测启用SE信号将所述对互补位线的第一位线选择性地耦合至所述对输入/输出端子的第一输入/输出端子；及
第二切换元件，其经配置以基于所述SE信号将所述对互补位线的第二位线选择性地耦合至所述对输入/输出端子的第二输入/输出端子。
16.根据权利要求9所述的存储器装置，其进一步包括经配置以将预定量的电荷安置于一对互补感测线上的预充电电路，所述对互补感测线将所述对互补位线分别耦合至所述对输入/输出端子，其中所述预充电电路包括：
第三切换元件，其经配置以基于预充电PRC信号将所述对互补感测线选择性地彼此耦合；
第四切换元件，其经配置以基于所述PRC信号将所述对互补感测线的第一感测线选择性地耦合至VDD；及
第五切换元件，其经配置以基于所述PRC信号将所述对互补感测线的第二感测线选择性地耦合至VDD。
17.根据权利要求9所述的存储器装置，其进一步包括：
STI区，其从所述装置区的上表面延伸穿过所述绝缘体层且至所述处置衬底区中，其中所述STI区将所述对上拉晶体管与所述对下拉晶体管横向分离。
18.根据权利要求9所述的存储器装置，其中所述n型井区是形成于所述处置衬底区内的p型块体区内。
19.根据权利要求9所述的存储器装置，其中
所述第一上拉晶体管进一步包括在所述第一上拉栅极的相对侧上且在所述绝缘体层上方的第一p型源极/漏极区及第二p型源极/漏极区以及在所述第一上拉栅极下且将所述第一p型源极/漏极区及所述第二p型源极/漏极区彼此分离的第一本体区；
其中所述第二上拉晶体管进一步包括在所述第二上拉栅极的相对侧上且在所述绝缘体层上方的第三源极/漏极区及第四源极/漏极区以及在所述第二上拉栅极下且将所述第三源极/漏极区及所述第四源极/漏极区彼此分离的第二本体区；及
其中所述第一井在所述绝缘体层下在所述第一上拉晶体管及所述第二上拉晶体管下方连续延伸。
20.一种形成存储器装置的方法，其包括：
提供全耗尽绝缘体上覆半导体FDSOI晶片，所述FDSOI晶片包含处置层、所述处置层上方的绝缘体层及所述绝缘体层上方的半导体装置层，其中n型井区经放置于所述处置层中，n型井接点区从所述装置层的上表面延伸穿过所述绝缘体层至所述n型井区，且一对上拉晶体管及一对下拉晶体管经放置于所述装置层中且在所述n型井区上方，
其中所述对下拉晶体管之第一下拉晶体管具有耦合至所述对上拉晶体管之第一上拉晶体管之第一上拉栅极之第一下拉栅极，且所述第一下拉栅极及所述第一上拉栅极耦合至所述n型井区内之第一n型井，及
其中所述对下拉晶体管之第二下拉晶体管具有耦合至所述对上拉晶体管之第二上拉晶体管之第二上拉栅极之第二下拉栅极，且所述第二下拉栅极及所述第二上拉栅极耦合至所述n型井区内之第二n型井；
形成多个浅沟槽隔离STI区，所述STI区延伸穿过所述半导体装置层且穿过所述绝缘体层至所述处置层中；
执行热氧化以氧化所述半导体装置层的第一选定上部分，同时留下所述井接点区未经氧化，由此建立栅极介电结构，其中所述栅极介电结构驻留于所述井区上方且介于两个邻近STI区之间；
掺杂所述半导体装置层的第二选定上部分以在所述栅极介电结构的相对侧上提供n型源极/漏极区及p型源极/漏极区；
在所述栅极介电结构上方形成栅极电极；及
形成将栅极电极耦合至所述井接点区的互连结构。
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