CN110929467B - Tech LEF文件验证方法及其验证系统 - Google Patents

Abstract

本发明公开了一种用于集成电路自动布局布线软件的Tech LEF文件验证方法，包括根据集成电路工艺设计规则形成两份测试版图图形，所述两份测试版图图形中一份是设计正确测试版图图形，另一份是设计错误测试版图图形；采用待Tech LEF文件分别验证所述两份测试版图图形；若设计正确测试版图图形经Tech LEF文件验证结果为正确，且设计错误测试版图图形经Tech LEF文件验证结果为错误，则判断Tech LEF文件正确，否则判断Tech LEF文件错误。本发明还公开了一种用于集成电路自动布局布线软件的Tech LEF文件验证系统。本发明能验证Tech LEF文件准确性，缩短Tech LEF文件调试时间。

Description

Tech LEF文件验证方法及其验证系统

技术领域

本发明涉及集成电路领域，特别是涉及一种用于集成电路自动布局布线软件的Tech LEF文件验证方法。本发明还涉及一种用于集成电路自动布局布线软件的Tech LEF文件验证系统。

背景技术

常规大尺寸工艺设计布局布线时需要人工进行布局布线，这种设计集成度较低，繁琐且效率低。随着工艺尺寸越来越小，集成度越来越高，如先进的14/12/10纳米工艺制程，集成电路设计时则越依赖自动布局布线软件，作为数字集成电路设计流程中的最后一步，数字版图设计是最重要的一个环节，决定着芯片设计成功与否。

主流自动布局布线软件(例如，INNOVUS)需要使用Tech LEF文件。Tech LEF文件包含了单元的布置、金属和通孔的布局布线规则，以及各层的工艺信息。

一份优良的Tech LEF文件能够降低成本，节约版图工程师很多工作时间，加快效率，充分利用版图面积，实现最佳的布局、线长、利用率、性能、功率以及面积，且有助于电路的时序分析和功耗分析优化；不正确的Tech LEF文件会导致布出的金属线路不满足代工厂的工艺设计规则，或者过约束后浪费版图面积，以及其它很多无法预估的后果。

如图1所示为主流代工厂现有验证Tech LEF文件的流程图，包括步骤：根据工艺设计规则开发Tech LEF文件；根据提供的标准单元库以及测试电路，进行完整自动布局布线流程；导出版图数据并进行物理验证软件检查；根据报错结果调试；之后回到Tech LEF中进行修改。这种流程过于简单，准确性低，缺点主要有：1)需要重复导出版图数据并进行物理验证软件检查，调试时间长；2)无法解决Tech LEF中过约束的规则；3)无法检查Tech LEF的每一条规则，准确性较低；4)由于测试的电路较简单，集成度较低，无法暴露出漏洞。

发明内容

在发明内容部分中引入了一系列简化形式的概念,该简化形式的概念均为本领域现有技术简化，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明要解决的技术问题是提供一种能验证Tech LEF文件准确性，缩短Tech LEF文件调试时间的Tech LEF文件验证方法。

本发明要解决的另一技术问题是提供一种能验证Tech LEF文件准确性，缩短TechLEF文件调试时间的Tech LEF文件验证系统。

为解决上述技术问题，本发明提供的用于集成电路自动布局布线软件的Tech LEF文件验证方法，包括以下步骤：

S1,根据集成电路工艺设计规则形成两份测试版图图形，所述两份测试版图图形中一份是设计正确测试版图图形，另一份是设计错误测试版图图形；

S2，采用待Tech LEF文件分别验证所述两份测试版图图形；

S3，若设计正确测试版图图形经Tech LEF文件验证结果为正确，且设计错误测试版图图形经Tech LEF文件验证结果为错误，则判断Tech LEF文件正确，否则判断Tech LEF文件错误。

可选择的，进一步改进所述的Tech LEF文件验证方法，还包括：

S4，对判断为错误的Tech LEF文件进行修正后返回执行上述步骤S2。

可选择的，进一步改进所述的Tech LEF文件验证方法，还包括：

S5,对判断为正确的Tech LEF文件根据标准单元库及测试电路执行完整自动布线流程，形成版图图形；

S6，按预设规则调整版图图形布局提高集成度；

S7，导出版图图形数据文件进行物理规则验证检查，若物理规则验证检查正确，则发布Tech LEF文件；

若物理规则验证检查错误，则将物理规则验证检查报错结果导入集成电路自动布局布线软件修正Tech LEF文件；

S8，将修正后的Tech LEF文件返回执行上述步骤S2。

可选择的，进一步改进所述的Tech LEF文件验证方法，正确测试版图图形是满足集成电路工艺设计规则最小尺寸的正确版图图形；

错误测试版图图形是比所述正确测试版图图形小一个最小格点的错误版图图形；

所述最小格点是满足集成电路工艺设计规则条件下根据实际生产工艺定义的。

可选择的，进一步改进所述的Tech LEF文件验证方法，所述预设规则包括：

将测试电路的默认布图面积调整为s1，s1＝a*s,s＝m*n；

其中，a为调整系数，70％≤a≤90％，s为测试电路的默认布图面积，m为测试电路默认布局长，n为测试电路默认布局宽；

根据集成电路工艺设计规则在调整后默认布图面积s1中增加阻塞(即本领域技术人员所应当知晓的block)，增加阻塞面积为s2,s2＝b*s,b为调整系数,10％≤b≤50％。

本发明提供一种用于集成电路自动布局布线软件的Tech LEF文件验证系统，包括：

测试版图图形生产模块，其根据集成电路工艺设计规则形成两份测试版图图形，所述两份测试版图图形中一份是设计正确测试版图图形，另一份是设计错误测试版图图形；

验证模块，其采用待Tech LEF文件分别验证所述两份测试版图图形；

判断模块，若设计正确测试版图图形经Tech LEF文件验证结果为正确，且设计错误测试版图图形经Tech LEF文件验证结果为错误，则判断Tech LEF文件正确，否则判断Tech LEF文件错误。

可选择的，进一步改进所述的Tech LEF文件验证系统，还包括：

第一修正模块，对判断为错误的Tech LEF文件进行修正后，将修正后Tech LEF文件重新发送至验证模块。

可选择的，进一步改进所述的Tech LEF文件验证系统，还包括：

版图图形生产模块，对判断为正确的Tech LEF文件根据标准单元库及测试电路执行完整自动布线流程，形成版图图形；

集成度优化模块，按预设规则调整版图图形布局提高集成度；

物理规则验证模块，导出版图图形数据文件进行物理规则验证检查，若物理规则验证检查正确，则发布Tech LEF文件；

若物理规则验证检查错误，则将物理规则验证检查报错结果导入集成电路自动布局布线软件修正Tech LEF文件；

第二修正模块，将修正后的Tech LEF文件重新发送至验证模块。

可选择的，进一步改进所述的Tech LEF文件验证系统，正确测试版图图形是满足集成电路工艺设计规则最小尺寸的正确版图图形；

错误测试版图图形是比所述正确测试版图图形小一个最小格点的错误版图图形；

所述最小格点是满足集成电路工艺设计规则条件下根据实际生产工艺定义的。

可选择的，进一步改进所述的Tech LEF文件验证系统，所述预设规则包括：

将测试电路的默认布图面积调整为s1，s1＝a*s,s＝m*n；

其中，a为调整系数，70％≤a≤90％，s为测试电路的默认布图面积，m为测试电路默认布局长，n为测试电路默认布局宽；

根据集成电路工艺设计规则在调整后默认布图面积s1中增加阻塞，增加阻塞面积为s2,s2＝b*s,b为调整系数,10％≤b≤50％。

本发明提供一种提高自动布局布线软件(例如INNOVUS软件)技术文件Tech LEF准确性验证方法，通过在自动布局布线软件中设计布局布线两组图形，一组为最小尺寸的正确版图图形，另一组为比正确图形小一个格点的错误版图图形；采用待验证Tech LEF文件分别进行验证上述两组图形，如果检查正确图形未报错，且错误图形报错，说明Tech LEF文件正确，否则需要修改Tech LEF文件；直至Tech LEF文件正确后进行完整布局布线流程，设置并调整布局和阻塞，变向提高集成度，并导出版图数据进行第三方物理验证软件检查，如果没有报错，则说明Tech LEF文件正确，否则需要修改Tech LEF文件，返回再执行正确和错误版图图形验证过程。本发明针对每一条规则，设计两组图形，包括正确和错误版图图形，在自动布局布线软件(例如INNOVUS软件)中直接验证Tech LEF并调试，此方法调试时间短，能避免重复导出版图数据，且能检查每一条规则。本发明还能调整不同布局，并增加阻塞，压缩布线可用的资源，提高测试电路的集成度，并进行物理验证软件检查和调试能进一步完善Tech LEF。

附图说明

本发明附图旨在示出根据本发明的特定示例性实施例中所使用的方法、结构和/或材料的一般特性，对说明书中的描述进行补充。然而，本发明附图是未按比例绘制的示意图，因而可能未能够准确反映任何所给出的实施例的精确结构或性能特点，本发明附图不应当被解释为限定或限制由根据本发明的示例性实施例所涵盖的数值或属性的范围。下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是现有Tech LEF文件验证流程示意图。

图2是本发明Tech LEF文件验证方法第二实施例流程示意图。

图3是本发明Tech LEF文件验证方法第二实施例测试版图图形结构示意图。

图4是本发明Tech LEF文件验证方法第二实施例调整版图图形集成度结构示意图。

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点加以应用，在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。本发明下述示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的具体实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性具体实施例的技术方案充分传达给本领域技术人员。

本发明提供的用于集成电路自动布局布线软件的Tech LEF文件验证方法第一实施例，包括以下步骤：

S1,根据集成电路工艺设计规则形成两份测试版图图形，所述两份测试版图图形中一份是设计正确测试版图图形，另一份是设计错误测试版图图形；

S2，采用待Tech LEF文件分别验证所述两份测试版图图形；

S3，若设计正确测试版图图形经Tech LEF文件验证结果为正确，且设计错误测试版图图形经Tech LEF文件验证结果为错误，则判断Tech LEF文件正确，否则判断Tech LEF文件错误。

本发明Tech LEF文件验证方法第一实施例能提高自动布局布线软件(例如INNOVUS软件)技术文件Tech LEF准确性，通过在自动布局布线软件中设计布局布线两组图形，一组为正确版图图形，另一组为错误版图图形；采用待验证Tech LEF文件分别进行验证上述两组图形，如果检查正确图形未报错，且错误图形报错，说明Tech LEF文件正确，否则需要修改Tech LEF文件。

这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。除非另有定义，否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关领域语境中的意思相一致的意思，而不以理想的或过于正式的含义加以解释。

如图2所示，本发明提供的用于集成电路自动布局布线软件的Tech LEF文件验证方法第二实施例，包括以下步骤：

S1,根据集成电路工艺设计规则形成两份测试版图图形，所述两份测试版图图形中一份是设计正确测试版图图形，另一份是设计错误测试版图图形；

参考图3所示，正确测试版图图形是满足集成电路工艺设计规则最小尺寸的正确版图图形，例如50纳米；

错误测试版图图形是比所述正确测试版图图形小一个最小格点的错误版图图形，例如49纳米；所述最小格点是满足集成电路工艺设计规则条件下根据实际生产工艺定义的；

S2，将待Tech LEF文件导入自动布局布线软件(例如INNOVUS软件)，采用待TechLEF文件分别验证所述两份测试版图图形；

S3，若设计正确测试版图图形经Tech LEF文件验证结果为正确，且设计错误测试版图图形经Tech LEF文件验证结果为错误，则判断Tech LEF文件正确，否则判断Tech LEF文件错误；

即，50纳米的测试版图图形应该不报错，49纳米的测试版图图形则应该报错。如果正确图形和错误图形都报错，则Tech LEF文件过约束，需要修改技术文件；如果正确图形和错误图形都不报错，则Tech LEF文件过松，需要修改技术文件；如过正确图形报错，错误图形不报错，则测试版图图形需要重新设计；

S4，对判断为错误的Tech LEF文件进行修正后返回执行上述步骤S2。

S5,对判断为正确的Tech LEF文件根据标准单元库及测试电路执行完整自动布线流程，形成版图图形；

S6，将测试电路的默认布图面积调整为s1，s1＝a*s,s＝m*n；

其中，a为调整系数，70％≤a≤90％，s为测试电路的默认布图面积，m为测试电路默认布局长，n为测试电路默认布局宽；

根据集成电路工艺设计规则在调整后默认布图面积s1中增加阻塞，增加阻塞面积为s2,s2＝b*s,b为调整系数,10％≤b≤50％。

参考图4所示，假设测试电路的默认布图面积为100微米*100微米，则调整布图面积为80微米*80微米，并增加30微米*30微米的阻塞，外框(虚线框)内为原默认布图面积，和调整后中间环形区域为优化后的布图面积，这样做的目的为了提高测试电路的集成度。所能调整最小的布图面积通常为默认70％。而最大阻塞面积为默认布图面积大约为50％，根据实际电路集成度决定；

S7，导出版图图形数据文件进行物理规则验证检查，若物理规则验证检查正确，则发布Tech LEF文件；

若物理规则验证检查错误，则将物理规则验证检查报错结果导入集成电路自动布局布线软件修正Tech LEF文件；

S8，将修正后的Tech LEF文件返回执行上述步骤S2。

本发明提供一种用于集成电路自动布局布线软件的Tech LEF文件验证系统第一实施例，包括：

测试版图图形生产模块，其根据集成电路工艺设计规则形成两份测试版图图形，所述两份测试版图图形中一份是设计正确测试版图图形，另一份是设计错误测试版图图形；

验证模块，其采用待Tech LEF文件分别验证所述两份测试版图图形；

判断模块，若设计正确测试版图图形经Tech LEF文件验证结果为正确，且设计错误测试版图图形经Tech LEF文件验证结果为错误，则判断Tech LEF文件正确，否则判断Tech LEF文件错误。

本发明提供一种用于集成电路自动布局布线软件的Tech LEF文件验证系统第二实施例，包括：

测试版图图形生产模块，其根据集成电路工艺设计规则形成两份测试版图图形，所述两份测试版图图形中一份是设计正确测试版图图形，另一份是设计错误测试版图图形；正确测试版图图形是满足集成电路工艺设计规则最小尺寸的正确版图图形；错误测试版图图形是比所述正确测试版图图形小一个最小格点的错误版图图形；所述最小格点是满足集成电路工艺设计规则条件下根据实际生产工艺定义的。

验证模块，其采用待Tech LEF文件分别验证所述两份测试版图图形；

判断模块，若设计正确测试版图图形经Tech LEF文件验证结果为正确，且设计错误测试版图图形经Tech LEF文件验证结果为错误，则判断Tech LEF文件正确，否则判断Tech LEF文件错误；

第一修正模块，对判断为错误的Tech LEF文件进行修正后，将修正后Tech LEF文件重新发送至验证模块；

版图图形生产模块，对判断为正确的Tech LEF文件根据标准单元库及测试电路执行完整自动布线流程，形成版图图形；

集成度优化模块，按预设规则调整版图图形布局提高集成度；所述预设规则包括：

将测试电路的默认布图面积调整为s1，s1＝a*s,s＝m*n；

其中，a为调整系数，70％≤a≤90％，s为测试电路的默认布图面积，m为测试电路默认布局长，n为测试电路默认布局宽；

根据集成电路工艺设计规则在调整后默认布图面积s1中增加阻塞，增加阻塞面积为s2,s2＝b*s,b为调整系数,10％≤b≤50％。

物理规则验证模块，导出版图图形数据文件进行物理规则验证检查，若物理规则验证检查正确，则发布Tech LEF文件；

若物理规则验证检查错误，则将物理规则验证检查报错结果导入集成电路自动布局布线软件修正Tech LEF文件；

第二修正模块，将修正后的Tech LEF文件重新发送至验证模块。

以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (4)

1.一种Tech LEF文件验证方法，其适用于集成电路自动布局布线软件，其特征在于，包括以下步骤：

S1,根据集成电路工艺设计规则形成两份测试版图图形，所述两份测试版图图形中一份是设计正确测试版图图形，另一份是设计错误测试版图图形；

S2，采用待Tech LEF文件分别验证所述两份测试版图图形；

S3，若设计正确测试版图图形经Tech LEF文件验证结果为正确，且设计错误测试版图图形经Tech LEF文件验证结果为错误，则判断Tech LEF文件正确，否则判断Tech LEF文件错误；

S4，对判断为错误的Tech LEF文件进行修正后返回执行上述步骤S2；

S5,对判断为正确的Tech LEF文件根据标准单元库及测试电路执行完整自动布线流程，形成版图图形；

S6，按预设规则调整版图图形布局提高集成度；

S7，导出版图图形数据文件进行物理规则验证检查，若物理规则验证检查正确，则发布Tech LEF文件；

若物理规则验证检查错误，则将物理规则验证检查报错结果导入集成电路自动布局布线软件修正Tech LEF文件；

S8，将修正后的Tech LEF文件返回执行上述步骤S2；

所述预设规则包括：

将测试电路的默认布图面积调整为s1，s1＝a*s,s＝m*n；

其中，a为调整系数，70％≤a≤90％，s为测试电路的默认布图面积，m为测试电路默认布局长，n为测试电路默认布局宽；

根据集成电路工艺设计规则在调整后默认布图面积s1中增加阻塞，增加阻塞面积为s2,s2＝b*s,b为调整系数,10％≤b≤50％。

2.如权利要求1所述的Tech LEF文件验证方法，其特征在于：

正确测试版图图形是满足集成电路工艺设计规则最小尺寸的正确版图图形；

错误测试版图图形是比所述正确测试版图图形小一个最小格点的错误版图图形；

所述最小格点是满足集成电路工艺设计规则条件下根据实际生产工艺定义的。

3.一种Tech LEF文件验证系统，其适用于集成电路自动布局布线软件，其特征在于，包括：

测试版图图形生产模块，其根据集成电路工艺设计规则形成两份测试版图图形，所述两份测试版图图形中一份是设计正确测试版图图形，另一份是设计错误测试版图图形；

验证模块，其采用待Tech LEF文件分别验证所述两份测试版图图形；

判断模块，若设计正确测试版图图形经Tech LEF文件验证结果为正确，且设计错误测试版图图形经Tech LEF文件验证结果为错误，则判断Tech LEF文件正确，否则判断TechLEF文件错误；

第一修正模块，对判断为错误的Tech LEF文件进行修正后，将修正后Tech LEF文件重新发送至验证模块；

版图图形生产模块，对判断为正确的Tech LEF文件根据标准单元库及测试电路执行完整自动布线流程，形成版图图形；

集成度优化模块，按预设规则调整版图图形布局提高集成度；

物理规则验证模块，导出版图图形数据文件进行物理规则验证检查，若物理规则验证检查正确，则发布Tech LEF文件；

若物理规则验证检查错误，则将物理规则验证检查报错结果导入集成电路自动布局布线软件修正Tech LEF文件；

第二修正模块，将修正后的Tech LEF文件重新发送至验证模块；

所述预设规则包括：

将测试电路的默认布图面积调整为s1，s1＝a*s,s＝m*n；

其中，a为调整系数，70％≤a≤90％，s为测试电路的默认布图面积，m为测试电路默认布局长，n为测试电路默认布局宽；

根据集成电路工艺设计规则在调整后默认布图面积s1中增加阻塞，增加阻塞面积为s2,s2＝b*s,b为调整系数,10％≤b≤50％。

4.如权利要求3所述的Tech LEF文件验证系统，其特征在于：

正确测试版图图形是满足集成电路工艺设计规则最小尺寸的正确版图图形；

错误测试版图图形是比所述正确测试版图图形小一个最小格点的错误版图图形；

所述最小格点是满足集成电路工艺设计规则条件下根据实际生产工艺定义的。