CN110928486A - 存储器系统及其操作方法 - Google Patents

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Abstract

存储器系统及其操作方法。一种存储器系统可包括：存储器装置，其包括多个晶片；以及控制器，其被设置为控制存储器装置，其中，所述控制器包括：缓冲区，其包括被设置为暂时存储目标数据的多个条目；监测器，其被设置为将目标数据的大小与预定阈值进行比较；缓冲区管理器，其被设置为当目标数据的大小等于或大于所述预定阈值时，基于存储器装置的物理信息来确定跳跃值，并存储存储有目标数据的开始条目和结束条目；以及处理器，其被设置为控制存储器装置基于开始条目、结束条目和跳跃值来通过交织编程方法对目标数据执行编程操作。

Description

存储器系统及其操作方法
技术领域
本发明的各种实施方式总体上涉及存储器系统，更具体地，这些实施方式涉及一种能够有效地读取数据的存储器系统及其操作方法。
背景技术
计算机环境范式已朝着普适计算转移，其使得计算系统能够随时随地使用。结果，对诸如移动电话、数字相机和膝上型计算机的便携式电子装置的需求迅速增加。这些电子装置通常包括使用存储器装置作为数据存储装置的存储器系统。数据存储装置可用作便携式电子装置的主存储器单元或辅助存储器单元。
由于不存在机械驱动部件，所以使用存储器装置的数据存储装置提供诸如优异的稳定性和耐久性、高信息存取速度和低功耗的优点。另外，数据存储装置可具有比硬盘装置更高的数据存取速率和更低的功耗。具有这些优点的数据存储装置的非限制示例包括通用串行总线(USB)存储器装置、各种接口的存储卡、固态驱动器(SSD)等。
发明内容
本发明的各种实施方式涉及一种能够基于数据的大小有效地将数据编程到存储器装置的存储器系统。
根据本发明的实施方式，一种存储器系统可包括：存储器装置，其包括多个晶片；以及被设置为控制存储器装置的控制器，其中，该控制器包括：缓冲区，其包括被设置为暂时存在目标数据的多个条目；监测器，其被设置为将目标数据的大小与预定阈值进行比较；缓冲区管理器，其被设置为当目标数据的大小等于或大于预定阈值时基于存储器装置的物理信息确定跳跃值，并且存储存储有目标数据的开始条目和结束条目；以及处理器，其被设置为控制存储器装置基于开始条目、结束条目和跳跃值来通过交织编程方法对目标数据执行编程操作。
根据本发明的实施方式，一种具有控制器以及包括多个晶片的存储器装置的存储器系统的操作方法可包括以下步骤：将目标数据暂时存储在缓冲区中所包括的多个条目中；存储所述多个条目当中的存储有目标数据的开始条目和结束条目；将目标数据的大小与预定阈值进行比较；当目标数据的大小等于或大于预定阈值时，基于存储器装置的物理信息来确定跳跃值；以及基于开始条目、结束条目和跳跃值来通过交织编程方法对目标数据进行编程。
根据本发明的实施方式，一种存储器系统可包括：存储器装置，其包括多个晶片；以及控制器，该控制器被设置为控制存储器装置，其中，该控制器包括：多个条目，其被设置为暂时存储要编程到存储器装置的多个晶片中的目标数据；监测器，其被设置为确定目标数据的大小；缓冲区管理器，其被设置为存储存储有目标数据的开始条目和结束条目；以及处理器，其被设置为控制存储器装置基于开始条目、结束条目来通过交织编程方法或顺序方法对目标数据执行编程操作。
附图说明
本文中的描述参照附图，其中，贯穿多个视图，相似的标号表示相似的部件，并且其中：
图1是示出包括根据本公开的实施方式的存储器系统的数据处理系统的框图；
图2是示出根据实施方式的图1所示的存储器系统的存储器装置的配置的示意图；
图3是示出根据实施方式的图2所示的存储器装置中的存储块的存储器单元阵列的配置的电路图；
图4是示出根据实施方式的图2所示的存储器装置的三维(3D)结构的示意图；
图5是示出根据本公开的实施方式的存储器系统的框图；
图6A和图6B是示出在根据本公开的实施方式的存储器系统中将目标数据编程到SLC存储块中的方法的图；
图7A和图7B是示出在根据本公开的实施方式的存储器系统中将目标数据编程到TLC存储块中的方法的图；
图8是用于描述根据本公开的实施方式的存储器系统的操作的流程图；
图9至图17是示意性地示出根据本发明的各种实施方式的数据处理系统的应用示例的图。
具体实施方式
下面参照附图更详细地描述本公开的各种示例。本公开可在不同的其它实施方式、形式及其变型中具体实现，不应被解释为限于本文所阐述的实施方式。相反，提供所描述的实施方式以使得本公开将彻底和完整，并且将本公开完全传达给本发明所属领域的技术人员。贯穿本公开，相同的标号贯穿本公开的各个附图和示例表示相同的部分。需要注意的是，对“实施方式”、“另一实施方式”等的引用未必仅意指一个实施方式，对任何这样的短语的不同引用未必是指相同的实施方式。
将理解，尽管本文可使用术语“第一”、“第二”、“第三”等来标识各种元件，但是这些元件不受这些术语限制。这些术语用于将一个元件与具有相同或相似名称的另一元件相区分。例如，在不脱离本公开的精神和范围的情况下，一个实例中的第一元件在另一实例中也可被称为第二元件或第三元件，反之亦然。
附图未必按比例，在一些情况下，比例可能被夸大以便清楚地示出实施方式的特征。当元件被称为连接或联接到另一元件时，应该理解，前者可直接连接或联接到后者，或者经由它们之间的中间元件电连接或联接到后者。
将进一步理解，当元件被称为“连接到”或“联接到”另一元件时，其可直接在另一元件上，连接到或联接到另一元件，或者可存在一个或更多个中间元件。另外，还将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。除非上下文另外指示，否则两个元件(无论直接还是间接连接/联接)之间的通信可以是有线的或无线的。
本文所使用的术语仅是为了描述特定实施方式，而非旨在限制本发明。
如本文所使用的，除非上下文另外清楚地指示，否则单数形式旨在包括复数形式，反之亦然。除非另外指定或者从上下文清楚地指向单数形式，否则本申请和所附权利要求中所使用的冠词通常应该被解释为意指“一个或更多个”。
将进一步理解，当在本说明书中使用时，术语“包括”和“包含”指定存在所述元件并且不排除一个或更多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或更多个相关所列项的任何和所有组合。
本公开的各种实施方式仅是为了理解本发明，而非限制它。对于本领域技术人员而言，落在本公开的精神和范围内的所公开的实施方式的各种修改将显而易见。
除非另外定义，否则本文所使用的所有术语(包括技术术语和科学术语)鉴于本公开具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解，诸如常用词典中定义的那些术语应该被解释为具有与其在本公开和相关领域的上下文中的含义一致的含义，不应在理想化或过于正式的意义上解释，除非在本文中明确如此定义。
在以下描述中，阐述了众多具体细节以便提供本发明的彻底理解。本发明可在没有这些具体细节中的一些或全部的情况下实践。在其它情况下，熟知工艺结构和/或工艺没有详细描述，以免不必要地模糊本发明。
还需要注意的是，在一些情况下，对于相关领域的技术人员而言将显而易见，除非另外具体地指示，否则结合一个实施方式描述的特征或元件可单独使用或者与另一实施方式的其它特征或元件组合使用。
图1是示出根据本发明的实施方式的数据处理系统100的框图。
参照图1，数据处理系统100可包括在操作上联接到存储器系统110的主机102。
例如，主机102可包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或者诸如台式计算机、游戏播放器、电视(TV)、投影仪等的电子装置。
存储器系统110可响应于来自主机102的请求来操作或执行特定功能或操作，并且具体地，可存储要由主机102访问的数据。存储器系统110可用作主机102的主存储器系统或辅助存储器系统。存储器系统110可根据主机接口的协议利用可电联接到主机102的各种类型的存储装置中的任一种来实现。合适的存储装置的非限制示例包括固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)存储装置、通用闪存(UFS)装置、紧凑闪存(CF)卡、智能媒体(SM)卡、记忆棒等。
例如，用于存储器系统110的存储装置可利用诸如动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置和/或诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻RAM(RRAM或ReRAM)和闪存的非易失性存储器装置来实现。
存储器系统110可包括控制器130和存储器装置150。存储器装置150可存储要由主机102访问的数据，并且控制器130可控制存储器装置150中的数据存储。
控制器130和存储器装置150可被集成到单个半导体装置中，该单个半导体装置可被包括在如上面举例说明的各种类型的存储器系统中。
存储器系统110可被配置为例如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏播放器、导航系统、黑匣子、数字相机、数字多媒体广播(DMB)播放器、3维(3D)电视、智能电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、配置数据中心的存储装置、能够在无线环境下发送和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息网络的各种电子装置之一、射频识别(RFID)装置或者配置计算系统的各种组件之一的一部分。
存储器装置150可以是非易失性存储器装置并且即使在未供电时也可保持存储在其中的数据。存储器装置150可通过写操作来存储从主机102提供的数据，并且通过读操作将存储在其中的数据提供给主机102。存储器装置150可包括多个存储块(例如，图1所示的存储块152至156)，各个存储块可包括多个页。多个页中的每一个可包括多条字线(WL)电联接至的多个存储器单元。
控制器130可控制存储器装置150的总体操作(例如，读操作、写操作、编程操作和擦除操作)。例如，控制器130可响应于来自主机102的请求来控制存储器装置150。控制器130可向主机102提供从存储器装置150读取的数据，和/或可将主机102所提供的数据存储到存储器装置150中。
控制器130可包括主机接口(I/F)132、处理器134、纠错码(ECC)组件138、电源管理单元(PMU)140、存储器接口(I/F)142和存储器144，其全部经由内部总线在操作上联接。
主机接口132可处理从主机102提供的命令和数据，并且可通过诸如通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-e或PCIe)、小型计算机系统接口(SCSI)、串行附接SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)和集成驱动电子设备(IDE)的各种接口协议中的至少一种来与主机102通信。
ECC组件138可在读操作期间检测并纠正从存储器装置150读取的数据中的错误。当错误比特的数量大于或等于可纠正错误比特的阈值数量时，ECC组件138可不纠正错误比特，而是可输出指示纠正错误比特失败的纠错失败信号。
ECC组件138可基于诸如低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(Bose-Chaudhuri-Hocquenghem(BCH))码、turbo码、里德-所罗门(Reed-Solomon(RS))码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、块编码调制(BCM)等的编码调制来执行纠错操作。ECC组件138可包括用于基于上述码中的至少一个来执行纠错操作的电路、模块、系统或装置中的全部或一些。
PMU 140可为控制器130提供并管理电力。
存储器接口142可用作用于处理控制器130与存储器装置150之间传送的命令和数据的接口，以允许控制器130响应于从主机102传送的请求来控制存储器装置150。当存储器装置150是闪存时，具体地，当存储器装置150是NAND闪存时，存储器接口142可生成用于存储器装置150的控制信号并且可在处理器134的控制下处理输入到存储器装置150中或者从存储器装置150输出的数据。
存储器144可用作存储器系统110和控制器130的工作存储器，并且可存储用于操作或驱动存储器系统110和控制器130的临时或事务数据。控制器130可响应于来自主机102的请求来控制存储器装置150。控制器130可将从存储器装置150读取的数据传送到主机102中，可将通过主机102输入的数据存储在存储器装置150内。存储器144可用作缓冲器以存储控制器130和存储器装置150为了执行这些操作所需的数据。
存储器144可利用易失性存储器来实现。例如，存储器144可利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实现。尽管图1举例说明了设置在控制器130内的存储器144，但是本公开不限于此。即，存储器144可位于控制器130内部或外部。例如，存储器144可由具有传送存储器144和控制器130之间传送的数据和/或信号的存储器接口的外部易失性存储器具体实现。
处理器134可利用微处理器或中央处理单元(CPU)来实现。存储器系统110可包括一个或更多个处理器134。
图2是示出诸如图1所示的存储器装置150的存储器装置的示意图。
参照图2，存储器装置150可包括多个存储块BLOCK0至BLOCKN-1，并且存储块BLOCK0至BLOCKN-1中的每一个可包括多个页，例如2M个页，其数量可根据电路设计而变化。根据各个存储器单元中可存储或表示的比特数，存储器装置150可包括作为单级单元(SLC)存储块和多级单元(MLC)存储块的多个存储块。SLC存储块可包括利用各自能够存储1比特数据的存储器单元实现的多个页。MLC存储块可包括利用各自能够存储多比特数据(例如，两比特或更多比特数据)的存储器单元实现的多个页。包括利用各自能够存储3比特数据的存储器单元实现的多个页的MLC存储块可被定义为三级单元(TLC)存储块。包括利用各自能够存储4比特数据的存储器单元实现的多个页的MLC存储块可被定义为四级单元(QLC)存储块。
图3是示出诸如图2所示的存储器装置150的存储器装置中的存储块330的电路图。
参照图3，存储块330可对应于图1所示的存储器系统110的存储器装置150中所包括的多个存储块152至156当中的任一个。
参照图3，存储器装置150的存储块330可包括分别电联接到位线BL0至BLm-1的多个单元串340。各列的单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可串联电联接在选择晶体管DST和SST之间。各个存储器单元MC0至MCn-1可由各自可存储1比特信息的单级单元(SLC)或者由各自可存储多比特的数据信息的多级单元(MLC)配置。然而，本发明不仅限于SLC或MLC。串340可分别电联接到对应位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，“CSL”表示公共源极线。
尽管图3作为示例仅示出存储块330由NAND闪存单元构成，需要注意的是，根据实施方式的存储器装置150的存储块330不仅限于NAND闪存。根据实施方式，存储块330可由NOR闪存、至少两种类型的存储器单元组合的混合闪存、或者控制器被内置于存储器芯片中的一体NAND闪存实现。半导体装置的操作特性可不仅适用于电荷存储层由导电浮置栅极配置的闪存装置，而且适用于电荷存储层由介电层配置的电荷捕获闪存(CTF)。
存储器装置150的电源电路310可根据操作模式以及要供应给块体(bulk)(例如，形成有存储器单元的阱区域)的电压来提供字线电压(例如，编程电压、读电压和通过电压)以供应给各条字线。电源电路310可在控制电路(未示出)的控制下执行电压生成操作。电源电路310可生成多个可变读电压以生成多个读数据，在控制电路的控制下选择存储器单元阵列的存储块或区域(sector)之一，选择所选存储块的字线之一，并将字线电压提供给所选字线和未选字线。
存储器装置150的读和写(读/写)电路320可由控制电路控制，并且可根据操作模式用作感测放大器或写驱动器。在验证操作或正常读操作期间，读/写电路320可作为感测放大器操作以用于从存储器单元阵列读取数据。在编程操作期间，读/写电路320可作为写驱动器操作以用于根据要存储在存储器单元阵列中的数据来驱动位线。在编程操作期间，读/写电路320可从缓冲器(未示出)接收要存储到存储器单元阵列中的数据，并根据所接收的数据来驱动位线。读/写电路320可包括分别与列(或位线)或列对(或位线对)对应的多个页缓冲器322至326，并且页缓冲器322至326中的每一个可包括多个锁存器(未示出)。
图4是示出诸如图2所示的存储器装置150的存储器装置的3D结构的示意图。
尽管图4示出3D结构，但是存储器装置150可由二维(2D)或三维(3D)存储器装置具体实现。具体地，如图3所示，存储器装置150可在具有3D层叠结构的非易失性存储器装置中具体实现。当存储器装置150具有3D结构时，存储器装置150可包括各自具有3D结构(或垂直结构)的多个存储块BLK0至BLKN-1。
参照图2至图4，存储器装置150可包括多个通道，并且各个通道可联接有多个晶片。各个晶片可包括多个块，各个块可包括多个页。
处理器134可将从主机102提供的写数据(以下称为目标数据)编程到存储器装置150中。本文中，处理器134可通过多种方法将目标数据编程到各个晶片、块和页中。各个编程方法可具有不同的优点和缺点。具体地，当目标数据是顺序数据时，各个编程方法的不同优点和缺点可更突出。根据本发明的实施方式的存储器系统110可使用编程方法将目标数据有效地编程到存储器装置150中。
图5是示出根据本发明的实施方式的存储器系统110A的框图。存储器系统110A可包括控制器130A和存储器装置150。存储器装置150可具有与图1所示的存储器装置150相同的配置。图5所示的配置仅是示例并且仅示出一些元件，元件可由众多等同替代物中的任一个代替，说明书中仅公开了其中一些。
控制器130A可包括处理器134、存储器144和存储器接口142，并且控制器130A还可包括监测器510和缓冲区管理器550。尽管图5将监测器510和缓冲区管理器550示出为与处理器134分离的构成元件，但是根据本发明的另一实施方式，监测器510和缓冲区管理器550可被嵌入在处理器134中。换言之，处理器134可执行监测器510和缓冲区管理器550的操作。处理器134、存储器144和存储器接口142可具有与图1所示相同的配置。此外，尽管图5中未示出，控制器130A还可包括图1所示的其它元件。
控制器130A可从主机102接收写请求，然后通过图1所示的主机接口132从主机102接收与写请求对应的写数据(以下称为目标数据)。
存储器144可包括用于暂时存储数据的缓冲区530。缓冲区530可包括可暂时存储数据的多个条目。各个条目可等于包括在存储器装置150中的一个物理页的大小或一个逻辑页的大小。
目标数据可在处理器134的控制下被暂时存储在存储器144中的缓冲区530中。具体地，处理器134可将目标数据指派给包括在缓冲区530中的各个条目，并向缓冲区管理器550提供关于指派有目标数据的条目的信息。
监测器510可检查目标数据的大小。具体地，监测器510可基于从主机102提供的逻辑地址(LBA)来检测目标数据的大小。例如，当与一个LBA对应的数据的大小为“4KB”并且主机102请求存储器系统110A写入与12个LBA对应的数据时，监测器510可检测从主机102提供的目标数据的大小为“48KB”。
另外，监测器510可将目标数据的大小与预定阈值进行比较。例如，监测器510可将目标数据的大小与超块中的一个条带的存储容量的大小进行比较。条带表示同一超块中位于相同偏移处的一组物理页。监测器510可向缓冲区管理器550提供比较结果。
缓冲区管理器550可管理存储器144中的缓冲区530。缓冲区管理器550可基于处理器134所提供的关于缓冲区530的条目的信息来存储关于存储有目标数据的开始条目和结束条目的信息。开始条目表示缓冲区530中要存储目标数据的第一条目。结束条目表示缓冲区530中要存储目标数据的最后条目。
此外，当目标数据的大小等于或大于预定阈值时，缓冲区管理器550可设定跳跃值。跳跃值表示当目标数据被编程时用于交织操作的同一晶片中的页所对应的条目之间的编号差。例如，当假设开始条目为“1”，跳跃值为“4”，并且存储在缓冲区530的第一条目中的数据被提供给第一晶片时，存储在第五条目中的数据可被提供给第一晶片而非第二条目，因为跳跃值为“4”。存储在第五条目中的数据可被编程到存储在第一条目中的数据被编程到的页旁边的页中(即，交织编程方法)。
缓冲区管理器550可基于形成超块的晶片的数量以及一个晶片中与超块有关的块的数量来确定跳跃值。例如，当形成超块的晶片的数量为“4”并且一个晶片中与超块有关的块的数量为“1”时，缓冲区管理器550可确定跳跃值为“4”。
另一方面，当目标数据的大小小于预定阈值时，缓冲区管理器550可不确定跳跃值。因此，存储在缓冲区530中的目标数据可被依次提供给存储器装置150的晶片。例如，当存储在缓冲区530的第一条目中的数据被提供给第一晶片时，由于不存在跳跃值，所以存储在第二条目中的数据可随后被提供给第一晶片(即，顺序编程方法)。
处理器134可将存储在缓冲区530中的目标数据编程到存储器装置150中。然而，处理器134可基于存储在缓冲区530中的目标数据的大小通过不同的编程方法对存储器装置150进行编程。参照图6A至图7B，可具体地描述不同的编程方法。
图6A至图7B是示出根据本发明的实施方式的存储器系统110A的编程方法的图。
为了说明方便，在图6A至图7B中假设在四个晶片上执行编程操作，每个晶片中一个平面。还可假设一个页的大小为“16KB”，并且与从主机102提供的一个LBA对应的数据的大小为“4KB”。还可假设缓冲区530中的一个条目的大小为“4KB”。
下述超块可由各自被包括在各个晶片中的块形成。换言之，包括在第一至第四晶片中的每一个中的第一存储块可形成一个超块。超块可包括多个条带。另外，假设图5中所描述的预定阈值是一个条带的大小。然而，这仅是实施方式，本发明的范围和精神不限于此。
图6A和图6B是示出在根据本发明的实施方式的存储器系统110A中将目标数据编程到SLC存储块中的方法的图。图6A所示的编程方法可被称为第一编程方法，图6B所示的编程方法可被称为第二编程方法。
首先，参照图6A，主机102可请求存储器系统110A对与16个LBA对应的目标数据执行写操作。然后，可在处理器134的控制下将目标数据暂时存储在存储器144中的缓冲区530中。可在处理器134的控制下将目标数据分别指派给缓冲区530中的16个条目。
监测器510可基于主机102所提供的16个LBA检测目标数据的大小为“64KB”。然后，监测器510可将目标数据的大小与一个条带的大小进行比较。一个条带可包括四个页，并且由于图6A所示的实施方式示出SLC存储块，所以条带的大小可为“64KB”。然后，监测器510可向缓冲区管理器550提供比较结果(即，目标数据的大小大于或等于预定阈值的大小)。
缓冲区管理器550可存储关于存储有目标数据的开始条目和结束条目的信息。参照图6A，开始条目可为“1”并且结束条目可为“16”。另外，由于目标数据的大小等于一个条带的大小，所以缓冲区管理器550可确定跳跃值。缓冲区管理器550可将跳跃值确定为“4”，因为“4”个晶片形成一个超块并且四个晶片中的每一个中与超块有关的块的数量为“1”。缓冲区管理器550可向处理器134提供开始条目、结束条目和跳跃值。
处理器134可基于从缓冲区管理器550提供的开始条目、结束条目和跳跃值来对目标数据进行编程。具体地，处理器134可通过交织操作将存储在缓冲区530中的目标数据编程到形成条带的各个页中。例如，处理器134可控制存储器装置150将存储在第一条目中的目标数据写到第一晶片中，将存储在第二条目中的目标数据写到第二晶片中，将存储在第三条目中的目标数据写到第三晶片中，并将存储在第四条目中的目标数据写到第四晶片中。由于跳跃值为“4”，所以处理器134可控制存储器装置150将存储在第五条目中的目标数据写到第一晶片中，将存储在第六条目中的目标数据写到第二晶片中，将存储在第七条目中的目标数据写到第三晶片中，并将存储在第八条目中的目标数据写到第四晶片中。基于相同的原理，处理器134可利用从存储在第一条目中的目标数据到存储在第十六条目中的目标数据的目标数据对存储器装置150进行编程。
另一方面，参照图6B，主机102可请求存储器系统110A对与八个LBA对应的目标数据执行写操作。然后，可在处理器134的控制下将目标数据暂时存储在存储器144中的缓冲区530中。可在处理器134的控制下将目标数据分别指派给缓冲区530中的八个条目。
监测器510可基于主机102所提供的8个LBA来检测目标数据的大小为“32KB”。然后，监测器510可将目标数据的大小与一个条带的大小进行比较。条带的大小可为“64KB”。然后，监测器510可向缓冲区管理器550提供比较结果(即，目标数据的大小小于预定阈值的大小)。
缓冲区管理器550可存储关于存储有目标数据的开始条目和结束条目的信息。参照图6B，开始条目可为“1”并且结束条目可为“8”。另外，由于目标数据的大小小于一个条带的大小，所以缓冲区管理器550可不确定跳跃值。缓冲区管理器550可向处理器134提供开始条目和结束条目。
处理器134可基于从缓冲区管理器550提供的开始条目和结束条目来对目标数据进行编程。具体地，处理器134可将存储在缓冲区530中的目标数据依次编程到形成条带的页中。例如，处理器134可控制存储器装置150将存储在第一条目至第四条目中的目标数据依次编程到第一晶片中。然后，处理器134可控制存储器装置150将存储在第五条目至第八条目中的目标数据依次编程到第二晶片中。简言之，参照图6B所描述的编程方法可以是在不使用交织方法的情况下从第一晶片依次编程目标数据的方法。
图7A和图7B是示出在根据本发明的实施方式的存储器系统110A中将目标数据编程到TLC存储块中的方法的图。图7A中所描述的编程方法可被称为第一编程方法，图7B中所描述的编程方法可被称为第二编程方法。在图7A和图7B二者中，“L”表示第一逻辑页(LSB)，“C”表示第二逻辑页(CSB)，“M”表示第三逻辑页(MSB)。
首先，参照图7A，主机102可请求存储器系统110A对与48个LBA对应的目标数据执行写操作。然后，可在处理器134的控制下将目标数据暂时存储在存储器144中的缓冲区530中。可在处理器134的控制下将目标数据分别指派给缓冲区530中的48个条目。
监测器510可基于主机102所提供的48个LBA检测目标数据的大小为“192KB”。然后，监测器510可将目标数据的大小与一个条带的大小进行比较。一个条带可包括四个页，并且由于图7A所示的实施方式示出TLC存储块，所以条带的大小可为“192KB”。在TLC存储块的情况下，一个物理页中可包括三个逻辑页，这不同于SLC存储块。因此，尽管在图6A和图6B中条带的大小为“64KB”，但是图7A和图7B中的条带的大小可为“192KB”。然后，监测器510可向缓冲区管理器550提供比较结果(即，目标数据的大小大于或等于预定阈值的大小)。
缓冲区管理器550可存储关于存储有目标数据的开始条目和结束条目的信息。参照图7A，开始条目可为“1”并且结束条目可为“48”。另外，由于目标数据的大小等于一个条带的大小，所以缓冲区管理器550可确定跳跃值。缓冲区管理器550可将跳跃值确定为“4”，因为“4”个晶片形成一个超块并且四个晶片中的每一个中与超块有关的块的数量为“1”。缓冲区管理器550可向处理器134提供开始条目、结束条目和跳跃值。
处理器134可基于从缓冲区管理器550提供的开始条目、结束条目和跳跃值来对目标数据进行编程。具体地，处理器134可通过交织操作将存储在缓冲区530中的目标数据编程到形成条带的各个页中。例如，处理器134可控制存储器装置150将存储在第一条目中的目标数据写到第一晶片中，将存储在第二条目中的目标数据写到第二晶片中，将存储在第三条目中的目标数据写到第三晶片中，并且将存储在第四条目中的目标数据写到第四晶片中。由于跳跃值为“4”，所以处理器134可控制存储器装置150将存储在第五条目中的目标数据写到第一晶片中，将存储在第六条目中的目标数据写到第二晶片中，将存储在第七条目中的目标数据写到第三晶片中，并且将存储在第八条目中的目标数据写到第四晶片中。基于相同的原理，处理器134可利用从存储在第一条目中的目标数据到存储在第48条目中的目标数据的目标数据对存储器装置150进行编程。
另一方面，参照图7B，主机102可请求存储器系统110A对与14个LBA对应的目标数据执行写操作。然后，可在处理器134的控制下将目标数据暂时存储在存储器144中的缓冲区530中。可在处理器134的控制下将目标数据分别指派给缓冲区530中的14个条目。
监测器510可基于主机102所提供的14个LBA检测目标数据的大小为“56KB”。然后，监测器510可将目标数据的大小与一个条带的大小进行比较。条带的大小可为“64KB”。然后，监测器510可向缓冲区管理器550提供比较结果(即，目标数据的大小小于预定阈值的大小)。
缓冲区管理器550可存储关于存储有目标数据的开始条目和结束条目的信息。参照图7B，开始条目可为“1”并且结束条目可为“14”。另外，由于目标数据的大小小于一个条带的大小，所以缓冲区管理器550可不确定跳跃值。缓冲区管理器550可向处理器134提供开始条目和结束条目。
处理器134可基于从缓冲区管理器550提供的开始条目和结束条目对目标数据进行编程。具体地，处理器134可将存储在缓冲区530中的目标数据依次编程到形成条带的页中。例如，处理器134可控制存储器装置150将存储在第一条目至第12条目中的目标数据编程到第一晶片中。
参照图7B，处理器134可按照第一逻辑页(LSB)、第二逻辑页(CSB)和第三逻辑页(MSB)的次序将目标数据编程在包括在第一晶片中的第一存储块中的第一页中。然而，这仅是一个实施方式，本发明的范围和精神不限于此。然后，处理器134可控制存储器装置150将存储在第13条目和第14条目中的目标数据编程到第二晶片中。本文中，处理器134可基于逻辑页来执行编程操作。由于存储在第13条目和第14条目中的目标数据的大小为“8KB”，所以处理器134可控制存储器装置150对“8KB”的虚拟数据一起进行编程。简言之，参照图7B描述的编程方法可以是在不使用交织方法的情况下从第一晶片依次编程目标数据的方法。
图8是用于描述根据本发明的实施方式的存储器系统110A的操作的流程图。为了说明方便，图6A和图7A中所描述的编程方法可被称为第一编程方法，图6B和图7B中所描述的编程方法可被称为第二编程方法。
在步骤S801，处理器134可将从主机102提供的目标数据暂时存储在存储器144的缓冲区530中。
在步骤S803，缓冲区管理器550可存储关于指派有目标数据的缓冲区530的开始条目和结束条目的信息。
在步骤S807，监测器510可将目标数据的大小与预定阈值进行比较。在实施方式中，预定阈值可等于一个条带的大小。可基于从主机102提供的逻辑地址(LBA)来检查(或确定)目标数据的大小。
当目标数据的大小小于预定阈值(步骤S807中为“否”)时，在步骤S809，处理器134可通过第二编程方法将存储在缓冲区530中的目标数据编程到存储器装置150中。
另一方面，当目标数据的大小等于或大于预定阈值(步骤S807中为“是”)时，在步骤S811，缓冲区管理器550可基于存储器装置150的物理信息来确定跳跃值。存储器装置150的物理信息表示关于超块的信息。例如，存储器装置150的物理信息表示形成超块的晶片的数量以及晶片中与超块有关的存储块的数量。
在步骤S813，处理器134可通过第一编程方法基于跳跃值将存储在缓冲区530中的目标数据编程到存储器装置150中。
如上所述，可使用根据本发明的实施方式的基于存储器系统110A的数据的大小具有第一编程方法和第二编程方法二者的优点的编程方法。
以下，将参照图9至图17详细描述可利用包括存储器装置150和控制器130A在内的存储器系统110A实现的数据处理系统和电子装置。
图9至图17是示意性地示出根据各种实施方式的图1至图8的数据处理系统的应用示例的图。
图9是示意性地示出包括根据实施方式的存储器系统的数据处理系统的示例的图。图9示意性地示出包括根据实施方式的存储器系统的存储卡系统6100。
参照图9，存储卡系统6100可包括存储控制器6120、存储器装置6130和连接器6110。
更具体地，存储控制器6120可连接到存储器装置6130，并且可被配置为访问存储器装置6130。存储器装置6130可由非易失性存储器(NVM)具体实现。作为示例而非限制，存储控制器6120可被配置为控制对存储器装置6130的读操作、写操作、擦除操作和后台操作。存储控制器6120可被配置为在存储器装置6130与主机(未示出)和/或用于控制存储器装置6130的驱动固件之间提供接口。即，存储控制器6120可对应于参照图5描述的存储器系统110A中的控制器130A，而存储器装置6130可对应于参照图5描述的存储器装置150。
因此，如图1所示，存储控制器6120可包括随机存取存储器(RAM)、处理器、主机接口、存储器接口和纠错码组件。存储控制器6120还可包括图1或图5中所描述的元件。
存储控制器6120可通过连接器6110与外部装置(例如，图1的主机102)通信。例如，如参照图1所描述的，存储控制器6120可被配置为通过诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强小型磁盘接口(EDSI)、集成驱动电子设备(IDE)、Firewire、通用闪存(UFS)、无线保真(Wi-Fi或WiFi)和蓝牙的各种通信协议中的一种或更多种来与外部装置通信。因此，根据实施方式的存储器系统和数据处理系统可被应用于有线和/或无线电子装置(或具体地，移动电子装置)。
存储器装置6130可由非易失性存储器实现。例如，存储器装置6130可由诸如可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和自旋转移扭矩磁RAM(STT-RAM)的各种非易失性存储器装置实现。如图1的存储器装置150中一样，存储器装置6130可包括多个晶片。
存储控制器6120和存储器装置6130可被集成到单个半导体装置中。例如，存储控制器6120和存储器装置6130可通过集成到单个半导体装置中来构造固态驱动器(SSD)。另外，存储控制器6120和存储器装置6130可构造诸如PC卡(例如，个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、MMCmicro和eMMC)、安全数字(SD)卡(例如，SD、miniSD、microSD和SDHC)和通用闪存(UFS)的存储卡。
图10是示意性地示出包括根据实施方式的存储器系统的数据处理系统6200的另一示例的图。
参照图10，数据处理系统6200可包括具有一个或更多个非易失性存储器(NVM)的存储器装置6230以及用于控制存储器装置6230的存储控制器6220。数据处理系统6200可用作诸如存储卡(CF、SD、micro-SD等)或USB装置的存储介质，如参照图1所述。存储器装置6230可对应于图5中所描述的存储器系统110A中的存储器装置150，并且存储控制器6220可对应于图5中所描述的存储器系统110A中的控制器130A。
存储控制器6220可响应于主机6210的请求来控制对存储器装置6230的读操作、写操作或擦除操作，并且存储控制器6220可包括一个或更多个中央处理单元(CPU)6221、诸如随机存取存储器(RAM)6222的缓冲存储器、纠错码(ECC)电路6223、主机接口6224以及诸如NVM接口6225的存储器接口。
CPU 6221可控制对存储器装置6230的操作(例如，读操作、写操作、文件系统管理操作和坏页管理操作)。RAM 6222可根据CPU 6221的控制来操作，并被用作工作存储器、缓冲存储器或高速缓存存储器。当RAM 6222用作工作存储器时，由CPU 6221处理的数据可被暂时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM 6222可用于缓冲从主机6210发送到存储器装置6230或从存储器装置6230发送到主机6210的数据。当RAM 6222用作高速缓存存储器时，RAM 6222可帮助存储器装置6230高速操作。
ECC电路6223可对应于图1中所示的控制器130的ECC组件138。如参照图1所描述的，ECC电路6223可生成用于纠正从存储器装置6230提供的数据的失败比特或错误比特的纠错码(ECC)。ECC电路6223可对提供给存储器装置6230的数据执行纠错编码，从而形成具有奇偶校验比特的数据。奇偶校验比特可被存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行纠错解码。在这种情况下，ECC电路6223可使用奇偶校验比特来纠错。例如，如参照图1所描述的，ECC电路6223可使用低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(Bose-Chaudhuri-Hocquenghem(BCH))码、turbo码、里德-所罗门(Reed-Solomon(RS))码、卷积码、递归系统码(RSC)或者诸如网格编码调制(TCM)或块编码调制(BCM)的编码调制来纠错。
存储控制器6220可通过主机接口6224向主机6210发送和/或从主机6210接收数据或信号，并且可通过NVM接口6225向存储器装置6230发送和/或从存储器装置6230接收数据或信号。主机接口6224可通过并行高级技术附件(PATA)总线、串行高级技术附件(SATA)总线、小型计算机系统接口(SCSI)、通用串行总线(USB)、高速外围组件互连(PCIe)或NAND接口来连接到主机6210。存储控制器6220可具有利用诸如无线保真(WiFi)或长期演进(LTE)的移动通信协议的无线通信功能。存储控制器6220可连接到外部装置(例如，主机6210或另一外部装置)，然后向外部装置发送和/或从外部装置接收数据。由于存储控制器6220被配置为通过各种通信协议中的一种或更多种与外部装置通信，根据实施方式的存储器系统和数据处理系统可被应用于有线和/或无线电子装置(或者具体地，移动电子装置)。
图11是示意性地示出包括根据实施方式的存储器系统的数据处理系统的另一示例的图。图11示意性地示出应用根据实施方式的存储器系统的固态驱动器(SSD)。
参照图11，SSD 6300可包括控制器6320以及包括多个非易失性存储器(NVM)的存储器装置6340。控制器6320可对应于图5的存储器系统110A中的控制器130A，并且存储器装置6340可对应于图5的存储器系统110A中的存储器装置150。
更具体地，控制器6320可通过多个通道CH1至CHi连接到存储器装置6340。控制器6320可包括一个或更多个处理器6321、纠错码(ECC)电路6322、主机接口6324、缓冲存储器6325和存储器接口(例如，非易失性存储器接口6326)。
缓冲存储器6325可暂时存储从主机6310提供的数据或从包括在存储器装置6340中的多个闪存NVM提供的数据，或者暂时存储多个闪存NVM的元数据(例如，包括映射表的映射数据)。缓冲存储器6325可由诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM、低功率DDR(LPDDR)SDRAM和图形RAM(GRAM)的易失性存储器或者诸如铁电RAM(FRAM)、电阻RAM(RRAM或ReRAM)、自旋转移扭矩磁RAM(STT-MRAM)和相变RAM(PRAM)的非易失性存储器具体实现。为了描述，图11示出缓冲存储器6325存在于控制器6320中，但是缓冲存储器6325可位于或布置在控制器6320外部。
ECC电路6322可在编程操作期间计算要编程到存储器装置6340的数据的纠错码(ECC)值，在读操作期间基于ECC值对从存储器装置6340读取的数据执行纠错操作，并且在失败数据恢复操作期间对从存储器装置6340恢复的数据执行纠错操作。
主机接口6324可提供与外部装置(例如，主机6310)的接口功能，并且非易失性存储器接口6326可提供与通过多个通道连接的存储器装置6340的接口功能。
此外，可提供应用图5的存储器系统110A的多个SSD 6300以具体实现数据处理系统，例如独立磁盘冗余阵列(RAID)系统。RAID系统可包括多个SSD 6300以及用于控制多个SSD 6300的RAID控制器。当RAID控制器响应于从主机6310提供的写命令执行编程操作时，RAID控制器可根据多个RAID级别(即，SSD 6300中的从主机6310提供的写命令的RAID级别信息)来选择一个或更多个存储器系统或SSD 6300，并且可向所选SSD 6300输出与写命令对应的数据。此外，当RAID控制器响应于从主机6310提供的读命令执行读命令时，RAID控制器可根据多个RAID级别(即，SSD 6300中的从主机6310提供的读命令的RAID级别信息)来选择一个或更多个存储器系统或SSD 6300，并将从所选SSD 6300读取的数据提供给主机6310。
图12是示意性地示出包括根据实施方式的存储器系统的数据处理系统的另一示例的图。图12示意性地示出应用了根据实施方式的存储器系统的嵌入式多媒体卡(eMMC)6400。
参照图12，eMMC 6400可包括控制器6430以及由一个或更多个NAND闪存具体实现的存储器装置6440。控制器6430可对应于图5的存储器系统110A中的控制器130A，并且存储器装置6440可对应于图5的存储器系统110A中的存储器装置150。
更具体地，控制器6430可通过多个通道连接到存储器装置6440。控制器6430可包括一个或更多个核6432、主机接口(I/F)6431和存储器接口(例如，NAND接口(I/F)6433)。
核6432可控制eMMC 6400的操作，主机接口6431可提供控制器6430与主机6410之间的接口功能。NAND接口6433可提供存储器装置6440与控制器6430之间的接口功能。例如，主机接口6431可用作并行接口，例如如参照图1所述的MMC接口。此外，主机接口6431可用作串行接口，例如超高速(UHS)-I和UHS-II接口。
图13至图16是示意性地示出包括根据实施方式的存储器系统的数据处理系统的其它示例的图。图13至图16示意性地示出应用了根据实施方式的存储器系统的通用闪存(UFS)系统。
参照图13至图16，UFS系统6500、6600、6700和6800可分别包括主机6510、6610、6710、6810、UFS装置6520、6620、6720、6820和UFS卡6530、6630、6730、6830。主机6510、6610、6710、6810可用作有线和/或无线电子装置(或具体地，移动电子装置)的应用处理器，UFS装置6520、6620、6720、6820可用作嵌入式UFS装置。UFS卡6530、6630、6730、6830可用作外部嵌入式UFS装置或可移除UFS卡。
各个UFS系统6500、6600、6700和6800中的主机6510、6610、6710、6810、UFS装置6520、6620、6720、6820和UFS卡6530、6630、6730、6830可通过UFS协议与外部装置(例如，有线和/或无线电子装置，或者具体地，移动电子装置)通信。UFS装置6520、6620、6720、6820和UFS卡6530、6630、6730、6830可由图5所示的存储器系统110A具体实现。例如，在UFS系统6500、6600、6700、6800中，UFS装置6520、6620、6720、6820可按照参照图10至图12描述的数据处理系统6200、SSD 6300或eMMC 6400的形式来具体实现，并且UFS卡6530、6630、6730、6830可按照参照图9描述的存储卡系统6100的形式来具体实现。
此外，在UFS系统6500、6600、6700和6800中，主机6510、6610、6710、6810、UFS装置6520、6620、6720、6820和UFS卡6530、6630、6730、6830可通过UFS接口(例如MIPI(移动行业处理器接口)中的MIPI M-PHY和MIPI UniPro(统一协议))彼此通信。此外，UFS装置6520、6620、6720、6820和UFS卡6530、6630、6730、6830可通过UFS协议以外的各种协议(例如通用存储总线(USB)闪存驱动器(UFD)、多媒体卡(MMC)、安全数字(SD)、迷你SD和微型SD)彼此通信。
在图13所示的UFS系统6500中，主机6510、UFS装置6520和UFS卡6530中的每一个可包括UniPro。主机6510可执行切换操作以与UFS装置6520和UFS卡6530中的至少一个通信。主机6510可通过链路层切换(例如，UniPro处的L3切换)来与UFS装置6520或UFS卡6530通信。在这种情况下，UFS装置6520和UFS卡6530可通过主机6510的UniPro处的链路层切换来彼此通信。在示例中，为了描述方便，举例说明了一个UFS装置6520和一个UFS卡6530连接到主机6510的配置。然而，多个UFS装置和UFS卡可并联或以星形式连接到主机6510，并且多个UFS卡可并联或以星形式连接到UFS装置6520，或者串联或以链形式连接到UFS装置6520。本文中，星形式意指单个装置与多个其它装置或卡联接以便集中控制的布置方式。
在图14所示的UFS系统6600中，主机6610、UFS装置6620和UFS卡6630中的每一个可包括UniPro，并且主机6610可通过执行切换操作的切换模块6640(例如，通过执行UniPro处的链路层切换(例如，L3切换)的切换模块6640)来与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可通过切换模块6640在UniPro处的链路层切换来彼此通信。在示例中，为了描述方便，举例说明了一个UFS装置6620和一个UFS卡6630连接到切换模块6640的配置。然而，多个UFS装置和UFS卡可并联或以星形式连接到切换模块6640，并且多个UFS卡可串联或以链形式连接到UFS装置6620。
在图15所示的UFS系统6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可包括UniPro。主机6710可通过执行切换操作的切换模块6740(例如，执行UniPro处的链路层切换(例如，L3切换)的切换模块6740)来与UFS装置6720或UFS卡6730通信。在这种情况下，UFS装置6720和UFS卡6730可通过切换模块6740在UniPro处的链路层切换来彼此通信，并且切换模块6740可与UFS装置6720作为一个模块集成在UFS装置6720内部或外部。在示例中，为了描述方便，举例说明了一个UFS装置6720和一个UFS卡6730连接到切换模块6740的配置。然而，各自包括切换模块6740和UFS装置6720的多个模块可并联或以星形式连接到主机6710，或者串联或以链形式彼此连接。此外，多个UFS卡可并联或以星形式连接到UFS装置6720。
在图16所示的UFS系统6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可包括M-PHY和UniPro。UFS装置6820可执行切换操作以与主机6810和UFS卡6830通信。UFS装置6820可通过用于与主机6810通信的M-PHY和UniPro模块与用于与UFS卡6830通信的M-PHY和UniPro模块之间的切换操作(例如，通过目标标识符(ID)切换操作)来与主机6810或UFS卡6830通信。这里，主机6810和UFS卡6830可通过UFS装置6820的M-PHY和UniPro模块之间的目标ID切换来彼此通信。在实施方式中，为了描述方便，举例说明了一个UFS装置6820连接到主机6810并且一个UFS卡6830连接到UFS装置6820的配置。然而，多个UFS装置可并联或以星形式连接到主机6810，或者串联或以链形式连接到主机6810，并且多个UFS卡可并联或以星形式连接到UFS装置6820，或者串联或以链形式连接到UFS装置6820。
图17是示意性地示出包括根据实施方式的存储器系统的数据处理系统的另一示例的图。图17是示意性地示出应用了根据实施方式的存储器系统的用户系统6900的图。
参照图17，用户系统6900可包括用户接口6910、存储器模块6920、应用处理器6930、网络模块6940和存储模块6950。
更具体地，应用处理器6930可驱动包括在用户系统6900中的组件(例如，操作系统(OS))，并且包括控制包括在用户系统6900中的组件的控制器、接口和图形引擎。应用处理器6930可作为系统芯片(SoC)提供。
存储器模块6920可用作用户系统6900的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块6920可包括诸如动态RAM(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR2SDRAM或LPDDR3SDRAM的易失性随机存取存储器(RAM)或者诸如相变RAM(PRAM)、电阻RAM(ReRAM)、磁阻RAM(MRAM)或铁电RAM(FRAM)的非易失性RAM。例如，应用处理器6930和存储器模块6920可基于堆叠封装(PoP)来封装和安装。
网络模块6940可与外部装置通信。例如，网络模块6940可不仅支持有线通信，而且还可支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(Wimax)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)的各种无线通信协议，从而与有线/无线电子装置(或者具体地，移动电子装置)通信。因此，根据本发明的实施方式的存储器系统和数据处理系统可被应用于有线/无线电子装置。网络模块6940可被包括在应用处理器6930中。
存储模块6950可存储数据(例如，从应用处理器6930接收的数据)，然后可将所存储的数据发送到应用处理器6930。存储模块6950可由诸如相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(ReRAM)、NAND闪存、NOR闪存和3D NAND闪存的非易失性半导体存储器装置具体实现，并且作为诸如用户系统6900的存储卡或外部驱动器的可移除存储介质提供。存储模块6950可对应于参照图5描述的存储器系统110A。此外，如上面参照图11至图16描述的，存储模块6950可被具体实现为SSD、eMMC和UFS。
用户接口6910可包括用于将数据或命令输入到应用处理器6930或者将数据输出到外部装置的接口。例如，用户接口6910可包括诸如键盘、键区、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和电机的用户输出接口。
此外，当图5的存储器系统110A被应用于用户系统6900的移动电子装置时，应用处理器6930可控制移动电子装置的操作，并且网络模块6940可用作用于控制与外部装置的有线和/或无线通信的通信模块。用户接口6910可将处理器6930所处理的数据显示在移动电子装置的显示和触摸模块上，或者支持从触摸面板接收数据的功能。
尽管针对特定实施方式描述了本发明，但是对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中确定的本发明的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求2018年9月19日提交的韩国专利申请No.10-2018-0112171的优先权，其整体通过引用并入本文。

Claims (20)

1.一种存储器系统，该存储器系统包括：
存储器装置，该存储器装置包括多个晶片；以及
控制器，该控制器被设置为控制所述存储器装置，
其中，所述控制器包括：
缓冲区，该缓冲区包括被设置为暂时存储目标数据的多个条目；
监测器，该监测器被设置为将所述目标数据的大小与预定阈值进行比较；
缓冲区管理器，该缓冲区管理器被设置为当所述目标数据的大小等于或大于所述预定阈值时，基于所述存储器装置的物理信息来确定跳跃值，并存储存储有所述目标数据的开始条目和结束条目；以及
处理器，该处理器被设置为控制所述存储器装置基于所述开始条目、所述结束条目和所述跳跃值来通过交织编程方法对所述目标数据执行编程操作。
2.根据权利要求1所述的存储器系统，其中，当所述目标数据的大小小于所述预定阈值时，所述缓冲区管理器存储所述开始条目和所述结束条目，并且
所述处理器控制所述存储器装置基于所述开始条目和所述结束条目来通过顺序编程方法对所述目标数据执行编程操作。
3.根据权利要求2所述的存储器系统，其中，当通过所述顺序编程方法执行所述编程操作时，所述目标数据根据预定编程次序被编程到所述存储器装置的所述多个晶片中。
4.根据权利要求1所述的存储器系统，其中，所述存储器装置的所述物理信息包括形成超块的晶片的数量以及一个晶片中与超块有关的块的数量。
5.根据权利要求1所述的存储器系统，其中，所述预定阈值是包括在超块中的一个条带的大小，
其中，所述条带表示同一超块中位于相同偏移处的一组物理页。
6.根据权利要求1所述的存储器系统，其中，所述处理器将所述目标数据指派给所述缓冲区的所述多个条目。
7.根据权利要求1所述的存储器系统，其中，所述多个条目中的每一个具有与所述存储器装置中的一个物理页的大小或一个逻辑页的大小相同的大小。
8.根据权利要求1所述的存储器系统，其中，所述目标数据的大小基于与所述目标数据对应的逻辑地址来确定。
9.一种操作存储器系统的方法，该存储器系统具有控制器以及包括多个晶片的存储器装置，所述方法包括以下步骤：
将目标数据暂时存储在缓冲区中所包括的多个条目中；
存储所述多个条目当中的存储有所述目标数据的开始条目和结束条目；
将所述目标数据的大小与预定阈值进行比较；
当所述目标数据的大小等于或大于预定阈值时，基于所述存储器装置的物理信息来确定跳跃值；以及
基于所述开始条目、所述结束条目和所述跳跃值来通过交织编程方法对所述目标数据进行编程。
10.根据权利要求9所述的方法，该方法还包括以下步骤：
当所述目标数据的大小小于所述预定阈值时，基于所述开始条目和所述结束条目来通过顺序编程方法对所述目标数据进行编程。
11.根据权利要求10所述的方法，其中，在通过所述顺序编程方法对所述目标数据进行编程的步骤中，
所述目标数据根据预定编程次序被编程到多个晶片中。
12.根据权利要求9所述的方法，其中，所述存储器装置的所述物理信息包括形成超块的晶片的数量以及一个晶片中与超块有关的块的数量。
13.根据权利要求9所述的方法，其中，所述预定阈值是包括在超块中的一个条带的大小，
其中，所述条带表示同一超块中位于相同偏移处的一组物理页。
14.根据权利要求9所述的方法，其中，该方法还包括以下步骤：
将所述目标数据指派给所述缓冲区的所述多个条目。
15.根据权利要求14所述的方法，其中，各个所述条目具有与所述存储器装置中的一个物理页的大小或一个逻辑页的大小相同的大小。
16.根据权利要求9所述的方法，其中，所述目标数据的大小基于与所述目标数据对应的逻辑地址来确定。
17.一种存储器系统，该存储器系统包括：
存储器装置，该存储器装置包括多个晶片；以及
控制器，该控制器被设置为控制所述存储器装置，
其中，所述控制器包括：
多个条目，所述多个条目被设置为暂时存储要编程到所述存储器装置的所述多个晶片中的目标数据；
监测器，该监测器被设置为确定所述目标数据的大小；
缓冲区管理器，该缓冲区管理器被设置为存储存储有所述目标数据的开始条目和结束条目；以及
处理器，该处理器被设置为控制所述存储器装置基于所述开始条目、所述结束条目来通过交织编程方法或顺序编程方法对所述目标数据执行编程操作。
18.根据权利要求17所述的存储器系统，其中，当所述目标数据的大小等于或大于预定阈值时，
所述缓冲区管理器基于形成超块的晶片的数量以及一个晶片中与超块有关的块的数量来确定跳跃值，并且
所述处理器控制所述存储器装置通过所述交织编程方法对所述目标数据执行编程操作。
19.根据权利要求17所述的存储器系统，其中，当所述目标数据的大小小于预定阈值时，
所述缓冲区管理器存储所述开始条目和所述结束条目，并且
所述处理器控制所述存储器装置基于所述开始条目和所述结束条目来通过所述顺序编程方法对所述目标数据执行编程操作。
20.根据权利要求17所述的存储器系统，其中，所述多个条目中的每一个具有与所述存储器装置中的一个物理页的大小或一个逻辑页的大小相同的大小。
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