CN110765029A - 控制器及用于操作该控制器的方法 - Google Patents

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Abstract

本发明公开一种控制器，用于控制包括存储器管芯的存储器装置，该控制器包括：处理器，适于在将写入命令传输到存储器装置之后，检查存储器装置中的存储器管芯中的任意一个是否空闲，并且当存在空闲存储器管芯时，执行对空闲存储器管芯的垃圾收集读取操作；以及垃圾收集(GC)数据区域，适于存储牺牲块的有效数据，该有效数据通过垃圾收集读取操作读取，其中处理器基于存储在GC数据区域中的有效数据的量将有效数据传输到存储器装置，并且控制存储器装置执行将有效数据编程在目标块中的垃圾收集写入操作。

Description

控制器及用于操作该控制器的方法
相关申请的交叉引用
本申请要求于2018年7月27日提交的申请号为10-2018-0087855的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。
技术领域
本发明的各个实施例总体涉及一种控制器。特别地，实施例涉及一种用于控制包括存储器管芯的存储器装置的控制器及用于操作该控制器的方法。
背景技术
计算机环境范例已经转变成能够随时随地使用计算系统的普适计算。因此，诸如移动电话、数码相机和膝上型计算机的便携式电子装置的使用已经迅速增加。这些便携式电子装置通常使用具有一个或多个存储器装置的存储器系统来存储数据。存储器系统可用作便携式电子装置的主存储器装置或辅助存储器装置。
因为这种存储器系统不具有移动部件，因此这种存储器系统提供诸如以下的优点：优异的稳定性和耐用性、高信息访问速度和低功耗。具有这些优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
发明内容
本发明的实施例涉及一种可减少由垃圾收集操作引起的存储器系统的性能劣化程度的控制器及用于操作该控制器的方法。
根据本发明的实施例，提供一种控制器，用于控制包括存储器管芯的存储器装置，该控制器包括：处理器，适于在将写入命令传输到存储器装置之后，检查存储器装置中的存储器管芯中的任意一个是否空闲，并且当存在空闲存储器管芯时，执行对空闲存储器管芯的垃圾收集读取操作；以及垃圾收集(GC)数据区域，适于存储牺牲块的有效数据，该有效数据通过垃圾收集读取操作读取，其中处理器基于存储在GC数据区域中的有效数据的量将有效数据传输到存储器装置，并且控制存储器装置执行将有效数据编程在目标块中的垃圾收集写入操作。
根据本发明的另一实施例，提供一种用于操作控制器的方法，该控制器控制包括存储器管芯的存储器装置，该方法包括：将写入命令传输到存储器装置；在将写入命令传输到存储器装置之后，检查存储器管芯中的任意一个是否空闲；当存在空闲存储器管芯时，将牺牲块的有效数据存储在控制器中的垃圾收集(GC)数据区域中，该有效数据通过对空闲存储器管芯的垃圾收集读取操作读取；以及基于存储在GC数据区域中的有效数据的量将有效数据传输到存储器装置，并且控制存储器装置执行将有效数据编程在目标块中的垃圾收集写入操作。
根据本发明的另一实施例，一种存储器系统包括：存储器装置，包括存储器管芯；以及控制器，适于控制存储器装置，该控制器包括垃圾收集(GC)数据区域和GC地址区域，该GC数据区域适于存储牺牲块的有效数据，该GC地址区域适于存储与存储的牺牲块的有效数据对应的有效数据地址，其中与存储对应的有效数据的存储器管芯相关联地存储有效数据地址中的每一个；其中控制器进一步适于：当牺牲块所在的存储器管芯处于特定状态时，将牺牲块的有效数据存储在GC数据区域中，并且控制存储器装置执行垃圾收集写入操作，该垃圾收集写入操作包括基于与存储在GC数据区域中的有效数据有关的条件，将GC数据区域中的有效数据传输到目标块。
附图说明
图1是示出根据本发明的实施例的包括存储器系统的数据处理系统的框图。
图2是示出图1的存储器系统中采用的存储器装置的示例性配置的示意图。
图3是示出图1中所示的存储器装置中的存储块的存储器单元阵列的示例性配置的电路图。
图4是示出图2中所示的存储器装置的示例性三维结构的框图。
图5是示出根据本发明的实施例的存储器系统的结构的框图。
图6是描述根据本发明的实施例的存储器系统的操作的流程图。
图7A至图7D是示出根据本发明的实施例的存储器系统的操作的框图。
图8至图16是示意性地示出根据本发明的各个实施例的数据处理系统的应用示例的示图。
具体实施方式
下面参照附图更详细地描述本发明的各个实施例。然而，本发明的实施例可以不同的形式配置，并且因此不应该被解释为限于本文阐述的实施例。而是，提供这些实施例使得本公开彻底且完整，并且向本领域技术人员充分传达本发明的范围。在整个公开中，相同的附图标记贯穿本发明的各个附图和实施例均表示相同的部件。而且，在整个说明书中，对“实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。
将理解的是，虽然术语“第一”、“第二”、“第三”等可在本文使用以描述各种元件，但是这些元件不受这些术语限制。这些术语用于将一个元件与另一元件区分开。因此，在不脱离本发明的实施例的精神和范围的情况下，下面描述的第一元件也可被称为第二元件或第三元件。
将进一步理解的是，当元件被称为“连接到”或“联接到”另一元件时，该元件可直接在另一元件上、直接连接到或直接联接到另一元件，或者可存在一个或多个中间元件。另外，还将理解的是，当元件被称为在两个元件“之间”时，该元件可以是这两个元件之间仅有的元件，或者也可存在一个或多个中间元件。除非另有规定或上下文另有说明，否则无论是直接连接/联接还是间接连接/联接，两个元件之间的通信可以是有线的或无线的。
如本文使用的，除非上下文另有明确说明，否则单数形式也可包括复数形式，反之亦然。
将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，说明所陈述元件的存在，并不排除一个或多个其它元件的存在或添加。如本文使用的，术语“和/或”包括一个或多个相关所列项目的任意一个和全部组合。
在下文中，将参照附图详细描述本发明的各个实施例。
图1是示出根据本发明的实施例的数据处理系统100的框图。
参照图1，数据处理系统100可包括可操作地联接到存储器系统110的主机102。
主机102可包括诸如移动电话、MP3播放器和膝上型计算机的各种便携式电子装置中的任意一种，或诸如台式计算机、游戏机、电视(TV)和投影仪的各种非便携式电子装置中的任意一种。
主机102可包括至少一个操作系统(OS)，至少一个OS可管理并控制主机102的全部功能和操作，并且提供主机102和使用数据处理系统100或存储器系统110的用户之间的操作。OS可支持与用户的目的和使用对应的功能和操作。例如，根据主机102的移动性，OS可被划分为通用OS和移动OS。根据用户的环境，通用OS可被划分为个人OS和企业OS。例如，配置成支持向一般用户提供服务的功能的个人OS可包括Windows和Chrome，并且配置成确保并支持高性能的企业OS可包括Windows server、Linux和Unix。此外，配置成支持向用户提供移动服务的功能和系统的省电功能的移动OS可包括Android、iOS和Windows Mobile。主机102可包括多个OS，并且运行OS以对存储器系统110执行与用户的请求对应的操作。
存储器系统110可响应于主机102的请求操作以存储用于主机102的数据。存储器系统110的非限制性示例包括固态驱动器(SSD)、多媒体卡(MMC)、安全数字(SD)卡、通用串行总线(USB)装置、通用闪存(UFS)装置、紧凑型闪存(CF)卡、智能媒体卡(SMC)、个人计算机存储卡国际协会(PCMCIA)卡和记忆棒。MMC可包括嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)和微型MMC等。SD卡可包括迷你SD卡和微型SD卡。
存储器系统110可通过各种类型的存储装置中的任意一种来实施。这种存储装置的示例可包括但不限于诸如动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置以及诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻式RAM(MRAM)、电阻式RAM(RRAM或ReRAM)和闪速存储器的非易失性存储器装置。闪速存储器可具有三维(3D)堆叠结构。
存储器系统110可包括控制器130和存储器装置150。存储器装置150可存储用于主机102的数据，并且控制器130可控制将数据存储到存储器装置150中。
控制器130和存储器装置150可被集成到单个半导体装置中，该单个半导体装置可被包括在上面所例示的各种类型的存储器系统中的任意一种中。例如，控制器130和存储器装置150可被集成为一个半导体装置以构成固态驱动器(SSD)。当存储器系统110用作SSD时，可提高连接到存储器系统110的主机102的操作速度。可选地，控制器130和存储器装置150可被集成为一个半导体装置以构成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC)、安全数字(SD)卡或通用闪存(UFS)装置，其中MMC包括尺寸减小的MMC(RS-MMC)和微型MMC，SD卡包括迷你SD卡、微型SD卡和SDHC卡。
存储器系统110的非限制性应用示例包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、构成数据中心的存储装置、能够在无线环境下传送/接收信息的装置、构成家庭网络的各种电子装置中的一种、构成计算机网络的各种电子装置中的一种、构成远程信息处理网络的各种电子装置中的一种、射频识别(RFID)装置和/或构成计算系统的各种组件中的一种。
存储器装置150可以是即使不供应电力也保留其中存储的数据的非易失性存储器装置。存储器装置150可通过写入操作存储从主机102提供的数据，并且通过读取操作将存储在存储器装置150中的数据提供给主机102。存储器装置150可包括多个存储块152、154、156等，多个存储块152至156等中的每一个可包括多个页面，并且页面中的每一个可包括联接到字线的多个存储器单元。在实施例中，存储器装置150可以是闪速存储器。闪速存储器可具有三维(3D)堆叠结构。
因为下面参照图2至图4详细描述包括其3D堆叠结构的存储器装置150的结构，因此此处省略对这些元件和特征的进一步描述。
控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供给主机102，并将从主机102提供的数据存储到存储器装置150中。对于该操作，控制器130可控制存储器装置150的读取操作、写入操作、编程操作和擦除操作。
控制器130可包括全部经由内部总线可操作地联接的主机接口(I/F)132、处理器134、错误校正码(ECC)组件138、电源管理单元(PMU)140、诸如NAND闪速控制器(NFC)的存储器I/F 142以及存储器144。
主机接口132可被配置成处理主机102的命令和数据，并可通过诸如以下的各种接口协议中的一种或多种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连高速(PCI-e或PCIe)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
ECC组件138可检测并校正从存储器装置150读取的数据中包含的错误。换言之，ECC组件138可使用在ECC编码进程期间使用的ECC值对从存储器装置150读取的数据执行错误校正解码进程。根据错误校正解码进程的结果，ECC组件138可输出例如错误校正成功信号/错误校正失败信号的信号。当错误位的数量大于可校正错误位的阈值时，ECC组件138可不校正错误位，而是可输出错误校正失败信号。
ECC组件138可通过诸如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)和分组编码调制(BCM)的编码调制执行错误校正。然而，错误校正不限于这些技术，因此ECC组件138不限于任何特定结构。ECC组件138可包括用于适当的错误校正的任何和所有电路、模块、系统或装置。
PMU 140可提供并管理控制器130的电力。
存储器I/F 142可用作将控制器130和存储器装置150接口连接的存储器/存储接口，使得控制器130响应于来自主机102的请求控制存储器装置150。当存储器装置150是闪速存储器或具体地是NAND闪速存储器时，存储器I/F 142可在处理器134的控制下生成用于存储器装置150的控制信号并处理待被提供给存储器装置150的数据。存储器I/F 142可用作处理控制器130和存储器装置150之间的命令和数据的接口(例如，NAND闪存接口)。具体地，存储器I/F 142可支持控制器130和存储器装置150之间的数据传输。
存储器144可用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150执行读取操作、写入操作、编程操作和擦除操作。控制器130可将从存储器装置150读取的数据提供给主机102，并可将从主机102提供的数据存储到存储器装置150中。存储器144可存储控制器130和存储器装置150执行这些操作的数据。
存储器144可通过易失性存储器来实施。例如，存储器144可通过静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。存储器144可设置在控制器130内部或外部。图1示出存储器144设置在控制器130内部。在另一实施例中，存储器144可通过具有在存储器144和控制器130之间传输数据的存储器接口的外部易失性存储器来实施。
处理器134可控制存储器系统110的全部操作。处理器134可驱动固件以控制存储器系统110的全部操作。固件可被称为闪存转换层(FTL)。而且，处理器134可被实现为微处理器或中央处理单元(CPU)。
例如，控制器130可通过处理器134在存储器装置150中执行由主机102请求的操作。换言之，控制器130可执行与从主机102或其它来源接收的命令对应的命令操作。控制器130可执行作为与从主机102接收的命令对应的命令操作的前台操作。例如，控制器130可执行与写入命令对应的编程操作、与读取命令对应的读取操作、与擦除命令对应的擦除操作以及与设置参数命令或设置特征命令对应的参数设置操作。
而且，控制器130可通过处理器134对存储器装置150执行后台操作。对存储器装置150执行的后台操作可包括：将存储在存储器装置150的存储块152至156之中的一些存储块中的数据复制并处理到其它存储块中的操作，例如，垃圾收集(GC)操作；交换选择存储块152至156或存储在选择存储块152至156中的数据的操作，例如，损耗均衡(WL)操作；将存储在控制器130中的映射数据存储在存储块152至156中的操作，例如，映射清除(flush)操作；或者管理存储器装置150的坏块的操作，例如，检测并处理存储块152至156之中的坏块的坏块管理操作。
参照图2至图4详细描述根据本发明的实施例的存储器系统的存储器装置。
图2是示出存储器装置150的示意图，图3是示出存储器装置150中的存储块的存储器单元阵列的示例性配置的电路图，图4是示出存储器装置150的示例性3D结构的示意图。
参照图2，存储器装置150可包括多个存储块BLOCK0至BLOCKN-1，例如，BLOCK0(210)、BLOCK1(220)、BLOCK2(230)至BLOCKN-1(240)。存储块210、220、230至240中的每一个可包括多个页面，例如，2M个页面，页面的数量可根据电路设计而变化。例如，在一些应用中，存储块中的每一个可包括M个页面。页面中的每一个可包括联接到字线WL的多个存储器单元。
而且，存储器装置150可包括多个存储块，多个存储块可包括存储一位数据的单层单元(SLC)存储块和/或存储两位数据的多层单元(MLC)存储块。SLC存储块可包括通过一个存储器单元中存储一位数据的存储器单元实现的多个页面。SLC存储块可具有快的数据操作性能和高的耐用性。另一方面，MLC存储块可包括通过一个存储器单元中存储多位数据，例如两位或更多位数据的存储器单元实现的多个页面。MLC存储块可比SLC存储块具有更大的数据存储空间。换言之，MLC存储块可被高度集成。特别地，存储器装置150不仅可包括MLC存储块，MLC存储块中的每一个包括通过一个存储器单元中能够存储两位数据的存储器单元实现的多个页面，而且存储器装置150可包括更高级别的MLC存储块，诸如：三层单元(TLC)存储块，TLC存储块中的每一个包括通过一个存储器单元中能够存储三位数据的存储器单元实现的多个页面；四层单元(QLC)存储块，QLC存储块中的每一个包括通过一个存储器单元中能够存储四位数据的存储器单元实现的多个页面；和/或多层单元存储块，多层单元存储块中的每一个包括通过一个存储器单元中能够存储五位或更多位数据的存储器单元实现的多个页面，等等。
根据本发明的实施例，存储器装置150被描述为非易失性存储器，诸如闪速存储器，例如，NAND闪速存储器。然而，存储器装置150可被实现为相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM或ReRAM)、铁电随机存取存储器(FRAM)、自旋转移矩磁性随机存取存储器(STT-RAM或STT-MRAM)中的任意一种。
存储块210、220、230至240可通过编程操作存储从主机102传输的数据，并且通过读取操作将存储在存储块210、220、230至240中的数据传输到主机102。
参照图3，存储块330表示存储器系统110的存储器装置150中包括的多个存储块152至156中的任意一个。每个存储块330可包括联接到对应多个位线BL0至BLm-1的多个单元串340。每列的单元串340可包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可被串联联接在漏极选择晶体管DST和源极选择晶体管SST之间。在实施例中，存储器单元晶体管MC0至MCn-1中的每一个可通过能够存储多位数据信息的MLC来实施。单元串340中的每一个可被电联接到多个位线BL0至BLm-1之中的对应位线。例如，如图3所示，第一单元串被联接到第一位线BL0，最后的单元串被联接到最后的位线BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，“CSL”表示共源线。
虽然图3示出NAND闪速存储器单元，但是本公开不限于该方式。注意的是，存储器单元可以是NOR闪速存储器单元或者混合闪速存储器单元，该混合闪速存储器单元包括组合在其中的两种或更多种类型的存储器单元。而且，注意的是，存储器装置150可以是包括作为电荷存储层的导电浮栅的闪速存储器装置，或者包括作为电荷存储层的绝缘层的电荷撷取闪存(CTF)存储器装置。
存储器装置150可进一步包括电压供应装置310，电压供应装置310提供包括编程电压、读取电压和通过电压的字线电压以根据操作模式供应给字线。电压供应装置310的电压生成操作可由控制电路(未示出)控制。在控制电路的控制下，电压供应装置310可选择存储器单元阵列的存储块(或扇区)中的一个，选择所选择的存储块的字线中的一个，并且根据可能的需要将字线电压提供给所选择的字线和未选择的字线。
存储器装置150可包括由控制电路控制的读取和写入(读取/写入)电路320。在验证/正常读取操作期间，读取/写入电路320可操作为从存储器单元阵列读取数据的读出放大器。在编程操作期间，读取/写入电路320可操作为根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据，并根据接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326。页面缓冲器322至326中的每一个可包括多个锁存器(未示出)。
存储器装置150可通过二维(2D)或三维(3D)存储器装置来实施。特别地，如图4中所示，存储器装置150可通过具有3D堆叠结构的非易失性存储器装置来实施。当存储器装置150具有3D结构时，存储器装置150可包括多个存储块BLOCK0至BLOCKN-1。图4是示出图1中所示的存储器装置150的存储块152至156的框图。存储块152至156中的每一个可以3D结构(或垂直结构)来实现。例如，存储块152至156可以是具有在例如x轴方向、y轴方向和z轴方向的第一至第三方向上延伸的尺寸的三维结构。
存储器装置150中包括的每个存储块330可包括在第二方向上延伸的多个NAND串NS以及在第一方向和第三方向上延伸的多个NAND串NS(未示出)。NAND串NS中的每一个可联接到位线BL、至少一个源极选择线SSL、至少一个漏极选择线DSL、多个字线WL、至少一个虚设字线DWL(未示出)和共源线CSL，并且NAND串NS中的每一个可包括多个晶体管结构TS(未示出)。
简而言之，每个存储块330可联接到多个位线BL、多个源极选择线SSL、多个漏极选择线DSL、多个字线WL、多个虚设字线DWL以及多个共源线CSL，并且每个存储块330可包括多个NAND串NS。而且，在每个存储块330中，一个位线BL可联接到多个NAND串NS，在一个NAND串NS中实现多个晶体管。而且，每个NAND串NS的源极选择晶体管SST可联接到共源线CSL，并且每个NAND串NS的漏极选择晶体管DST可联接到对应位线BL。存储器单元MC可设置在每个NAND串NS的源极选择晶体管SST和漏极选择晶体管DST之间。换言之，多个存储器单元可被实现在存储器装置150的每个存储块330中。
图5是示出根据本发明的实施例的存储器系统的结构的框图。
非易失性存储器装置可不支持重写操作。因此，存储器装置150可通过使写入现有数据的页面无效并将待被更新的数据写入新页面中来更新写入页面中的数据。控制器130可执行作为后台操作的垃圾收集操作，以防止存储器系统的效率由于增加的无效页面而降低。
具体而言，垃圾收集操作可包括以下操作：读取存储在牺牲块中的有效数据，该牺牲块是包括无效页面的存储块；将有效数据存储在存储器144中；将有效数据写入目标块中；并且擦除牺牲块的数据以产生空闲块。在本说明书中，读取存储在牺牲块中的有效数据的操作被定义为垃圾收集读取操作，将读取的有效数据写入目标块中的操作被定义为垃圾收集写入操作。
由于作为后台操作的垃圾收集读取操作和垃圾收集写入操作，存储器系统110执行前台操作时的性能可能降低。
存储器装置150可包括存储器管芯，存储器管芯可处于不执行操作的空闲状态。当存储器装置150包括多个存储器管芯时，一些存储器管芯可处于空闲状态。例如，根据写入命令的属性或与写入命令对应的数据的量，存储器装置150可不以完全交错方式操作，在完全交错方式中，存储器装置150以交错的方式对所有存储器管芯执行写入操作。
根据本发明的实施例，当存储器管芯处于空闲状态时，通过执行垃圾收集读取操作而读取的牺牲块的有效数据可被存储在控制器130的存储器144中。当存储的有效数据的量等于或大于阈值时，有效数据可被写入目标块中。根据本发明的实施例，可通过对空闲存储器管芯执行后台操作以使存储器管芯处于空闲状态的时间最小化来提高存储器系统110的性能。
参照图5，根据本发明的实施例的存储器系统110可包括控制器130和存储器装置150。图5的控制器130和存储器装置150可对应于图1中描述的控制器130和存储器装置150。
根据本发明的实施例，控制器130可包括处理器134、存储器接口142、GC数据区域550和GC地址区域570。处理器134和存储器接口142可对应于图1中描述的处理器134和存储器接口142。控制器130的组成元件可通过总线彼此互连以彼此通信。
存储器装置150可包括至少一个存储器管芯。通过示例而非限制的方式，存储器装置150可包括四个存储器管芯Die 1至Die 4。存储器管芯Die 1至Die 4中的每一个可通过信道连接到存储器接口142，并通过信道与存储器接口142通信。
处理器134可通过对空闲存储器管芯中的牺牲块执行垃圾收集读取操作来将有效数据存储在GC数据区域550中。当存储在GC数据区域550中的数据的量等于或大于阈值时，处理器134可执行垃圾收集写入操作并控制存储器系统110的一般操作。
处理器134可在执行垃圾收集操作之前基于设置的或预定的标准来判定牺牲块。例如，存储器144可存储包括存储器装置150的存储块中的每一个的有效页面的数量的块管理表(未示出)。处理器134可当存储块的页面无效时更新块管理表。处理器134可基于块管理表选择具有设置的或预定的数量的有效页面或者更少的有效页面的存储块作为牺牲块。
GC地址区域570可存储有效数据地址，该有效数据地址是牺牲块中包括的页面之中存储有效数据的页面的物理地址。当存储器装置150包括多个存储器管芯时，GC地址区域570可存储每个存储器管芯的有效数据地址。
如图5中所示，存储器装置150可包括四个存储器管芯，并且GC地址区域570可存储四个存储器管芯中的每一个的有效数据地址。然而，存储器装置150不限于该特定配置。存储器装置150可包括任何合适数量的管芯。
根据本发明的实施例，GC地址区域570可存储GC地址表，该GC地址表存储有效数据地址。GC地址表可包括存储器管芯Die 1至Die 4作为字段。每个字段可存储其相关联的存储器管芯的有效数据地址或者指示符，该指示符指示是否对每个有效数据地址执行垃圾收集读取操作或垃圾收集写入操作。
根据本发明的实施例，GC地址表可以是先进先出(FIFO)表。具体而言，当每个存储器管芯的牺牲块被判定时，该牺牲块中的有效数据地址可以索引顺序存储在该存储器管芯的条目中。可以上述索引顺序执行垃圾收集读取操作。
GC数据区域550可存储有效数据，该有效数据在处理器134对有效数据地址的有效数据执行垃圾收集读取操作时被读取。图5示出GC数据区域550可针对每个管芯存储与五个有效数据地址对应的有效数据。然而，GC数据区域550可被配置成存储多于五个的有效数据地址。
根据本发明的实施例，GC数据区域550和GC地址区域570可包括在参照图1描述的存储器144中。
图6是描述根据本发明的实施例的存储器系统110的操作的流程图。
参照图6，在步骤S602中，处理器134可通过存储器接口142将写入命令传输到存储器装置150的每个存储器管芯。
当控制器130从主机102接收到写入命令时或者当控制器130生成写入命令时，可执行步骤S602的操作。
在步骤S604中，处理器134可确定存储在GC数据区域550中的数据的量是否等于或大于阈值。
如果存储在GC数据区域550中的数据的量小于阈值(步骤S604中为“否”)，则处理器134可在步骤S608中判定当前是否存在空闲存储器管芯。
如果存储在GC数据区域550中的数据的量等于或大于阈值(步骤S604中为“是”)，则处理器134可在步骤S606中将垃圾收集写入命令传输到存储器装置150。存储器装置150可响应于垃圾收集写入命令将存储在GC数据区域550中的数据写入目标块中。
处理器134可基于设置的或预定的标准预先判定目标块。例如，处理器134可选择空闲块之中具有低损耗程度的存储块作为目标块。处理器134可选择满足预定标准的任意存储块作为目标块，而不管存储块在哪个管芯中。
如稍后将描述的，当垃圾收集写入操作完成时，处理器134可将存储读取指示符的GC地址区域570的条目的指示符从“读取”改变为“写入”。处理器134可更新垃圾收集写入操作完成的有效数据的逻辑地址和物理地址之间的映射信息，然后移除“写入”指示符。
在步骤S602和S606中将所有写入命令传输到存储器装置150的每个存储器管芯之后，处理器134可在步骤S608中判定当前是否存在空闲存储器管芯。
如果当前存在空闲存储器管芯(步骤S608中为“是”)，则处理器134可在步骤S610中通过参考GC地址区域570来判定空闲存储器管芯中是否存在牺牲块的有效数据地址。
如果不存在空闲存储器管芯(步骤S608中为“否”)，则处理器134可终止根据写入命令的操作。已经接收到写入命令的处于忙碌状态的存储器管芯，即忙碌管芯，可执行与从处理器134接收的写入命令对应的写入操作。
如果步骤S610中的结果是存在空闲存储器管芯但是该空闲存储器管芯不存在有效数据地址(步骤S610中为“否”)，则处理器134可终止根据写入命令的操作。类似地，忙碌管芯可执行与写入命令对应的写入操作。
如果该空闲存储器管芯存在有效数据地址(步骤S610中为“是”)，则处理器134可控制存储器装置150在步骤S612中执行垃圾收集读取操作，并将读取的数据存储在GC数据区域550中。具体而言，处理器134可参考GC地址区域570并提供垃圾收集读取命令以读取与存储在GC地址区域570中的预定数量的地址对应的数据。空闲存储器管芯可响应于垃圾收集读取命令读取与有效数据地址对应的有效数据，并通过存储器接口142将与有效数据地址对应的有效数据提供给GC数据区域550。
忙碌管芯可执行与从处理器134接收的写入命令对应的操作，而空闲存储器管芯执行垃圾收集读取操作。
如下面将描述的，当垃圾收集读取操作的执行完成时，处理器134可从GC地址区域570移除对应的有效数据地址，并将“读取”指示符存储在曾经存储移除的有效数据地址的条目中。
甚至在存储在GC数据区域550中的数据的量达到阈值之前，垃圾收集操作就可被触发，例如，以产生空闲块。根据本发明的实施例，在这种情况下，可参考GC地址区域570执行垃圾收集读取操作，直到存储在GC数据区域550中的数据的量达到阈值，而不管是否存在空闲存储器管芯，并且当存储在GC数据区域550中的数据的量达到阈值时，可执行垃圾收集写入操作。
图7A至图7D是示出根据本发明的实施例的存储器系统110的操作的框图。
图7A示出对与第一管芯Die 1的索引0至索引3对应的数据执行垃圾收集读取操作并且将所读取的数据存储在GC数据区域550中的状态。
在与第一管芯Die 1的索引0至索引3对应的数据被读取的情况下，存储在每个对应索引的条目中的有效数据地址可从GC地址区域570移除，并且“读取”指示符可被存储在每个条目中。
图7A的GC数据区域550可存储与对应于第一管芯Die 1的索引0至索引3的有效数据地址对应的数据Data_Address10至Data_Address13。当前存储在GC数据区域550中的数据的量可小于阈值。
图7B示出在图7A的状态下通过执行步骤S602至S612的操作来另外执行垃圾收集读取操作的状态。由于在步骤S604中存储在GC数据区域550中的数据的量小于阈值，因此可不执行垃圾收集写入操作。步骤S608中的结果是作为当前管芯的第三管芯Die 3是空闲存储器管芯，并且步骤S610显示第三管芯Die 3存在有效数据地址，并且在步骤S612中执行垃圾收集读取操作。
参照图7B，在与第三管芯Die 3的索引0对应的数据被读取的情况下，存储在对应索引的条目中的有效数据地址可从GC地址区域570移除，并且“读取”指示符可被存储在该条目中。
继续参照图7B，GC数据区域550可存储与对应于第一管芯Die 1的索引0至索引3的有效数据地址对应的数据Data_Address10至Data_Address13和与对应于第三管芯Die 3的索引0的有效数据地址对应的数据Data_Address30。当前存储在GC数据区域550中的数据的量可达到阈值。
图7C示出存储在图7B的GC数据区域550中的数据的量达到阈值并且执行垃圾收集写入操作的状态。
参照图7C的GC数据区域550，存储在GC数据区域550中的数据可通过垃圾收集写入操作写入存储器装置150的目标块中，然后被移除。
参照图7C的GC地址区域570，在可通过垃圾收集写入操作将对应于“读取”指示符的数据写入之后，“读取”指示符可被改变为“写入”指示符。例如，当GC数据区域550中的所有有效数据完成垃圾收集写入操作时，处理器134可将GC地址区域570的所有“读取”指示符改变为“写入”指示符。
当在垃圾收集写入操作之后完成逻辑地址和物理地址之间的映射信息的更新时，可移除“写入”指示符。例如，当在垃圾收集写入操作之后获得的所有数据完成映射信息的更新时，处理器134可移除GC地址区域570中的所有“写入”指示符。参照图7D的GC地址区域570，处理器134可通过移除GC地址区域570的“写入”指示符来更新GC地址区域570。
根据本发明的实施例，当牺牲块所在的存储器管芯处于空闲状态时，通过垃圾收集读取操作读取的牺牲块的有效数据可存储在存储器144中，并且当存储的有效数据的量等于或大于阈值时，可将有效数据写入目标块中。根据本发明的实施例，可通过对空闲存储器管芯执行后台操作以使存储器管芯处于空闲状态的时间最小化来提高存储器系统110的性能。
参照图8至图16，根据本发明的实施例详细描述可应用包括图1至图7D中描述的存储器装置150和控制器130的存储器系统110的数据处理系统和电子装置。
图8至图16是示意性地示出根据各个实施例的图1至图7的数据处理系统的示例性应用的示图。
图8是示意性地示出根据实施例的包括存储器系统的数据处理系统的示图。图8示意性地示出应用存储器系统的存储卡系统6100。
参照图8，存储卡系统6100可包括存储器控制器6120、存储器装置6130和连接器6110。
更具体地，存储器控制器6120可被连接到通过非易失性存储器(NVM)实施的存储器装置6130，并被配置成访问存储器装置6130。例如，存储器控制器6120可被配置成控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可被配置成提供存储器装置6130和主机(未示出)之间的接口，并驱动固件以控制存储器装置6130。也就是说，存储器控制器6120可对应于参照图1描述的存储器系统110的控制器130，并且存储器装置6130可对应于参照图1描述的存储器系统110的存储器装置150。
因此，如图1中所示，存储器控制器6120可包括随机存取存储器(RAM)、处理器、主机接口、存储器接口和错误校正组件。
存储器控制器6120可通过连接器6110与例如图1的主机102的外部装置通信。例如，如参照图1所描述的，存储器控制器6120可被配置成通过诸如以下的各种通信协议中的一种或多种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI高速(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、无线保真(Wi-Fi或WiFi)以及蓝牙。因此，存储器系统和数据处理系统可应用于有线和/或无线电子装置，尤其是移动电子装置。
存储器装置6130可通过非易失性存储器来实施。例如，存储器装置6130可通过诸如以下的各种非易失性存储器装置中的任意一种来实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋转移矩磁性RAM(STT-RAM)。
存储器控制器6120和存储器装置6130可被集成到单个半导体装置中。例如，存储器控制器6120和存储器装置6130可被集成以形成固态驱动器(SSD)。此外，存储器控制器6120和存储器装置6130可形成诸如以下的存储卡：PC卡(例如，个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、安全数字(SD)卡(例如，迷你SD卡、微型SD卡和SDHC卡)和/或通用闪存(UFS)。
图9是示意性地示出根据实施例的包括存储器系统的数据处理系统6200的另一示例的示图。
参照图9，数据处理系统6200可包括具有一个或多个非易失性存储器(NVM)的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。如参照图1所描述的，数据处理系统6200可用作诸如存储卡(CF卡、SD卡等)或USB装置的存储介质。存储器装置6230可对应于图1所示的存储器系统110中的存储器装置150，并且存储器控制器6220可对应于图1所示的存储器系统110中的控制器130。
存储器控制器6220可响应于主机6210的请求控制对存储器装置6230的读取操作、写入操作或擦除操作，并且存储器控制器6220可包括一个或多个中央处理单元(CPU)6221、诸如随机存取存储器(RAM)6222的缓冲存储器、错误校正码(ECC)电路6223、主机接口6224以及诸如NVM接口6225的存储器接口。
CPU 6221可控制对存储器装置6230的全部操作，例如读取操作、写入操作、文件系统管理操作和坏页面管理操作。RAM 6222可根据CPU 6221的控制操作，并且用作工作存储器、缓冲存储器或高速缓存存储器。当RAM 6222用作工作存储器时，由CPU 6221处理的数据可被临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM 6222可用于缓冲从主机6210传送到存储器装置6230或从存储器装置6230传送到主机6210的数据。当RAM 6222用作高速缓存存储器时，RAM 6222可辅助存储器装置6230以高速操作。
ECC电路6223可对应于图1中所示的控制器130的ECC组件138。如参照图1所描述的，ECC电路6223可生成用于校正从存储器装置6230提供的数据的失效位或错误位的错误校正码(ECC)。ECC电路6223可对提供给存储器装置6230的数据执行错误校正编码，由此形成具有奇偶校验位的数据。奇偶校验位可存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。ECC电路6223可使用奇偶校验位来校正错误。例如，如参照图1所描述的，ECC电路6223可使用低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、turbo码、里德-所罗门码、卷积码、递归系统码(RSC)或诸如网格编码调制(TCM)或分组编码调制(BCM)的编码调制来校正错误。
存储器控制器6220可通过主机接口6224与主机6210交换数据，并通过NVM接口6225与存储器装置6230交换数据。主机接口6224可通过并行高级技术附件(PATA)总线、串行高级技术附件(SATA)总线、小型计算机系统接口(SCSI)、通用串行总线(USB)、外围组件互连高速(PCIe)或NAND接口而连接到主机6210。存储器控制器6220可利用诸如无线保真(WiFi)或长期演进(LTE)的移动通信协议而具有无线通信功能。存储器控制器6220可连接到例如主机6210或另一外部装置的外部装置，然后与外部装置交换数据。特别地，由于存储器控制器6220被配置成通过各种通信协议中的一种或多种与外部装置通信，因此存储器系统和数据处理系统可被应用于有线和/或无线电子装置，特别是移动电子装置。
图10是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图10示意性地示出可应用存储器系统的固态驱动器(SSD)6300。
参照图10，SSD 6300可包括控制器6320和包括多个非易失性存储器(NVM)的存储器装置6340。控制器6320可对应于图1的存储器系统110中的控制器130，并且存储器装置6340可对应于图1的存储器系统中的存储器装置150。
更具体地，控制器6320可通过多个信道CH1至CHi连接到存储器装置6340。控制器6320可包括一个或多个处理器6321、错误校正码(ECC)电路6322、主机接口6324、缓冲存储器6325和例如非易失性存储器接口6326的存储器接口。
缓冲存储器6325可临时存储从主机6310提供的数据或从存储器装置6340中包括的多个闪速存储器NVM提供的数据，或者临时存储多个闪速存储器NVM的元数据，例如，包括映射表的映射数据。缓冲存储器6325可通过诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM、低功率DDR(LPDDR)SDRAM和图形RAM(GRAM)的各种易失性存储器，或者诸如铁电RAM(FRAM)、电阻式RAM(RRAM或ReRAM)、自旋转移矩磁性RAM(STT-MRAM)和相变RAM(PRAM)的各种非易失性存储器中的任意一种来实施。图10示出缓冲存储器6325设置在控制器6320中。然而，缓冲存储器6325可在控制器6320的外部。
ECC电路6322可在编程操作期间计算待被编程到存储器装置6340的数据的错误校正码(ECC)值，在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作，并在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。
主机接口6324可提供与例如主机6310的外部装置的接口功能，并且非易失性存储器接口6326可提供与通过多个信道连接的存储器装置6340的接口功能。
此外，可提供应用图1的存储器系统110的多个SSD 6300来实施数据处理系统，例如，独立磁盘冗余阵列(RAID)系统。RAID系统可包括多个SSD 6300和用于控制多个SSD6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的写入命令的RAID级别信息，在SSD6300中选择一个或多个存储器系统或SSD 6300，并将与写入命令对应的数据输出到所选择的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令执行读取操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的读取命令的RAID级别信息，在SSD 6300中选择一个或多个存储器系统或SSD 6300，并将从所选择的SSD 6300读取的数据提供给主机6310。
图11是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图11示意性地示出可应用存储器系统的嵌入式多媒体卡(eMMC)6400。
参照图11，eMMC 6400可包括控制器6430和通过一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可对应于图1的存储器系统110中的控制器130，并且存储器装置6440可对应于图1的存储器系统110中的存储器装置150。
更具体地，控制器6430可通过多个信道连接到存储器装置6440。控制器6430可包括一个或多个内核6432、主机接口(I/F)6431和例如NAND接口(I/F)6433的存储器接口。
内核6432可控制eMMC 6400的全部操作，主机接口6431可提供控制器6430和主机6410之间的接口功能，并且NAND接口6433可提供存储器装置6440和控制器6430之间的接口功能。例如，主机接口6431可用作并行接口，例如，如参照图1所描述的MMC接口。此外，主机接口6431可用作串行接口，例如，超高速(UHS)-I和/或UHS-II接口。
图12至图15是示意性地示出根据一个或多个实施例的包括存储器系统的数据处理系统的其它示例的示图。图12至图15示意性地示出可应用存储器系统的通用闪存(UFS)系统。
参照图12至图15，UFS系统6500、6600、6700和6800可分别包括主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主机6510、6610、6710和6810可用作有线和/或无线电子装置或特别是移动电子装置的应用处理器，UFS装置6520、6620、6720和6820可用作嵌入式UFS装置。UFS卡6530、6630、6730和6830可用作外部嵌入式UFS装置或可移除UFS卡。
各个UFS系统6500、6600、6700和6800中的主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS协议与例如有线和/或无线电子装置，特别是移动电子装置的外部装置通信。UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过图1所示的存储器系统110来实施。例如，在UFS系统6500、6600、6700和6800中，UFS装置6520、6620、6720和6820可以参照图9至图11描述的数据处理系统6200、SSD 6300或eMMC 6400的形式来实施，并且UFS卡6530、6630、6730和6830可以参照图8描述的存储卡系统6100的形式来实施。
此外，在UFS系统6500、6600、6700和6800中，主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过例如MIPI(移动产业处理器接口)中的MIPI M-PHY和MIPI UniPro(统一协议)的UFS接口彼此通信。此外，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过除UFS协议以外的例如以下的各种协议中的任意一种彼此通信：通用串行总线(USB)闪存驱动器(UFD)、多媒体卡(MMC)、安全数字(SD)、迷你SD和微型SD。
在图12所示的UFS系统6500中，主机6510、UFS装置6520和UFS卡6530中的每一个可包括UniPro。主机6510可执行交换操作，以与UFS装置6520和UFS卡6530通信。特别地，主机6510可通过例如UniPro处的L3交换的链路层交换与UFS装置6520或UFS卡6530通信。UFS装置6520和UFS卡6530可通过主机6510的UniPro处的链路层交换来彼此通信。在图12的实施例中，通过示例的方式示出一个UFS装置6520和一个UFS卡6530连接到主机6510的配置。然而，在另一实施例中，多个UFS装置和UFS卡可并联或以星型形式连接到主机6510，并且多个UFS卡可并联或以星型形式连接到UFS装置6520，或者串联或以链型形式连接到UFS装置6520。
在图13所示的UFS系统6600中，主机6610、UFS装置6620和UFS卡6630中的每一个可包括UniPro，并且主机6610可通过执行交换操作的交换模块6640，例如，通过执行例如L3交换的UniPro处的链路层交换的交换模块6640，与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可通过交换模块6640的UniPro处的链路层交换来彼此通信。在图13的实施例中，通过示例的方式示出一个UFS装置6620和一个UFS卡6630连接到交换模块6640的配置。然而，在另一实施例中，多个UFS装置和UFS卡可并联或以星型形式连接到交换模块6640，并且多个UFS卡可串联或以链型形式连接到UFS装置6620。
在图14所示的UFS系统6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可包括UniPro。主机6710可通过执行交换操作的交换模块6740，例如通过执行例如L3交换的UniPro处的链路层交换的交换模块6740，与UFS装置6720或UFS卡6730通信。UFS装置6720和UFS卡6730可通过交换模块6740的UniPro处的链路层交换来彼此通信，并且交换模块6740可在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在图14的实施例中，通过示例的方式示出一个UFS装置6720和一个UFS卡6730连接到交换模块6740的配置。然而，在另一实施例中，每个都包括交换模块6740和UFS装置6720的多个模块可并联或以星型形式连接到主机6710，或者串联或以链型形式彼此连接。此外，多个UFS卡可并联或以星型形式连接到UFS装置6720。
在图15所示的UFS系统6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可包括M-PHY和UniPro。UFS装置6820可执行交换操作，以与主机6810和UFS卡6830通信。特别地，UFS装置6820可通过用于与主机6810通信的M-PHY和UniPro模块与用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作，例如通过目标标识符(ID)交换操作，来与主机6810或UFS卡6830通信。主机6810和UFS卡6830可通过UFS装置6820的M-PHY和UniPro模块之间的目标ID交换来彼此通信。在图15的实施例中，通过示例的方式示出一个UFS装置6820连接到主机6810并且一个UFS卡6830连接到UFS装置6820的配置。然而，在另一实施例中，多个UFS装置可并联或以星型形式连接到主机6810，或串联或以链型形式连接到主机6810，并且多个UFS卡可并联或以星型形式连接到UFS装置6820，或串联或以链型形式连接到UFS装置6820。
图16是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图16是示意性地示出可应用存储器系统的用户系统6900的示图。
参照图16，用户系统6900可包括用户接口6910、存储器模块6920、应用处理器6930、网络模块6940和存储模块6950。
更具体地，应用处理器6930可驱动用户系统6900中包括的例如操作系统(OS)的组件，并且包括控制用户系统6900中包括的组件的控制器、接口和图形引擎。应用处理器6930可被设置为片上系统(SoC)。
存储器模块6920可用作用户系统6900的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块6920可包括诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDRAM、LPDDR2SDRAM或LPDDR3SDRAM的易失性RAM，或诸如相变RAM(PRAM)、电阻式RAM(ReRAM)、磁阻RAM(MRAM)或铁电RAM(FRAM)的非易失性RAM。例如，应用处理器6930和存储器模块6920可基于堆叠封装(PoP)来封装并安装。
网络模块6940可与外部装置通信。例如，网络模块6940不仅可支持有线通信，而且还可支持诸如以下的各种无线通信协议：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(Wimax)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)，从而与有线/无线电子装置或特别是移动电子装置通信。因此，存储器系统和数据处理系统可应用于有线/无线电子装置。网络模块6940可被包括在应用处理器6930中。
存储模块6950可存储例如从应用处理器6930接收的数据的数据，然后可将所存储的数据传送到应用处理器6930。存储模块6950可通过诸如以下的非易失性半导体存储器装置来实施：相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪速存储器、NOR闪速存储器和/或3D NAND闪速存储器，并且可被设置为诸如用户系统6900的存储卡或外部驱动器的可移除存储介质。存储模块6950可对应于参照图1所描述的存储器系统110。此外，存储模块6950可通过如上面参照图10至图15所描述的SSD、eMMC和UFS中的任意一种来实施。
用户接口6910可包括用于将数据或命令输入到应用处理器6930或用于将数据输出到外部装置的接口。例如，用户接口6910可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口，以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器的用户输出接口。
此外，当图1的存储器系统110应用于用户系统6900的移动电子装置时，应用处理器6930可控制移动电子装置的全部操作，并且网络模块6940可用作控制与外部装置的有线和/或无线通信的通信模块。用户接口6910可在移动电子装置的显示/触摸模块上显示由应用处理器6930处理的数据，或支持从触摸面板接收数据的功能。
本发明的实施例提供一种能够减少由于垃圾收集操作而发生的存储器系统劣化的程度的控制器，及用于操作该控制器的方法。
虽然已经针对具体实施例说明并描述了本发明，但是根据本公开，对于本领域技术人员将显而易见的是，在不脱离如权利要求中限定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims (16)

1.一种控制器，用于控制包括存储器管芯的存储器装置，所述控制器包括：
处理器，在将写入命令传输到所述存储器装置之后，检查所述存储器装置中的所述存储器管芯中的任意一个是否空闲，并且当存在空闲存储器管芯时，执行对所述空闲存储器管芯的垃圾收集读取操作；以及
垃圾收集数据区域，即GC数据区域，存储牺牲块的有效数据，所述有效数据通过所述垃圾收集读取操作读取，
其中所述处理器基于存储在所述GC数据区域中的有效数据的量将所述有效数据传输到所述存储器装置，并且控制所述存储器装置执行将所述有效数据编程在目标块中的垃圾收集写入操作。
2.根据权利要求1所述的控制器，进一步包括：
GC地址区域，存储与所述存储器管芯中的每一个的牺牲块的存储有效数据的区域对应的有效数据地址，
其中所述处理器参考所述GC地址区域控制垃圾收集读取操作。
3.根据权利要求2所述的控制器，其中所述处理器基于存储在存储块中的有效数据的量，判定所述存储块之中的所述牺牲块。
4.根据权利要求2所述的控制器，其中所述处理器检查所述GC地址区域中是否存在与所述空闲存储器管芯对应的有效数据地址。
5.根据权利要求1所述的控制器，其中所述写入命令包括用于控制所述垃圾收集写入操作的垃圾收集写入命令。
6.根据权利要求1所述的控制器，其中所述处理器基于空闲存储块之中空闲块的损耗程度与其它空闲存储块的损耗程度的比较，选择所述空闲块作为所述目标块。
7.根据权利要求2所述的控制器，其中所述GC地址区域包括GC地址表，并且
所述GC地址表包括所述存储器管芯中的每一个的一个或多个有效地址。
8.根据权利要求7所述的控制器，其中
当对与所述有效数据地址对应的有效数据的垃圾收集读取操作完成时，所述处理器将所述GC地址表的对应条目的有效数据地址改变为第一指示符，
当对所述有效数据的垃圾收集写入操作完成时，所述处理器将所述GC地址表的对应条目的指示符从所述第一指示符改变为第二指示符，并且
当所述有效数据的逻辑地址与物理地址之间的映射信息的更新完成时，所述处理器移除所述第二指示符。
9.根据权利要求7所述的控制器，其中当所述存储器管芯中的每一个的牺牲块被判定时，所述处理器以索引顺序将所述牺牲块中包括的有效数据地址存储在所述存储器管芯中的每一个的条目中，并且
所述处理器将垃圾收集读取命令传输到所述存储器装置，从而以所述索引顺序执行所述垃圾收集读取操作。
10.一种用于操作控制器的方法，所述控制器控制包括存储器管芯的存储器装置，所述方法包括：
将写入命令传输到所述存储器装置；
在将所述写入命令传输到所述存储器装置之后，检查所述存储器管芯中的任意一个是否空闲；
当存在空闲存储器管芯时，将牺牲块的有效数据存储在所述控制器中的垃圾收集数据区域即GC数据区域中，所述有效数据通过对所述空闲存储器管芯的垃圾收集读取操作读取；以及
基于存储在所述GC数据区域中的有效数据的量将所述有效数据传输到所述存储器装置，并且控制所述存储器装置执行将所述有效数据编程在目标块中的垃圾收集写入操作。
11.根据权利要求10所述的方法，进一步包括：
将与所述存储器管芯中的每一个的牺牲块的存储有效数据的区域对应的有效数据地址存储在GC地址区域中；以及
参考所述GC地址区域控制对所述空闲存储器管芯的垃圾收集读取操作。
12.根据权利要求11所述的方法，进一步包括：
基于存储在存储块中的有效数据的量，判定所述存储块之中的所述牺牲块。
13.根据权利要求11所述的方法，进一步包括：
检查所述GC地址区域中是否存在与所述空闲存储器管芯对应的有效数据地址。
14.根据权利要求10所述的方法，其中所述写入命令包括用于控制所述垃圾收集写入操作的垃圾收集写入命令。
15.根据权利要求10所述的方法，进一步包括：
基于空闲存储块之中空闲块的损耗程度与其它空闲存储块的损耗程度的比较，选择所述空闲块作为所述目标块。
16.一种存储器系统，包括：
存储器装置，包括存储器管芯；以及
控制器，控制所述存储器装置，所述控制器包括垃圾收集数据区域、即GC数据区域和GC地址区域，所述GC数据区域存储牺牲块的有效数据，所述GC地址区域存储与存储的所述牺牲块的有效数据对应的有效数据地址，其中与存储对应的有效数据的存储器管芯相关联地存储所述有效数据地址中的每一个；
其中所述控制器进一步：
当所述牺牲块所在的存储器管芯处于特定状态时，将牺牲块的所述有效数据存储在所述GC数据区域中，并且
控制所述存储器装置执行垃圾收集写入操作，所述垃圾收集写入操作包括基于与存储在所述GC数据区域中的有效数据有关的条件，将所述GC数据区域中的所述有效数据传输到目标块。
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