CN110750207A - 存储器系统及其操作方法 - Google Patents

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Abstract

本发明公开一种存储器系统，该存储器系统包括：存储器装置，包括第一存储器缓冲器和第二存储器缓冲器；控制器写入缓冲器；存储器缓冲器管理器，在存储器装置在编程操作中将第一数据编程至存储块中时，控制存储器装置将存储在第一存储器缓冲器中的第一数据缓冲至第二存储器缓冲器中；控制器缓冲器管理器，在存储器装置将第一数据缓冲至第二存储器缓冲器之后，删除存储在控制器写入缓冲器中的第一数据；以及失败处理器，当编程操作失败时，控制存储器装置执行重新编程第一数据的重新编程操作。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2018年7月23日提交的申请号为10-2018-0085585的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本发明的各个实施例总体涉及一种存储器系统。特别地，实施例涉及一种高效执行高速缓存编程操作的存储器系统和该存储器系统的操作方法。
背景技术
计算机环境范例已经转变成使计算系统可随时随地使用的普适计算。因此，诸如移动电话、数码相机和膝上型计算机的便携式电子装置的使用已经迅速增加。这些便携式电子装置通常使用具有一个或多个存储器装置的存储器系统来存储数据。存储器系统可用作便携式电子装置的主存储器装置或辅助存储器装置。
与硬盘装置的特性相比，因为这种存储器系统不具有移动部件，所以它们具有以下的优点：优异的稳定性和耐用性、高信息访问速度和低功耗。具有这种优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
发明内容
本发明的实施例涉及一种可以高效地执行高速缓存编程操作的存储器系统。
根据本发明的实施例，一种存储器系统包括：存储器装置，包括第一存储器缓冲器和第二存储器缓冲器；控制器写入缓冲器；存储器缓冲器管理器，适用于在存储器装置在编程操作中将第一数据编程至存储块中时，控制存储器装置将存储在第一存储器缓冲器中的第一数据缓冲至第二存储器缓冲器中；控制器缓冲器管理器，适用于在存储器装置将第一数据缓冲至第二存储器缓冲器之后，删除存储在控制器写入缓冲器中的第一数据；以及失败处理器，适用于当编程操作失败时，控制存储器装置执行重新编程第一数据的重新编程操作。
根据本发明的另一实施例，一种操作存储器系统的方法包括：在存储器装置在编程操作中将第一数据编程至存储块中时，控制存储器装置将存储在第一存储器缓冲器中的第一数据缓冲至第二存储器缓冲器中；在存储器装置将第一数据缓冲至第二存储器缓冲器之后，删除存储在控制器写入缓冲器中的第一数据；以及当编程操作失败时，控制存储器装置执行重新编程第一数据的重新编程操作。
附图说明
图1是示出包括根据本发明的实施例的存储器系统的数据处理系统的框图。
图2是示出如图1所示的存储器系统中采用的存储器装置的示例性配置的示意图。
图3是示出如图1所示的存储器装置中的存储块的存储器单元阵列的示例性配置的电路图。
图4是示出根据本发明的实施例的存储器系统的存储器装置的结构的框图。
图5是示出根据本发明的实施例的存储器系统的结构的框图。
图6是描述根据本发明的实施例的存储器系统的操作的流程图。
图7是描述根据本发明的实施例的存储器系统的操作的流程图。
图8A示出现有技术的重新编程操作，图8B示出根据本发明的实施例的重新编程操作。
图9至图17是示意性地示出根据本发明的各个实施例的数据处理系统的示例性应用的示图。
具体实施方式
以下将参照附图更详细地描述本发明的各个实施例。然而，本发明可以以不同的形式实施，因此不应该被解释为限于本文阐述的实施例。相反，提供这些实施例是为了使本公开是彻底的和完整的，并且向本领域技术人员充分传达本发明的范围。在整个本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。并且，在整个说明书中，对“实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任何这样的短语的不同参考不一定针对相同的实施例。
将理解的是，虽然可在本文中使用术语“第一”、“第二”、“第三”等来识别各个元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一元件区分开，否则一个元件与另一元件具有相同或相似的名称。因此，在不脱离本发明的精神和范围的情况下，在一种情况下的以下描述的第一元件可以在另一种情况下被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些情况下，为了清楚地说明实施例的特征，比例可能已经被夸大。当元件被称为连接或联接到另一元件时，应当理解的是前者可直接连接或联接到后者，或者经由一个或多个中间元件电连接或联接到后者。
将进一步理解的是，当元件被称为“连接到”或“联接到”另一元件时，该元件可直接在另一元件上、连接至或联接到另一元件，或者可存在一个或多个中间元件。此外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。除非上下文另有说明，否则无论是直接连接/联接还是间接连接/联接，两个元件之间的通信可以是有线的或无线的。
本文使用的术语是为了描述特定实施例而不旨在限制本发明。
如本文使用的，单数形式也旨在包括复数形式，反之亦然，除非上下文另有清楚地说明。
将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，并不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个所列项目的任何和全部组合。
除非另有定义，否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员基于本公开所通常理解的含义相同的含义。将进一步理解的是，诸如在常用字典中定义的那些术语的术语应当被解释为具有与其在本公开和相关技术语境中的含义一致的含义，并且不以理想化或过于正式的意义来解释，除非本文中明确地这样定义。
在下面的描述中，为了提供对本发明的全面理解，描述了大量具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，为了避免不必要地模糊本发明，未详细地描述公知的进程结构和/或进程。
还注意的是，在一些情况下，如对于相关领域的技术人员将显而易见的是，除非另有明确说明，否则结合一个实施例所描述的特征或元件可单独使用或与另一个实施例的其它特征或元件组合使用。
图1是示出包括根据本发明的实施例的存储器系统110的数据处理系统100的框图。
参照图1，数据处理系统100可包括被可操作地联接至存储器系统110的主机102。
主机102可包括诸如移动电话、MP3播放器和膝上型计算机的各种便携式电子装置中的任何一种或诸如台式计算机、游戏机、TV和投影仪的各种非便携式电子装置中的任何一种。
主机102可包括至少一个OS(操作系统)或多个操作系统。主机102可执行OS以在存储器系统110上执行与用户的请求相对应的操作。本文中，主机102可以向存储器系统110提供与用户的请求相对应的多个命令。因此，存储器系统110可以执行与多个命令相对应，即与用户的请求相对应的某些操作。OS可以管理和控制主机102的全部功能和操作。OS可以使用数据处理系统100或存储器系统110来支持主机102和用户之间的操作。
存储器系统110可响应于来自主机102的请求执行特定的功能或操作，并且特别地，可存储待由主机102访问的数据。存储器系统110可用作主机102的主存储器系统或辅助存储器系统。根据主机接口的协议，存储器系统110可利用可与主机102电联接的各种类型的存储装置中的任何一种来实施。存储器系统110的非限制性示例包括固态驱动器(SSD)，多媒体卡(MMC)和嵌入式MMC(eMMC)。
存储器系统110可包括各种类型的存储装置。这种存储装置的非限制性示例包括诸如DRAM动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置以及诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)和闪速存储器的非易失性存储器装置。
存储器系统110可包括存储器装置150和控制器130。
控制器130和存储器装置150可被集成到单个半导体装置中，单个半导体装置可被包括在如上所述的各种类型的存储器系统中的任意一个中。例如，控制器130和存储器装置150可以集成为单个半导体器装置以构成SSD，PCMCIA(个人计算机存储卡国际协会)卡，包括迷你SD、微型SD和SDHC的SD卡，以及UFS装置。存储器系统110可以被配置为计算机、智能电话、便携式游戏机或配置计算系统的各种组件之一的一部分。
存储器装置150可以是非易失性存储器装置，其即使不供应电力也可保留其中存储的数据。存储器装置150可通过写入操作来存储从主机102提供的数据，并且通过读取操作将存储在其中的数据输出至主机102。在实施例中，存储器装置150可以包括多个存储器管芯(未示出)，并且每个存储器管芯可以包括多个平面(未示出)。每个平面可包括多个存储块152至156，多个存储块152至156中的每一个可包括多个页面，多个页面中的每一个可包括联接到字线的多个存储器单元。在实施例中，存储器装置150可以是具有三维(3D)堆叠结构的闪速存储器。
下面将参照图2至图4详细描述存储器装置150的结构和存储器装置150的3D堆叠结构。
控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供给主机102，并将从主机102提供的数据存储至存储器装置150中。对于该操作，控制器130可控制存储器装置150的读取操作、写入操作、编程操作和擦除操作。
更具体地，控制器130可以包括主机接口(I/F)132、处理器134、错误校正码(ECC)组件138、电源管理器(PMU)140、存储器接口142和存储器144，其全部通过内部总线可操作地联接或接合。
主机接口132可以处理主机102的命令和数据。主机接口132可以通过诸如以下各种接口协议中的一种或多种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。主机接口132可经由固件，即用于与主机102交换数据的主机接口层(HIL)来驱动。
此外，ECC组件138可校正待由存储器装置150处理的数据的错误位，并且可包括ECC编码器和ECC解码器。ECC编码器可对待被编程到存储器装置150中的数据执行错误校正编码，以生成添加了奇偶校验位的数据。包括奇偶校验位的数据可以存储在存储器装置150中。ECC解码器可检测并校正包括在从存储器装置150读取的数据中的错误。ECC组件138可通过诸如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、涡轮码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)和分组编码调制(BCM)的编码调制执行错误校正操作。然而，ECC组件138不限于这些错误校正技术。如此，ECC组件138可包括用于执行适当的错误校正的任何和全部电路、模块、系统或装置。
PMU 140可管理在控制器130中使用和提供的电源。
存储器接口142可用作控制器130和存储器装置150之间的存储器/存储接口，使得控制器130可响应于来自主机102的请求来控制存储器装置150。
存储器144可用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。
存储器144可以是易失性存储器。例如，存储器144可以是静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。存储器144可设置在控制器130内部或外部。图1示出设置在控制器130内部的存储器144。在另一实施例中，存储器144可以是具有存储器接口的外部易失性存储器，其中该存储器接口用于在存储器144和控制器130之间传输数据。
如上所述，存储器144可包括程序存储器、数据存储器、写入缓冲器/高速缓存、读取缓冲器/高速缓存、数据缓冲器/高速缓存和映射缓冲器/高速缓存，以存储在主机102和存储器装置150之间执行数据写入和读取操作所需的一些数据以及控制器130和存储器装置150执行这些操作所需的其它数据。
处理器134可控制存储器系统110的全部操作。处理器134可利用固件来控制存储器系统110的全部操作。固件可被称为闪存转换层(FTL)。处理器134可利用微处理器或中央处理单元(CPU)来实施。
例如，控制器130可通过处理器134来在存储器装置150中执行由主机102请求的操作，其中处理器134被实施为微处理器、CPU等。而且，控制器130可通过处理器134对存储器装置150执行后台操作，其中处理器134可被实现为微处理器或CPU。对存储器装置150执行的后台操作可包括：将存储在存储器装置150的存储块152至156之中的一些存储块中的数据复制至其它存储块中并进行处理的操作，例如垃圾收集(GC)操作；在存储块152至156之间或存储块152至156的数据之间执行交换的操作，例如损耗均衡(WL)操作；将存储在控制器130中的映射数据存储在存储块152至156中的操作，例如映射清除操作；或者管理存储器装置150的坏块的操作，例如检测并处理存储器装置150中的存储块152至156之中的坏块的坏块管理操作。
参照图2至图4详细描述根据本发明的实施例的存储器系统的存储器装置。
图2是示出存储器装置150的示意图。图3是示出存储器装置150中的存储块330的存储器单元阵列的示例性配置的电路图。存储块330可以代表存储块152、154、156中的任何一个。图4是示出存储器装置150的示例性3D结构的示意图。
参照图2，存储器装置150可以包括多个存储块BLOCK0至BLOCKN-1，其中N是大于1的整数。块BLOCK0至BLOCKN-1中的每个可以包括多个页面，例如2M或M个页面，页面的数量可以根据电路设计而变化，M是大于1的整数。页面中的每一个可包括联接到多个字线WL的多个存储器单元。
此外，存储块BLOCK0至BLOCKN-1中的存储器单元可以是存储1位数据的单层单元(SLC)存储块或存储2位数据的多层单元(MLC)存储块中的一个或多个。因此，根据可在存储块中的存储器单元中的每一个中表达或存储的位的数量，存储器装置150可包括SLC存储块或MLC存储块。SLC存储块可包括通过每个存储一位数据的存储器单元实现的多个页面。SLC存储块通常可以比MCL存储块具有更高的数据计算性能和更高的耐用性。MLC存储块可包括通过每个存储多位数据(例如两位或更多位数据)的存储器单元实现的多个页面。MLC存储块通常可以比SLC存储块具有更大的数据存储空间，即更高的集成度。在另一实施例中，存储器装置150可以包括多个三层单元(TLC)存储块。在又一实施例中，存储器装置150可以包括多个四层单元(QLC)存储块。TLC存储块可包括由每一个都能够存储3位数据的存储器单元实现的多个页面。QLC存储块可包括由每一个都能够存储4位数据的存储器单元实现的多个页面。
存储器装置150可以被实施为相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM(ReRAM))、铁电随机存取存储器(FRAM)以及自旋转移扭矩磁性随机存取存储器(STT-RAM(STT-MRAM))中的任何一种的非易失性存储器。
存储块210、220、230、240可通过编程操作来存储从主机102传输的数据，并且可通过读取操作来将所存储的数据传输到主机102。
参照图3，存储块330可以包括联接到多个对应位线BL0至BLm-1的多个单元串340。每列单元串340可包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。多个存储器单元MC0至MCn-1可被串联联接在漏极选择晶体管DST和源极选择晶体管SST之间。在实施例中，存储器单元晶体管MC0至MCn-1中的每一个可通过能够存储多位数据信息的MLC来实施。单元串340中的每一个可被电联接到多个位线BL0至BLm-1中的对应位线。例如，如图3所示，第一单元串被联接到第一位线BL0，最后的单元串被联接到最后的位线BLm-1。
尽管图3示出了NAND闪速存储器单元，但是本公开不限于此。应注意的是，存储器单元可以是NOR闪速存储器单元，或包括组合在其中的两种或更多种存储器单元的混合闪速存储器单元。还应注意的是，存储器装置150可以是包括作为电荷存储层的导电浮栅的闪速存储器装置，或者包括作为电荷存储层的绝缘层的电荷撷取闪速(CTF)存储器装置。
存储器装置150可进一步包括电压供给装置310，电压供给装置310生成包括根据操作模式供应至字线的编程电压、读取电压和通过电压的不同字线电压。电压供给装置310的电压生成操作可通过控制电路(未示出)来控制。在控制电路的控制下，电压供给装置310可选择存储器单元阵列的存储块(或扇区)中的至少一个，选择所选择的存储块的字线中的至少一个，并且按需要将字线电压提供给所选择的字线和未选择的字线。
存储器装置150可包括由控制电路控制的读取/写入电路320。在验证/正常读取操作期间，读取/写入电路320可用作从存储器单元阵列读取(感测和放大)数据的读出放大器。在编程操作期间，读取/写入电路320可以用作根据待被存储在存储器单元阵列中的数据向位线提供电压或电流的写入驱动器。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据，并根据接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326。页面缓冲器322至326中的每一个可以包括多个锁存器(未示出)。
存储器装置150可通过2D或3D存储器装置来实施。特别地，如图4所示，存储器装置150可通过具有3D堆叠结构的非易失性存储器装置来实施。当存储器装置150具有3D结构时，存储器装置150可包括多个存储块BLK0至BLKN-1。如图4所示，存储块152、154和156中的每一个可以以3D结构(或垂直结构)来实现。例如，存储块152、154和156可以是在例如，x轴方向、y轴方向和z轴方向的第一方向至第三方向上延伸的三维结构。
存储器装置150中的每个存储块330可包括在第二方向上延伸的多个NAND串NS以及在第一方向和第三方向上延伸的多个NAND串NS。NAND串NS中的每一个可联接到位线BL、至少一个串选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚拟字线DWL和公共源极线CSL，并且NAND串NS中的每一个可包括多个晶体管结构TS。
简而言之，每个存储块330可以联接到多个位线BL、多个串选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL以及多个公共源极线CSL。每个存储块330可以包括多个NAND串NS。而且，在每一个存储块330中，一个位线BL可联接到多个NAND串NS，以在一个NAND串NS中实现多个晶体管。而且，每一个NAND串NS的串选择晶体管SST可联接到相应位线BL，并且每一个NAND串NS的接地选择晶体管GST可联接到公共源极线CSL。本文中，存储器单元MC可被设置在每一个NAND串NS的串选择晶体管SST和接地选择晶体管GST之间。换言之，多个存储器单元可被实现在存储器装置150的每一个存储块330中。
高速缓存编程操作可在存储器装置150正在将第一数据编程在存储块中时，通过管线方案将缓冲在控制器130中的写入缓冲器中的第二数据缓冲至存储器装置150中的第一存储器缓冲器中。管线方案可并行地执行多个操作，以缩短执行操作或操作序列所花费的时间，否则将花费较长时间。当根据高速缓存编程操作执行编程操作时，存储器装置150可在完成第一数据的编程操作之后，立即将第二数据从第一存储器缓冲器编程至存储块中。因此，能够提高在顺序编程操作中顺序编程大量数据的性能。
根据现有技术，当在执行高速缓存编程操作时完成了将第一数据编程至存储块中的操作时，控制器判定第一数据是否是失效数据，即编程操作是否失败，然后可删除存储在控制器写入缓冲器中的第一数据。由于控制器写入缓冲器的容量是有限的，因此在从控制器写入缓冲器中删除第一数据之后，根据现有技术的控制器才将从主机提供的第二数据缓冲至控制器写入缓冲器中。
根据现有技术，当被编程在存储块中的第一数据证明是失效数据时，控制器在将存储在控制器写入缓冲器中的第一数据缓冲至第一存储器缓冲器之后将第一数据重新编程至存储块中。因此，将第一数据从控制器写入缓冲器缓冲至第一存储器缓冲器中的时间被包括在失败处理操作中，从而增加了执行此操作的总时间。
相反，根据本发明的实施例的控制器130提高了高速缓存编程操作的速度。特别地，控制器130可在完成第一数据的编程操作之前将从主机102提供的第二数据缓冲至控制器写入缓冲器中，并且在将第一数据编程至存储块中时，在将存储在第一存储器缓冲器中的第一数据缓冲至第二存储器缓冲器中之后删除存储在控制器写入缓冲器中的第一数据。
当被编程在存储块中的第一数据是失效数据时，即当编程操作失败时，根据本发明实施例的控制器130可通过将存储在第二存储器缓冲器中的第一数据重新编程至存储块中，来在编程失败发生时快速执行重新编程操作。
图5示出根据本发明的实施例的存储器系统110。图5示出在图1的数据处理系统100中的与本发明有关的组成元件。
如上所述，存储器系统110可包括存储器装置150和控制器130。控制器130可将从主机102提供的主机数据存储在包括在存储器装置150内的存储块中，并控制存储器装置150的编程操作和缓冲操作。
参照图5，控制器130可进一步包括存储器缓冲器管理器502、控制器缓冲器管理器504、失败处理器506以及控制器写入缓冲器508。存储器装置150进一步可包括第一存储器缓冲器510和第二存储器缓冲器512。根据本发明的实施例，控制器写入缓冲器508是易失性存储器，并且第一存储器缓冲器510和第二存储器缓冲器512可以是非易失性存储器。
处理器134可控制存储器装置150将存储在第一存储器缓冲器510中的第一数据编程至存储块152中。处理器134可在存储器装置150将第一数据编程至存储块152中时将触发信号(Signaltrig)传送至存储器缓冲器管理器502。
存储器缓冲器管理器502可基于所提供的触发信号，来控制存储器装置150将存储在第一存储器缓冲器510中的第一数据缓冲至第二存储器缓冲器512中。当将第一数据缓冲至第二存储器缓冲器512中的操作完成时，存储器缓冲器管理器502可将完成信号(Signalcomplete)传送至控制器缓冲器管理器504。
控制器缓冲器管理器504可基于所提供的完成信号删除存储在控制器写入缓冲器508中的第一数据。在删除存储在控制器写入缓冲器508中的第一数据之后，控制器缓冲器管理器504可将从主机102提供的第二数据缓冲至控制器写入缓冲器508中。当将第二数据缓冲至控制器写入缓冲器508中的操作完成时，控制器缓冲器管理器504可将触发信号传送至存储器缓冲器管理器502。
存储器缓冲器管理器502可基于所提供的触发信号Signaltrig，向存储器装置150提供存储在控制器写入缓冲器508中的第二数据。存储器缓冲器管理器502可控制存储器装置150将所提供的第二数据缓冲至第一存储器缓冲器510中。当存储器装置150完成将第二数据缓冲至第一存储器缓冲器510中的操作时，存储器缓冲器管理器502可将触发信号传送至处理器134。
当存储器装置150完成将第一数据编程至存储块152中的操作时，处理器134可将完成信号传送至失败处理器506。当存储器装置150未完成将第一数据编程至存储块152中的操作时，处理器134可继续控制存储器装置150以将第一数据编程至存储块152中。
失败处理器506可基于所提供的完成信号来判定被编程在存储块152中的第一数据是否失效。当被编程在存储块152中的第一数据失效时，失败处理器506可将失败信号(Signalfail)传送至处理器134。当第一数据被成功编程时，失败处理器506可删除存储在第二存储器缓冲器512中的第一数据。
处理器134可基于所提供的失败信号，对在编程操作中未成功编程的第一数据执行重新编程操作。根据本发明的一个实施例，处理器134可控制存储器装置150将存储在第二存储器缓冲器512中的第一数据重新编程至新的存储块154中。根据本发明的另一实施例，处理器134可控制存储器装置150将存储在第二存储器缓冲器512中的第一数据传送至控制器130，然后利用第一数据进行重新编程。
图6是描述根据本发明的实施例的存储器系统110的操作的流程图。
在步骤S602中，处理器134可控制存储器装置150将存储在第一存储器缓冲器510中的第一数据编程至存储块152中。处理器134可在存储器装置150将第一数据编程至存储块152中时将触发信号传送至存储器缓冲器管理器502。
在步骤S604中，存储器缓冲器管理器502可基于在步骤S602中提供的触发信号来控制存储器装置150将存储在第一存储器缓冲器510中的第一数据缓冲至第二存储器缓冲器512中。
在步骤S606中，存储器缓冲器管理器502可判定存储器装置150是否已经完成将第一数据缓冲至第二存储器缓冲器512中的操作。如果判定存储器装置150已经完成该缓冲操作(在步骤S606中的“是”)，则存储器缓冲器管理器502可将完成信号传送至控制器缓冲器管理器504。当判定存储器装置150没有完成将第一数据缓冲至第二存储器缓冲器512中的操作时(在步骤S606中的“否”)，存储器缓冲器管理器502可继续监控缓冲操作的状态，直至缓冲操作完成为止。
在步骤S608中，控制器缓冲器管理器504可基于在步骤S604中提供的完成信号来删除存储在控制器写入缓冲器508中的第一数据。
在步骤S610中，控制器缓冲器管理器504可将从主机102提供的第二数据缓冲至控制器写入缓冲器508中。当将第二数据缓冲至控制器写入缓冲器508中的操作完成时，控制器缓冲器管理器504可将触发信号传送至存储器缓冲器管理器502。
在步骤S612中，存储器缓冲器管理器502可基于在步骤S610中提供的触发信号，向存储器装置150提供存储在控制器写入缓冲器508中的第二数据。存储器缓冲器管理器502可控制存储器装置150将第二数据缓冲至第一存储器缓冲器510中。当将第二数据缓冲至第一存储器缓冲器510中的操作完成时，存储器缓冲器管理器502可将触发信号传送至处理器134。
在步骤S614中，处理器134可判定存储器装置150是否已经完成步骤S602中的将第一数据编程至存储块152中的操作。当判定存储器装置150已经完成该缓冲操作时(在步骤S614中的“是”)，处理器134可将完成信号传送至失败处理器506。当判定存储器装置150未完成将第一数据编程至存储块152中的操作时(在步骤S614中的“否”)，处理器134可继续控制存储器装置150将第一数据编程至存储块152中。
在步骤S616中，失败处理器506可基于在步骤S614中提供的完成信号来判定被编程在存储块152中的第一数据是否失效。当判定被编程在存储块152中的第一数据失效时(在步骤S616中的“是”)，失败处理器506可将失败信号传送至处理器134。当判定第一数据被成功编程至存储块152中时(在步骤S616中的“否”)，失败处理器506可不将失败信号传送至处理器134。
在步骤S618中，处理器134可基于在步骤S616中提供的失败信号，对未被成功编程的第一数据执行重新编程操作。根据本发明的一个实施例，处理器134可控制存储器装置150以利用存储在第二存储器缓冲器512中的第一数据进行重新编程。根据本发明的另一实施例，处理器134可控制存储器装置150向控制器130提供存储在第二存储器缓冲器512中的第一数据，然后利用第一数据进行重新编程。
根据本发明实施例的存储器系统可在将存储在第一存储器缓冲器510中的第一数据编程至存储块152中时，在将第一数据缓冲至第二存储器缓冲器512中之后立即删除存储在控制器写入缓冲器508中的第一数据。因此，当确定第一数据的编程操作没有失败时，即第一数据被成功编程在存储块152中时，与删除存储在控制器写入缓冲器508中的第一数据的现有技术相比，对于相同的时间段，可通过增加缓冲在控制器写入缓冲器508中的数据的大小来提高高速缓存编程操作的性能。
当被编程在存储块152中的第一数据失效时，根据本发明的实施例的存储器系统可将存储在第二存储器缓冲器512中的第一数据直接编程至存储器装置150内的存储块154中。因此，当被编程在存储块152中的第一数据失效时，与将缓冲在控制器写入缓冲器508中的第一数据缓冲在第一存储器缓冲器510中并且然后被重新编程至存储块152中的现有技术相比，可提高处理这种失败的速度。
图7是描述根据本发明的实施例的存储器系统的操作的流程图。
当从主机102向控制器130施加编程命令、地址信息和数据时，控制器130可将数据缓冲至内部写入缓冲器中。控制器130可将缓冲在写入缓冲器中的数据传送至存储器装置150，并控制存储器装置150将提供的数据缓冲至内部缓冲器中。控制器130可控制存储器装置150基于提供的地址信息，将缓冲在存储器装置150的内部缓冲器中的数据编程至存储块中。作为示例，将在第一数据被缓冲在存储器装置150内的缓冲器中的情况下描述步骤S702至步骤S720。
在步骤S702中，控制器130可将控制信号(Signalctrl)传送至存储器装置150，并且控制存储器装置150利用缓冲在第一存储器缓冲器510中的第一数据进行编程。存储器装置150可在编程第一数据时将开始信号(Signalstart)传送至控制器130。
在步骤S704中，控制器130可基于开始信号将控制信号传送至存储器装置150，使得存储器装置150可将缓冲在第一存储器缓冲器510中的第一数据缓冲至第二存储器缓冲器512中。存储器装置150可在完成将第一数据缓冲至第二存储器缓冲器512中的操作时，将完成信号传送至控制器130。
在步骤S706中，控制器130可基于所提供的完成信号来删除缓冲在控制器写入缓冲器508中的第一数据。根据本发明的实施例，在存储器装置150完成将第一数据缓冲至第二存储器缓冲器512中的操作时，控制器130能够通过从控制器写入缓冲器508中删除第一数据而快速获取控制器写入缓冲器508的存储空间。因此，由于对于相同的时间段，可从主机102提供更多数据，从而可提高高速缓存编程操作的速度。
在步骤S708中，控制器130可从主机102接收第二数据，并将第二数据缓冲在控制器写入缓冲器508的、通过删除第一数据而被释放的空间中。
在步骤S710中，控制器130可通过将控制信号和缓冲在控制器写入缓冲器508中的第二数据传送至存储器装置150，来控制存储器装置150将所提供的第二数据缓冲至第一存储器缓冲器510中。在将第二数据缓冲至第一存储器缓冲器510中的操作完成时，存储器装置150可将完成信号传送至控制器130。
在步骤S712中，控制器可确定在步骤S702中执行的第一数据的编程操作是否完成。如果没有完成(在步骤S712中的“否”)，控制器130可继续控制存储器装置150将第一数据编程至存储块152中。当确定第一数据的编程操作完成时(在步骤S712中的“是”)，控制器130可在步骤S714中确定第一数据的编程操作是否失败。
当成功执行了第一数据的编程操作时(在步骤S714中的“否”)，控制器130可将删除信号(SignalDelete)传送至存储器装置150。在步骤S716中，存储器装置150可基于删除信号，删除缓冲在第二存储器缓冲器512中的第一数据。当确定第一数据的编程操作失败时(在步骤S714中的“是”)，控制器130可将失败信号传送至存储器装置150。存储器装置150可基于失败信号，执行将缓冲在第二存储器缓冲器512中的第一数据编程在存储块154中的重新编程操作。根据本发明的实施例，当执行重新编程操作时，待被重新编程在存储器装置150中的第一数据被缓冲在设置在存储器装置150内的第二存储器缓冲器512中，而不是在控制器写入缓冲器508中。因此，可减少重新编程操作所需的时间。图8B示出根据本发明的实施例的重新编程操作。
图8A描述根据现有技术的重新编程操作。根据现有技术，在控制器130’判定编程第一数据的操作是否失败时，第一数据被缓冲在控制器写入缓冲器508’中，并且当被编程至存储块152’中的第一数据失效时，控制器130’将缓冲在控制器写入缓冲器508’中的第一数据缓冲至存储器装置150’内的第一存储器缓冲器510’中。在将第一数据从控制器130’传送至存储器装置150’之后，控制器130’执行将缓冲在第一存储器缓冲器510’中的第一数据编程至存储块154’中的重新编程操作。
图8B可表示根据本发明的实施例的重新编程操作。在控制器130判定编程第一数据的操作是否失败时，第一数据可不存在于控制器写入缓冲器508中，而是可能已经被缓冲在第二存储器缓冲器512中，并且当将第一数据编程至存储块152中的操作失败时，控制器130可执行将在缓冲第二存储器缓冲器512中的第一数据编程至存储块154中的重新编程操作。由于在确定需要重新编程操作时第一数据存储在存储器装置150中，因此基本上不需要花费时间将第一数据从控制器130传送至存储器装置150以执行重新编程操作。因此，根据本发明的实施例，当被编程在存储块152中的第一数据是失效数据时，控制器130可比传统方法更快地执行重新编程操作。
参照图9至图17详细描述数据处理系统和电子装置，其中的存储器系统110包括如上结合图1至8描述的存储器装置150和控制器130的。
图9是示意性地示出包括根据实施例的存储器系统的数据处理系统的另一示例的简图。图9示意性地示出可应用存储器系统的存储卡系统。
参照图9，存储卡系统6100可包括存储器控制器6120、存储器装置6130和连接器6110。
更具体地，存储器控制器6120可电连接到由非易失性存储器实施的存储器装置6130，并被配置成访问由非易失性存储器实施的存储器装置6130。例如，存储器控制器6120可被配置成控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可被配置成提供存储器装置6130和主机之间的接口，并使用固件控制存储器装置6130。也就是说，存储器控制器6120可对应于参照图1描述的存储器系统110的控制器130，并且存储器装置6130可对应于参照图1描述的存储器系统110的存储器装置150。
因此，存储器控制器6120可包括RAM、处理器、主机接口、存储器接口和错误校正部件。
存储器控制器6120可通过连接器6110与例如图1的主机102的外部装置通信。例如，如参照图1所述，存储器控制器6120可被配置成通过诸如以下的各种通信协议中的一种或多种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WIFI以及蓝牙。因此，存储器系统和数据处理系统可应用于包括移动电子装置的有线/无线电子装置。
存储器装置6130可通过非易失性存储器来实施。例如，存储器装置6130可通过诸如以下的各种非易失性存储器装置中的任意一种来实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋转移力矩磁性RAM(STT-MRAM)。
存储器控制器6120和存储器装置6130可以集成到单个半导体器件中以形成固态驱动器(SSD)。另外，存储器控制器6120以及存储器装置6130可构成诸如以下的存储卡：PC卡(PCMCIA：个人计算机存储卡国际协会)、标准闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、SD卡(例如，SD、迷你SD、微型SD和SDHC)以及通用闪存(UFS)。
图10是示意性地示出包括根据实施例的存储器系统的数据处理系统的另一示例的简图。
参照图10，数据处理系统6200可包括具有一个或多个非易失性存储器的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。图10所示的数据处理系统6200可作为诸如存储卡(CF、SD、微型SD等)或USB装置的存储介质，如参照图1所描述的。存储器装置6230可对应于图1所示的存储器系统110中的存储器装置150，并且存储器控制器6220可对应于图1所示的存储器系统110中的控制器130。
存储器控制器6220可响应于主机6210的请求来控制对存储器装置6230的读取操作、写入操作或擦除操作。存储器控制器6220可包括一个或多个CPU 6221、诸如RAM 6222的缓冲存储器、ECC电路6223、主机接口6224和诸如NVM接口6225的存储器接口。
CPU 6221可控制对存储器装置6230的全部操作，例如读取操作、写入操作、文件系统管理操作和坏页面管理操作。RAM 6222可根据CPU 6221的控制来操作且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222用作工作存储器时，通过CPU 6221处理的数据可被临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM 6222可用于缓冲从主机6210传输至存储器装置6230的数据或从存储器装置6230传输到主机6210的数据。当RAM6222用作高速缓冲存储器时，RAM 6222可辅助存储器装置6230以高速运行。
ECC电路6223可对应于图1所示的控制器130的ECC组件138。如参照图1所述，ECC电路6223可生成用于校正从存储器装置6230提供的数据的失效位或错误位的ECC(错误校正码)。ECC电路6223可对提供给存储器装置6230的数据执行错误校正编码，从而形成具有奇偶校验位的数据。奇偶校验位可被存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。ECC电路6223可使用奇偶校验位来校正错误。例如，如参照图1所述，ECC电路6223可使用LDPC码、BCH码、turbo码、里德-所罗门码、卷积码、RSC或诸如TCM或BCM的编码调制来校正错误。
存储器控制器6220可通过主机接口6224向/从主机6210发送/接收数据。存储器控制器6220可以通过NVM接口6225与存储器装置6230交换数据。主机接口6224可通过PATA总线、SATA总线、SCSI、USB、PCIe或NAND接口连接到主机6210。存储器控制器6220可利用诸如WiFi或长期演进(LTE)的移动通信协议具有无线通信功能。存储器控制器6220可连接至外部装置，例如主机6210或另一个外部装置，然后与外部装置交换数据。特别地，由于存储器控制器6220被配置成根据各种通信协议中的一种或多种与外部装置进行通信，因此存储器系统和数据处理系统可应用于有线/无线电子装置，特别是移动电子装置。
图11是示出包括根据实施例的存储器系统的数据处理系统的另一示例的简图。图11示意性示出可以应用存储器系统的SSD。
参照图11，SSD 6300可包括控制器6320和包括多个非易失性存储器的存储器装置6340。控制器6320可对应于图1的存储器系统110中的控制器130，并且存储器装置6340可对应于图1的存储器系统中的存储器装置150。
更具体地，控制器6320可通过多个通道CH1至CHi连接至存储器装置6340。控制器6320可包括一个或多个处理器6321、缓冲存储器6325、ECC电路6322、主机接口6324以及诸如非易失性存储器接口6326的存储器接口。
缓冲存储器6325可临时存储从主机6310提供的数据或从包含在存储器装置6340中的多个闪速存储器NVM提供的数据。进一步，缓冲存储器6325可临时存储多个闪速存储器NVM的元数据，例如，包括映射表的映射数据。缓冲存储器6325可由多种易失性存储器或非易失性存储器中的任意一种来实现，其中易失性存储器诸如DRAM、SDRAM、DDR SDRAM、LPDDRSDRAM和GRAM，非易失性存储器诸如FRAM、ReRAM、STT-MRAM和PRAM。图11示出缓冲存储器6325被实施在控制器6320中。然而，缓冲存储器6325可位于控制器6320的外部。
ECC电路6322可在编程操作期间计算待被编程到存储器装置6340的数据的ECC值，在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作，并在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。
主机接口6324可提供与诸如主机6310的外部装置的接口功能，并且非易失性存储器接口6326可提供与通过多个通道连接的存储器装置6340的接口功能。
此外，可提供可应用图1的存储器系统110的多个SSD 6300来实施数据处理系统，例如，RAID(独立磁盘冗余阵列)系统。RAID系统可包括多个SSD 6300和用于控制多个SSD6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的写入命令的RAID级别信息，在SSD6300中选择一个或多个存储器系统或SSD 6300，并将对应于写入命令的数据输出到选择的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令执行读取操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的读取命令的RAID级别信息，在SSD 6300中选择一个或多个存储器系统或SSD 6300，并将从所选择的SSD 6300读取的数据提供给主机6310。
图12是示出包括根据实施例的存储器系统的数据处理系统的另一示例的简图。图12示意性地示出可以应用存储器系统的嵌入式多媒体卡(eMMC)。
参照图12，eMMC 6400可包括控制器6430和通过一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可对应于图1的存储器系统110中的控制器130。存储器装置6440可对应于图1的存储器系统110中的存储器装置150。
更具体地，控制器6430可通过多个通道连接至存储器装置6440。控制器6430可包括一个或多个内核6432、主机接口6431和诸如NAND接口6433的存储器接口。
内核6432可控制eMMC 6400的全部操作，主机接口6431可提供控制器6430和主机6410之间的接口功能，并且NAND接口6433可提供存储器装置6440和控制器6430之间的接口功能。例如，主机接口6431可用作并行接口，例如参照图1所描述的MMC接口。此外，主机接口6431可用作串行接口，例如UHS((超高速)-I/UHS-II)接口。
图13至图16是示出包括根据实施例的存储器系统的数据处理系统的其它示例的示图。图13至图16示意性地示出可以应用存储器系统的UFS(通用闪速存储)系统。
参照图13至图16，UFS系统6500、6600、6700、6800可分别包括主机6510、6610、6710、6810，UFS装置6520、6620、6720、6820以及UFS卡6530、6630、6730、6830。主机6510、6610、6710、6810可用作有线/无线电子装置或特别是移动电子装置的应用处理器，UFS装置6520、6620、6720、6820可用作嵌入式UFS装置，并且UFS卡6530、6630、6730、6830可用作外部嵌入式UFS装置或可移除UFS卡。
在各个UFS系统6500、6600、6700、6800中的主机6510、6610、6710、6810，UFS装置6520、6620、6720、6820以及UFS卡6530、6630、6730、6830可通过UFS协议与例如有线/无线电子装置或特别是移动电子装置的外部装置通信，并且UFS装置6520、6620、6720、6820以及UFS卡6530、6630、6730、6830可由图1所示的存储器系统110来实施。例如，在UFS系统6500、6600、6700、6800中，UFS装置6520、6620、6720、6820可以参照图9至图11描述的数据处理系统6200、SSD 6300或eMMC 6400的形式来实现，并且UFS卡6530、6630、6730、6830可以参照图9描述的存储卡系统6100的形式来实现。
此外，在UFS系统6500、6600、6700、6800中，主机6510、6610、6710、6810，UFS装置6520、6620、6720、6820以及UFS卡6530、6630、6730、6830可通过UFS接口，例如，MIPI(移动工业处理器接口)中的MIPI M-PHY和MIPI UniPro(统一协议)来彼此通信。此外，UFS装置6520、6620、6720、6820以及UFS卡6530、6630、6730、6830可通过除UFS协议之外的例如UFD、MMC、SD、迷你SD和微型SD的各种中任意一种协议彼此通信。
在图13所示的UFS系统6500中，主机6510、UFS装置6520以及UFS卡6530中的每一个可包括UniPro。主机6510可执行交换操作，以便与UFS装置6520和UFS卡6530通信。特别地，主机6510可通过例如UniPro处的L3交换的链路层交换与UFS装置6520或UFS卡6530通信。UFS装置6520和UFS卡6530可通过主机6510的UniPro处的链路层交换来彼此通信。在所示的实施例中，一个UFS装置6520和一个UFS卡6530连接至主机6510。然而，多个UFS装置和UFS卡可并联或以星型形式连接至主机6410。星型形式是单个装置与多个装置联接以进行集中操作的布置。多个UFS卡可并联或以星型形式连接至UFS装置6520，或串联或以链的形式连接至UFS装置6520。
在图14所示的UFS系统6600中，主机6610、UFS装置6620和UFS卡6630中的每一个可包括UniPro。主机6610可通过执行交换操作的交换模块6640，例如通过在UniPro处执行例如L3交换的链路层交换的交换模块6640，与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可通过UniPro处的交换模块6640的链路层交换来彼此通信。在所示的实施例中，一个UFS装置6620和一个UFS卡6630连接至交换模块6640。然而，多个UFS装置和UFS卡可并联或以星形的形式连接至交换模块6640。多个UFS卡可串联或以链的形式连接至UFS装置6620。
在图15所示的UFS系统6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可包括UniPro。主机6710可通过执行交换操作的交换模块6740，例如通过在UniPro处执行例如L3交换的链路层交换的交换模块6740，与UFS装置6720或UFS卡6730通信。UFS装置6720和UFS卡6730可通过UniPro处的交换模块6740的链路层交换来彼此通信。交换模块6740可在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在所示的实施例中，一个UFS装置6720和一个UFS卡6730连接至切换模块6740。然而，每个包括切换模块6740和UFS装置6720的多个模块可以并行或以星型形式连接至主机6710。在另一示例中，多个模块可以彼此串联或以链的形式连接。此外，多个UFS卡可并联或以星型形式连接至UFS装置6720。
在图16所示的UFS系统6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可包括M-PHY和UniPro。UFS装置6820可执行交换操作，以便与主机6810和UFS卡6830通信。特别地，UFS装置6820可通过用于与主机6810通信的M-PHY和UniPro模块和用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作，例如通过目标ID(标识符)交换操作，来与主机6810或UFS卡6830通信。此时，主机6810和UFS卡6830可通过UFS装置6820的M-PHY和UniPro模块之间的目标ID交换来彼此通信。在所示实施例中，一个UFS装置6820连接至主机6810，并且一个UFS卡6830连接至UFS装置6820。然而，多个UFS装置可并联或以星型形式连接至主机6810，或者串联或以链型形式连接至主机6810。多个UFS卡可并联或以星型形式连接至UFS装置6820，或串联或以链型形式连接至UFS装置6820。
图17是示出包括根据本发明的实施例的存储器系统的数据处理系统的另一示例的示图。图17是示意性地示出可以应用存储器系统的用户系统的示图。
参照图17，用户系统6900可包括应用处理器6930、存储器模块6920、网络模块6940、存储模块6950和用户接口6910。
更具体地，应用处理器6930可驱动诸如OS的用户系统6900中的组件，并且包括控制用户系统6900中的组件的控制器、接口和图形引擎。应用处理器6930可作为片上系统(SoC)被提供。
存储器模块6920可用作用户系统6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDRSDRAM、LPDDR2SDRAM和LPDDR3SDRAM的易失性RAM或诸如PRAM、ReRAM、MRAM和FRAM的非易失性RAM。例如，应用处理器6930和存储器模块6920可以POP(堆叠式封装)的形式封装和安装。
网络模块6940可与外部装置通信。例如，网络模块6940不仅可支持有线通信，而且支持各种无线通信协议，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(WiMAX)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)，从而与有线/无线电子装置或特别是移动电子装置通信。因此，存储器系统和数据处理系统可应用于有线/无线电子装置。网络模块6940可被包括在应用处理器6930中。
存储模块6950可存储数据，例如从应用处理器6930接收到的数据，并且然后可将存储的数据传送到应用处理器6930。存储模块6950可通过诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和3D NAND闪存的非易失性半导体存储器装置来实施，并且可被提供为诸如用户系统6900的存储卡或外部驱动器的可移除存储介质。存储模块6950可对应于参照图1描述的存储器系统110。此外，存储模块6950可被实施为如上参照图11至图16所述的SSD、eMMC和UFS。
用户接口6910可包括用于向应用处理器6930输入数据或命令或者用于将数据输出到外部装置的接口。例如，用户接口6910可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口，以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和电动机的用户输出接口。
此外，当图1的存储器系统110应用于用户系统6900的移动电子装置时，应用处理器6930可控制移动电子装置的整体操作，并且网络模块6940可用作用于控制与外部装置的有线/无线通信的通信模块。用户接口6910可在移动电子装置的显示/触摸模块上显示通过处理器6930处理的数据或支持从触摸面板接收数据的功能。
根据本发明的实施例，存储器系统可快速执行高速缓存编程操作。
虽然已经针对具体实施例说明并描述了本发明，但是根据本公开，对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims (20)

1.一种存储器系统，包括：
存储器装置，包括第一存储器缓冲器和第二存储器缓冲器；
控制器写入缓冲器；
存储器缓冲器管理器，在所述存储器装置在编程操作中将第一数据编程至存储块中时，控制所述存储器装置将存储在所述第一存储器缓冲器中的所述第一数据缓冲至所述第二存储器缓冲器中；
控制器缓冲器管理器，在所述存储器装置将所述第一数据缓冲至所述第二存储器缓冲器中之后，删除存储在所述控制器写入缓冲器中的所述第一数据；以及
失败处理器，当所述编程操作失败时，控制所述存储器装置执行重新编程所述第一数据的重新编程操作。
2.根据权利要求1所述的存储器系统，其中所述控制器缓冲器管理器删除存储在所述控制器写入缓冲器中的所述第一数据，然后将第二数据缓冲至所述控制器写入缓冲器中。
3.根据权利要求2所述的存储器系统，其中在所述存储器装置将所述第一数据编程至所述存储块中时，所述控制器缓冲器管理器将存储在所述控制器写入缓冲器中的所述第二数据缓冲至所述第一存储器缓冲器中。
4.根据权利要求3所述的存储器系统，其中当所述第一数据被成功编程至所述存储块中时，所述存储器装置执行将存储在所述第一存储器缓冲器中的所述第二数据编程至所述存储块中的高速缓存编程操作。
5.根据权利要求1所述的存储器系统，其中所述重新编程操作将存储在所述第二存储器缓冲器中的所述第一数据编程至所述存储块中。
6.根据权利要求1所述的存储器系统，其中所述重新编程操作通过将存储在所述第二存储器缓冲器中的所述第一数据缓冲至所述控制器写入缓冲器中并且然后将所述第一数据缓冲至所述第一存储器缓冲器中，将所述第一数据编程至所述存储块中。
7.根据权利要求1所述的存储器系统，其中所述控制器写入缓冲器包括易失性存储器。
8.根据权利要求1所述的存储器系统，其中所述第一存储器缓冲器包括非易失性存储器。
9.根据权利要求1所述的存储器系统，其中所述第二存储器缓冲器包括非易失性存储器。
10.根据权利要求1所述的存储器系统，其中当所述第一数据被成功编程时，所述失败处理器删除存储在所述第二存储器缓冲器中的所述第一数据。
11.一种操作存储器系统的方法，包括：
在存储器装置在编程操作中将第一数据编程至存储块中时，控制所述存储器装置将存储在第一存储器缓冲器中的第一数据缓冲至第二存储器缓冲器中；
在所述存储器装置将所述第一数据缓冲至所述第二存储器缓冲器中之后，删除存储在控制器写入缓冲器中的所述第一数据；以及
当所述编程操作失败时，控制所述存储器装置执行重新编程所述第一数据的重新编程操作。
12.根据权利要求11所述的方法，进一步包括：
在删除存储在所述控制器写入缓冲器中的所述第一数据之后，将第二数据缓冲至所述控制器写入缓冲器中。
13.根据权利要求12所述的方法，进一步包括：
在所述存储器装置将所述第一数据编程至所述存储块中时，将存储在所述控制器写入缓冲器中的第二数据缓冲至所述第一存储器缓冲器中。
14.根据权利要求13所述的方法，进一步包括：
当所述第一数据被成功编程至所述存储块中时，执行将存储在所述第一存储器缓冲器中的所述第二数据编程至所述存储块中的高速缓存编程操作。
15.根据权利要求11所述的方法，其中所述重编程操作包括将存储在所述第二存储器缓冲器中的所述第一数据编程至所述存储块中。
16.根据权利要求11所述的方法，其中所述重编程操作包括通过将存储在所述第二存储器缓冲器中的所述第一数据缓冲至所述控制器写入缓冲器中并且然后将所述第一数据缓冲至所述第一存储器缓冲器中，将所述第一数据编程至所述存储块中。
17.根据权利要求11所述的方法，其中所述控制器写入缓冲器包括易失性存储器。
18.根据权利要求11所述的方法，其中所述第一存储器缓冲器包括非易失性存储器。
19.根据权利要求11所述的方法，其中在当所述编程操作失败时，控制所述存储器装置执行重新编程所述第一数据的所述重新编程操作的过程中，
当所述第一数据被成功编程时，删除存储在所述第二存储器缓冲器中的所述第一数据。
20.一种存储器系统，包括：
存储器装置，包括存储块、第一缓冲器和第二缓冲器；
控制器，包括控制器写入缓冲器，所述控制器：
将第一数据缓冲至所述控制器写入缓冲器中，
控制将所述第一数据编程至所述存储块中的编程操作，
在执行所述编程操作时将所述第一数据缓冲至所述第二缓冲器，
从所述控制器写入缓冲器中删除所述第一数据，
在所述编程操作完成之前将第二数据缓冲至所述控制器写入缓冲器，
将所述第二数据缓冲至所述第一缓冲器，
确定所述编程操作是否已经失败，以及
当确定所述编程操作已经失败时，执行所述第二缓冲器中的所述第一数据的重新编程操作，或者当确定所述编程操作没有失败时，删除存储在所述第二缓冲器中的所述第一数据。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114201110A (zh) * 2020-09-02 2022-03-18 爱思开海力士有限公司 存储器系统及其操作方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111161781A (zh) * 2018-11-07 2020-05-15 爱思开海力士有限公司 用于处理编程错误的存储器系统及其方法
KR20220042649A (ko) 2020-09-28 2022-04-05 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20220053973A (ko) * 2020-10-23 2022-05-02 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US20220318420A1 (en) * 2021-03-30 2022-10-06 Adobe Inc. Platform for unsupervised machine learning training on unseeable user generated assets
KR20240042984A (ko) * 2022-09-26 2024-04-02 주식회사 엘지에너지솔루션 배터리 데이터 처리 장치 및 그것의 동작 방법
WO2024103238A1 (en) * 2022-11-15 2024-05-23 Yangtze Memory Technologies Co., Ltd. Interface protocols between memory controller and nand flash memory for cache programming

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050050382A1 (en) * 2003-08-25 2005-03-03 Beeston Ralph Thomas Apparatus, system, and method to estimate memory for recovering data
CN101632128A (zh) * 2007-02-22 2010-01-20 莫塞德技术公司 具有数据镜像备份的存储器装置的页面编程操作的设备和方法
US20120198132A1 (en) * 2011-01-31 2012-08-02 Hynix Semiconductor Inc. Non-volatile memory system and apparatus, and program method thereof
KR20140142793A (ko) * 2013-06-04 2014-12-15 삼성전자주식회사 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템
US20160313931A1 (en) * 2015-04-27 2016-10-27 SK Hynix Inc. Memory system and operating method thereof
US20170242768A1 (en) * 2016-02-19 2017-08-24 SK Hynix Inc. Controller of semiconductor memory device and method of operating the same
US20180024770A1 (en) * 2016-07-21 2018-01-25 SK Hynix Inc. Memory system and operating method thereof
US20180067692A1 (en) * 2016-09-07 2018-03-08 SK Hynix Inc. Controller, memory system and operating method thereof
US20180107594A1 (en) * 2016-10-17 2018-04-19 SK Hynix Inc. Memory system and operating method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8397024B2 (en) 2008-10-25 2013-03-12 Sandisk 3D Llc Page buffer program command and methods to reprogram pages without re-inputting data to a memory device
KR20150044654A (ko) 2013-10-17 2015-04-27 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것을 포함하는 데이터 저장 장치
KR20190090614A (ko) 2018-01-25 2019-08-02 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR20190120573A (ko) 2018-04-16 2019-10-24 에스케이하이닉스 주식회사 메모리 시스템, 데이터 처리 시스템 및 메모리 시스템의 동작 방법
KR20190128284A (ko) 2018-05-08 2019-11-18 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050050382A1 (en) * 2003-08-25 2005-03-03 Beeston Ralph Thomas Apparatus, system, and method to estimate memory for recovering data
CN101632128A (zh) * 2007-02-22 2010-01-20 莫塞德技术公司 具有数据镜像备份的存储器装置的页面编程操作的设备和方法
US20120198132A1 (en) * 2011-01-31 2012-08-02 Hynix Semiconductor Inc. Non-volatile memory system and apparatus, and program method thereof
KR20140142793A (ko) * 2013-06-04 2014-12-15 삼성전자주식회사 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템
US20160313931A1 (en) * 2015-04-27 2016-10-27 SK Hynix Inc. Memory system and operating method thereof
US20170242768A1 (en) * 2016-02-19 2017-08-24 SK Hynix Inc. Controller of semiconductor memory device and method of operating the same
US20180024770A1 (en) * 2016-07-21 2018-01-25 SK Hynix Inc. Memory system and operating method thereof
CN107643985A (zh) * 2016-07-21 2018-01-30 爱思开海力士有限公司 存储器系统及其操作方法
US20180067692A1 (en) * 2016-09-07 2018-03-08 SK Hynix Inc. Controller, memory system and operating method thereof
US20180107594A1 (en) * 2016-10-17 2018-04-19 SK Hynix Inc. Memory system and operating method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114201110A (zh) * 2020-09-02 2022-03-18 爱思开海力士有限公司 存储器系统及其操作方法
CN114201110B (zh) * 2020-09-02 2023-07-21 爱思开海力士有限公司 存储器系统及其操作方法

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