CN110914715B - 辐射检测器及其制造方法 - Google Patents

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Abstract

辐射检测器被配置成吸收入射在所述辐射检测器的半导体单晶(106)上的辐射粒子，并产生载流子。所述半导体单晶(106)可以是CdZnTe单晶或CdTe单晶。所述制造方法可包括在半导体的基底(102)中形成凹进部(104)；在所述凹进部(104)中形成半导体单晶(106)；以及在所述基底(102)中形成重掺杂半导体区。所述半导体单晶(106)具有与所述基底(102)不同的组成。所述重掺杂半导体区与所述半导体单晶电(106)接触(119B)，并嵌入到基底(102)的本征半导体的一部分中。

Description

辐射检测器及其制造方法
技术领域
本文涉及辐射检测器及其制造方法，特别涉及用半导体单晶形成辐射检测器的方法。
背景技术
辐射检测器是测量辐射属性的装置。所述属性的示例可包括辐射强度的空间分布、相位、偏振。所述辐射可以是与主体相互作用的辐射。例如，由辐射检测器测量的辐射可以是穿透主体或从主体反射的辐射。辐射可以是电磁辐射，比如红外光、可见光、紫外光、X射线或γ射线。辐射可以是其它类型，比如α射线和β射线。
一种辐射检测器基于辐射和半导体之间的相互作用。例如，这种辐射检测器可以具有吸收辐射并产生载流子(例如，电子和空穴)的半导体层以及用于检测载流子的电路。
碲化锌镉(CdZnTe或Cd1-xZnxTe)是直接带隙半导体，并且是室温辐射检测的优秀候选者。碲化锌镉是碲化锌和碲化镉(CdTe)的合金，x值是CdZnTe中Zn的摩尔浓度。x值为0.04到0.2的CdZnTe被认为有检测器开发前景，因为它具有并改进了CdTe的一些特性。例如，CdTe和CdZnTe二者都具有大的原子序数，其赋予了材料极好的用于入射x射线、γ射线高吸收效率的阻止本领(stoppi ng power)，并具有大的带隙(例如1.5ev-1.6ev)以允许室温检测器操作，还具有高电阻率以实现辐射检测器的良好信噪比。同时，由于引入了Zn，CdZnTe具有比CdTe更大的带隙，因此增加了可实现的最大电阻率。
CdTe和CdZnTe检测器的实际使用应用广泛，比如医疗和工业成像、工业计量和无损检测、安全和监测、核保障与不扩散、以及天体物理。
发明内容
本文公开了一种包括下述各项的方法：在半导体基底中形成凹进部；在所述凹进部中形成半导体单晶，所述半导体单晶具有与所述基底不同的组成并且具有暴露的表面；在所述基底中形成重掺杂半导体区，其中所述重掺杂区与所述半导体单晶电接触，并嵌入到所述基底的本征半导体的一部分中。
根据实施例，重掺杂半导体区从所述半导体单晶与所述基底的界面延伸到所述基底的表面。
根据实施例，在形成所述凹进部之前进行重掺杂半导体区的形成。
根据实施例，在形成所述半导体单晶之前进行重掺杂半导体区的形成。
根据实施例，所述方法还包括在半导体单晶的表面上形成电触点，并且在所述半导体单晶的表面或所述基底的表面沉积钝化层；其中，所述电触点嵌入到所述钝化层中。
根据实施例，所述方法还包括抛光所述基底或所述半导体单晶，使得所述半导体单晶的表面与所述基底的表面共同延伸。
根据实施例，所述方法还包括在所述钝化层和所述电触点上沉积导电材料层。
根据实施例，所述钝化层包括二氧化硅、氮化硅。
根据实施例，所述基底包括硅、锗、GaAs或其组合。
根据实施方案，所述半导体单晶是碲化镉锌(CdZnTe)单晶或碲化镉(CdTe)单晶。
根据实施例，形成所述半导体单晶后，所述凹进部不包含除所述半导体单晶之外的其它半导体材料。
根据实施例，在形成所述半导体单晶后，所述凹进部不包含半导体多晶。
根据实施例，所述凹进部具有截头锥体、棱柱体、棱锥体、长方体、立方体或圆柱体的形状。
根据实施例，形成所述凹进部包括在所述基底上形成掩模，并且蚀刻所述基底的未被所述掩模覆盖的一部分。
根据实施例，通过湿式蚀刻、干式蚀刻或其组合来进行蚀刻所述部分。
根据实施例，在所述凹进部中形成所述半导体单晶包括将半导体颗粒沉积到所述凹进部中，通过熔化所述半导体粒子形成熔体；以及在所述凹进部中重结晶所述熔体。
根据实施例，在所述凹进部中重结晶所述熔体包括以所述熔体重结晶为单晶的速率冷却所述熔体。
根据实施例，通过将所述熔体从温度大于等于所述半导体粒子的熔点温度的区域移动到温度低于所述熔点温度的另一区域来完成冷却所述熔体。
根据实施例，形成所述半导体单晶包括使用气相前体。
根据实施例，所述方法还包括将所述基底结合到在其中或其上包括电子系统的另一基底，其中所述电子系统电连接到所述基底并且被配置为处理在所述基底中产生的电信号。
本文公开包括下述各项的辐射检测器：本征半导体的基底；所述基底中的凹进部中的半导体单晶，所述半导体单晶具有与所述本征半导体不同的组成；重掺杂半导体区，其嵌入在本征半导体中并与所述半导体单晶电接触；其中所述辐射检测器被配置成吸收入射在所述半导体单晶上的辐射粒子并产生载流子。
根据实施例，所述重掺杂半导体区从所述半导体单晶和所述基底的界面延伸到所述基底的表面。
根据实施例，所述辐射检测器还包括在所述半导体单晶的表面或所述基底的表面上的钝化层，并包括嵌入在所述钝化层中并与所述半导体单晶接触的电触点。
根据实施例，所述电触点还包括覆盖钝化层表面的平面部分。
根据实施例，所述钝化层包括二氧化硅、氮化硅。
根据实施例，所述半导体单晶的表面和所述基底的表面是共同延伸的。
根据实施例，所述基底包括硅、锗、GaAs或其组合。
根据实施例，所述半导体单晶是CdZnTe单晶或CdTe单晶。
根据实施例，所述凹进部不包含除所述半导体单晶之外的其它半导体材料。
根据实施例，所述凹进部不包含半导体多晶。
根据实施例，所述凹进部具有截头锥体、棱柱体、棱锥体、长方体、立方体或圆柱体的形状。
根据实施例，所述辐射检测器还包括结合到所述基底的电子层，所述电子层包括电子系统，该电子系统被配置成处理由所述重掺杂半导体区收集的载流子所产生的电信号。
根据实施例，所述电子系统包括电压比较器，该电压比较器被配置成将重掺杂半导体区的电压与第一阈值进行比较；计数器，其被配置为记录由所述基底吸收的辐射粒子数量；控制器；电压计；其中，所述控制器被配置成从所述电压比较器确定所述电压的绝对值等于或超过所述第一阈值的绝对值的时刻起开始时间延迟；其中，所述控制器被配置成在所述时间延迟期满时让所述电压计测量所述电压；其中，所述控制器被配置成：通过将由所述电压计测量的电压除以单个辐射粒子在所述重掺杂半导体区上引起的电压，来确定所述辐射粒子的数量；其中，所述控制器被配置为使由所述计数器记录的数字按辐射粒子数量的增加幅度增加。
根据实施例，所述电子系统还包括电连接到所述重掺杂半导体区的电容器模块，其中，所述电容器模块被配置成从所述重掺杂半导体区收集载流子。
根据实施例，所述控制器被配置为将所述重掺杂半导体区连接到电接地。
根据实施例，所述控制器被配置为在开始所述时间延迟时停用所述电压比较器。
附图说明
图1示意性地示出了作为示例的辐射检测器。
图2A示意性地示出了根据实施例的辐射检测器的横截面图。
图2B和图2C各自示意性地示出了根据实施例的辐射检测器的详细横截面视图。
图2D-图2F各自示意性地示出了根据实施例的辐射吸收层的俯视图。
图3示意性地示出了根据实施例的形成辐射吸收层的过程。
图4示意性地示出了根据实施例的辐射吸收层和电子层之间的接合，用于形成辐射检测器。
图5示意性地示出了根据实施例的辐射检测器，该辐射检测器具有被停用的像素。
图6A和图6B各自示出了根据实施例的电子系统部件图。
图7示意性地示出了根据实施例的电极或电触点电压时间变化。
具体实施方式
图1示意性地示出了作为示例的辐射检测器100。辐射检测器100具有像素150的阵列。阵列可以是矩形阵列、蜂窝阵列、六边形阵列或任意其它合适的阵列。每个像素150被配置成检测入射于其上的、来自辐射源的辐射，并且可以被配置成测量辐射的特征(例如，粒子的能量、波长、以及频率)。例如，每个像素150被配置成对在一段时间内入射于其上的、能量落入多个仓中的辐射粒子(例如，光子)的数量进行计数。所有像素150可被配置成对在同一时间段内入射在其上的、在多个能量仓内的辐射粒子数量进行计数。当辐射粒子具有相似的能量时，像素150可被简单地配置成将一段时间内入射其上的辐射粒子进行计数，而不需要测量单个辐射粒子的能量。每个像素150可以具有自己的模数转换器(ADC)，该模数转换器被配置成将代表入射辐射粒子能量的模拟信号数字化为数字信号，或将代表多个入射辐射粒子总能量的模拟信号数字化为数字信号。每个像素150可被配置成测量其暗电流，例如，在每个辐射粒子入射其上之前或与之同时地测量。每个像素150可被配置成从入射于其上的辐射粒子能量减去暗电流的贡献。像素150可被配置成并行地操作。例如，当一个像素150测量入射辐射粒子时，另一像素150可等待辐射粒子到达。像素150可不必单独寻址。
图2A示意性地示出了根据实施例的辐射检测器100的横截面视图。辐射检测器100可包括辐射吸收层110和电子层120，该辐射吸收层被配置成吸收入射辐射并从该入射辐射产生电信号，该电子层用于处理或分析在辐射吸收层110中产生的电信号(例如，ASI C)。辐射检测器100可以包括闪烁体，也可以不包括闪烁体。辐射吸收层110可以包括半导体材料，例如硅、锗、GaAs、CdTe、CdZnTe或它们的组合。所述半导体对感兴趣的辐射可具有高质量衰减系数。
图2B和图2C各自示意性地示出了根据实施例的辐射检测器100的详细横截面视图。辐射吸收层110可以包括基底102、基底102中的凹进部104、电触点119B，该凹进部104中具有半导体单晶106，该电触点119B包括嵌入基底102中并与半导体单晶106电接触的重掺杂半导体区。
短语"重掺杂"不是程度的术语。重掺杂半导体具有与金属相当的导电性，并且表现出基本上线性的正热系数。在重掺杂半导体中，掺杂物能级被合并到能量带中。重掺杂半导体也称为简并半导体(degenerate semiconductor)。电触点119B的重掺杂半导体区可具有1018掺杂物/cm3或以上的掺杂水平。
基底102可以包括选自硅、锗、GaAs及其组合的半导体材料。基底102可以是本征半导体(例如，＜1012掺杂物/cm3、＜1011掺杂物/cm3、＜1010掺杂物/cm3、＜109掺杂物/cm3)。
在实施例中，凹进部104具有一种且仅一种半导体单晶106，即，凹进部104不含有除所述的一种半导体单晶106外的其它半导体材料。半导体单晶106的表面106A可以与基底102的表面102A共同延伸。半导体单晶106与基底102具有不同的组成。即，半导体单晶106不仅在掺杂方面与基底102不同。半导体单晶106不是通过对基底102掺杂而形成。例如，如果基底102为硅，则半导体单晶106不是掺杂或本征硅。半导体单晶106可以是碲化锌镉(CdZnTe)单晶、碲化镉(CdTe)单晶、或者其它可吸收入射于其上的辐射粒子并产生载流子的合适单晶。半导体单晶106可以具有足够的厚度并因此对感兴趣的入射辐射粒子(例如，X射线光子)具有足够的吸收度(例如，＞80％或＞90％)。例如，半导体单晶106可以是厚度为2mm至15mm或甚至更厚的CdZnTe单晶。
电触点119B的重掺杂半导体区可具有几微米的厚度。重掺杂半导体区可从半导体单晶106和基底102之间的界面106B延伸到基底102的表面102B，如图2B和图2C的示例所示。
在图2B和图2C的示例中，基底102包括多个凹进部104，每个凹进部内可包括半导体单晶106；电触点119B包括多个重掺杂半导体区。每个半导体单晶106可以与一个或多个重掺杂半导体区电接触。在图2B的示例中，每个半导体单晶106仅与一个重掺杂半导体区电接触。在图2C的示例中，每个半导体单晶106与多个重掺杂半导体区电接触。
辐射检测器100还可以包括在半导体单晶106的表面106A或基底102的表面102A上的钝化层109、嵌入钝化层109中并与半导体单晶106电接触的另一电触点119A。电触点119A和119B可配置成收集在半导体单晶106中产生的载流子。电触点119A和119B不直接彼此电接触。
电触点119A和钝化层109可以位于辐射检测器100的辐射接收侧上，如图2B和图2C的示例所示。电触点119A可以包括诸如金属(例如金、铜、铝、铂等)的导电材料，或任何其他合适的导电材料(例如，掺杂半导体)。在电触点119A和半导体单晶106之间可以形成肖特基(Schottky)势垒接触或欧姆(Ohmic)接触。例如，金或铂可以与CdZnTe单晶形成肖特基势垒。电触点119A可以是金属-半导体(MS)触点。电触点119A可以是金属-绝缘体-半导体(MIS)触点。电触点119A可嵌入钝化层109中并具有暴露的表面。在图2B的示例中，电触点119A包括分别与半导体单晶106电接触的多个离散区，所述离散区各自具有暴露的表面。电触点119A可以进一步包括覆盖钝化层109的表面的平面部分。在图2C的示例中，该平面部分覆盖整个钝化层109，并连接电触点119A的离散区。
钝化层109可以包括二氧化硅、氮化硅或适合于表面钝化的另一高电阻率材料。钝化层109可被配置成防止表面泄露电流，减少有害的表面电荷并提高辐射吸收层110的机械稳定性。
电子层120可包括电子系统121，该电子系统被配置成处理所收集的载流子在电触点119B上产生的电信号。电子系统121可包括：模拟电路，例如滤波网络、放大器、积分器和比较器；或者数字电路，例如微处理器和存储器。电子系统121可包括一个或多个ADC。电子系统121可包括像素共享的部件或专用于单个像素的部件。例如，电子系统121可包括专用于每个像素的放大器和在所有像素之间共享的微处理器。电子系统121可通过通孔131电连接到像素。通孔之间的空间可用填充材料130填充，其可使电子层120到辐射吸收层110的连接的机械稳定性增加。在不使用通孔的情况下使电子系统121连接到像素的其他接合技术是可能的。
当辐射击中辐射吸收层110时，半导体单晶106可吸收入射于其上的辐射粒子，并通过多个机制产生一个或多个载流子。一个辐射粒子可以产生1至100000个载流子。载流子可以包括电子和空穴。载流子可以在电场下漂移到电触点119A和119B。例如，空穴可以漂移到电触点119A，并且电子可以漂移到电触点119B。该电场可以是外部电场。在实施例中，一种载流子(例如，电子)可以在数个方向上漂移，使得由单个辐射粒子产生的这种载流子(例如，电子)基本上不由电触点119B的两个不同的重掺杂半导体区共享(这里“基本上不共享”意味着小于2％、小于0.5％、小于0.1％或小于0.01％的这种载流子(例如，电子)流到与其余这种载流子不同的另一个重掺杂半导体区)。由入射到电触点119B的一个重掺杂半导体区的封装(footprint)周围的辐射粒子产生的这种载流子(例如，电子)基本上不与电触点119B的另一个重掺杂半导体区共享。与电触点119B的一重掺杂半导体区相关联的像素150可以是围绕该重掺杂半导体区的区域，入射到该区域中的基本上全部(98％以上、99.5％以上、99.9％以上或99.99％以上的)辐射粒子所产生的这种载流子(例如，电子)流到电触点119B的该重掺杂半导体区。即小于2％、小于0.5％、小于0.1％或小于0.01％的这种载流子(例如，电子)流到与电触点119B的该重掺杂半导体区相关联的像素150之外。
图2D-图2F各自示意性地示出根据实施例的辐射吸收层110的俯视图。凹进部104可以具有截头锥体、棱柱体、棱锥体、长方体、立方体或圆柱体的形状。辐射吸收层110可以具有多个凹进部104，其排列成诸如矩形阵列、蜂窝阵列、六边形阵列或任意其他合适阵列的阵列。在图2D的示例中，数个凹进部104排列成矩形阵列，并且每个凹进部104具有截头棱锥体形状。在图2E和图2F的示例中，数个凹进部104排列成六边形阵列，并且每个凹进部104具有图2E中的圆柱体形和图2F中的棱柱体形状。凹进部104之间的间隔(例如，凹进部104的周边之间的最短距离)可小于10μm、小于20μm或小于30μm。半导体单晶106可以各自具有在1-10000μm2的范围的表面积或任何其它合适的尺寸。
图3示意性地示出了根据实施例的形成辐射吸收层110的过程。
在步骤1000-步骤1003中，形成电触点219B的重掺杂半导体区。电触点219B可以起到图2B和图2C中电触点119B的作用。
在步骤1000中，在基底200的表面201上形成掩膜层203A。基底200可包括半导体材料，诸如硅、锗、GaAs或其组合。基底200可以是本征半导体(例如，＜1012个掺杂物/cm3、＜1011掺杂物/cm3、＜1010掺杂物/cm3、＜109掺杂物/cm3)。掩模层203A可以包括诸如光刻胶、二氧化硅、氮化硅、无定形碳或金属(例如铝、铬)的材料。掩模层203A可以通过各种技术形成到表面201上，诸如物理气相沉积、化学气相沉积、旋涂、溅射或其它合适的工艺。
在步骤1001中，掩模层203A被图案化以具有暴露出基底200的开口。开口的形状和位置对应于要在步骤1002中形成的重掺杂半导体区的足迹形状和位置。掩模层203A上的图案形成可以涉及光刻工艺或任何其它合适的工艺。光刻的分辨率受到所用辐射的波长限制。使用波长约为248nm和193nm的深紫外(DUV)光光刻工具可以让最小特征尺寸降至约50nm。使用电子能量为1kev到50kev的E-束光刻工具允许最小特征尺寸降到几纳米。
在步骤1002中，电触点219B的重掺杂半导体区可通过扩散或将合适的掺杂物注入到经掩模层203A的开口暴露的基底200的区域中而形成。掺杂物不能透过掩膜层203A并进入掩膜层203A覆盖的基底200的区域。重掺杂半导体区可具有1018掺杂物/cm3或以上的掺杂水平。
在步骤1003中，可以移去掩模层203A，并且所述基底可以被退火，以将所述掺杂物驱使到基底200中的期望深度。
在步骤1004-步骤1006中形成凹进部204，其可起图2B和图2C中的凹进部104的作用。
在步骤1004中，将掩模层203B形成在另一表面202上，并将其图案化以通过类似于步骤1000和步骤1001的过程具有开口。掩膜层203B可以作为用于形成凹进部204的刻蚀掩模，如步骤1005a或步骤1005b所示的。掩模层203B可以包括诸如二氧化硅、氮化硅、无定形碳或金属(例如铝、铬)的材料。可以首先将光刻胶层沉积(例如通过旋涂)到掩膜层203B的表面上，随后进行光刻处理以形成开口。开口的形状和位置与步骤1005a或步骤1005b中形成的凹进部204的足迹形状和位置相对应。如果开口具有正方形形状(如步骤1004的俯视图所示)并布置成矩形阵列，凹进部204在其封装内也具有方形形状，并布置到矩形阵列中。掩模层203B的厚度可以根据凹进部204的深度和蚀刻选择性(即，掩膜层203B与基底200的刻蚀速率之比)来确定。在实施例中，掩模层203B可以具有几微米的厚度。
在步骤1005a或步骤1005b中，通过蚀刻经掩模层203B的开口暴露的基底200的数个部分至期望深度，在基底200的另一表面202中形成凹进部204。在图3的示例中，所形成的凹进部104足够深以暴露电触点219B的重掺杂区。每个凹进部204可以具有截头锥体、棱柱体、棱锥体、长方体、立方体或圆柱体的形状。在步骤1005a的示例中，凹进部204具有截头棱锥体形状，在步骤1005b的示例中，凹进部204呈长方体形状。每个凹进部204可以具有光滑表面。
在实施例中，可通过湿式蚀刻、干式蚀刻或其组合来对基底200的部分进行蚀刻。湿式蚀刻是使用液相蚀刻剂的一种蚀刻工艺。基底可以浸入刻蚀剂的缸中，并且那些未被掩模保护的区域可以被去除。凹进部204的尺寸和形状可以不仅由掩模层203B的开口尺寸和形状来限定，而且还被基底200的材料、所用的液体化学品或蚀刻剂、蚀刻速率和持续时间等来限定。在实施例中，基底200可以是硅基底，并且可通过使用诸如氢氧化钾(KOH)、乙二胺邻苯二酚(EDP)、四甲基氢氧化铵(TMAH)等刻蚀剂的各向异性湿法刻蚀来形成凹进部204。在硅基底的各向异性湿刻蚀过程中，取决于暴露至蚀刻剂的硅晶面，液体蚀刻剂可以按不同的速率蚀刻硅基底，从而形成具有不同形状和尺寸的凹进部204。在步骤1005a的示例中，当另一表面202为(100)硅晶面时，使用诸如KOH的湿蚀刻剂可以形成具有椎体形状的凹进部204，该凹进部具有平坦的和成角度的蚀刻壁。在步骤1005b的示例中，当另一表面202为(110)硅晶面时，使用诸如KOH的湿刻蚀剂可以形成具有长方体形状的凹进部204。
在步骤1006中，在形成凹进部204后，可以通过湿法刻蚀、化学机械抛光或一些其它合适的技术移除掩膜层203B。
在步骤1007-1009中，在凹进部204中形成半导体单晶206A(在步骤1009中所示)。半导体单晶206A可起图2B和图2C中的半导体单晶106的功能。形成的半导体单晶206A可与电触点219B的重掺杂半导体区电接触。半导体单晶206A的形成可以通过各种技术来完成，诸如，熔体生长技术、流动加热器技术、气相沉积技术、外延结晶技术、或任何其他合适的技术。熔体生长技术包括熔化半导体颗粒(“前体”)并将熔体重结晶成半导体单晶。例如，熔体生长技术(诸如垂直布里奇曼(Br idgeman)方法以及高压布里奇曼方法)可被用于形成CdZnTe单晶。气相沉积技术可包括气化合适的半导体前体，并从蒸发的半导体前体在基底上形成半导体单晶。例如，可以从气化前体碲化镉和碲化锌在GaAs基底上形成CdZnTe单晶。气相沉积技术也可以与外延结晶技术一起应用。例如，能采用金属有机气相外延技术，用前体(诸如二甲基镉(DMCd)、二甲基锌(DMZn)、二乙基碲(DETe)和作为运载气体的氢)来形成在GaAs或Si基底上的CdTe或CdZnTe单晶的外延层。在凹进部204中形成半导体单晶206A的合适技术选择取决于半导体材料的性质、基底材料等。
在步骤1007-1009的示例中，使用垂直布里奇曼技术来阐明在凹进部204中形成CdZnTe单晶206A。在步骤1007中，CdZnTe颗粒205(例如，CnZnTe多晶颗粒)可以沉积到凹进部204中。在步骤1008和步骤1009中，CdZnTe单晶206A可以通过熔化CdZnTe颗粒205然后在凹进部204中冷却熔体以使熔体重结晶而形成。在步骤1008的示例中，形成过程可以在包括生长室213和加热元件214的垂直布里奇曼炉210中进行。基底200(具有CdZnTe颗粒205)被装入生长室213中，该生长室能相对于加热元件214运动。加热元件214可控制炉210的温度轮廓，使得炉210可具有热区215a和梯度区215b。热区215a可具有等于或高于CdZnTe颗粒205的熔化温度。在梯度区215b中，温度从热区215中的温度逐渐降低到熔化温度以下的温度。当生长室213处于热区215a时，凹进部204中的CdZnTe颗粒205熔化。熔体包括挥发性组分，其在熔体上方形成蒸气，蒸气主要由Cd原子组成，因为Cd在CdZnTe熔体组成成分中具有最高的蒸气压。为了抑制蒸汽的可能泄漏并减小室破裂的可能性，生长室213可以用惰性气体216(例如氩)加压。当生长室213以非常低的速度(例如1-2mm/h)从热区215a进入梯度区215b时(例如，沿箭头所示方向)，熔体冷却并开始从下端重结晶，从而在凹进部204中逐渐形成CdZnTe单晶206A。在实施例中，可以将额外的Cd蒸汽送入生长室213中，以补偿任何Cd损耗，并对CdZnTe单晶的Cd和Zn的摩尔浓度提供精细控制。在一实施例中，所描述的形成过程也能在水平几何结构中进行。
有时，凹进部204可以包含多于一个的半导体单晶。例如，可以在凹进部204中形成半导体多晶206B或不规则(或非晶体)半导体粒子，而不是半导体单晶206A。半导体多晶206B包括多于一个的、具有不同尺寸和取向的晶粒。半导体单晶206A的产量(即，仅具有半导体单晶206A的凹进部204的百分比)可取决于所应用的形成技术、半导体材料的性质、形成条件等。在步骤1008的示例中，CdZnTe单晶的产量可以通过冷却速率来调整，其能通过生长室213的移动速度、梯度区215b的长度等调节。
在步骤1009中，在形成半导体单晶206A之后，可以通过湿法刻蚀、化学机械抛光或其他合适的技术对基底200的另外表面202和/或每个单晶206A的表面进行抛光。表面202和208在抛光后可以是平坦的、光滑的并且共延的。
在形成半导体单晶206A之后可以执行其它步骤，诸如电接触沉积和表面钝化(例如步骤1010-步骤1012)，或者与读出电路结合(例如图4)。这些工艺可以在低温(例如低于200℃)下进行，以防止半导体单晶206A的劣化。例如，CdZnTe单晶在暴露于高温(例如，高于200℃)后会失去其电荷传输特性。
在步骤1010-步骤1012中，形成钝化层209和另一电触点219A。钝化层209和电触点219A可以分别起图2B和图2C中的钝化层109和电触点119A的作用。
在步骤1010中，可以通过沉积高电阻率材料(诸如二氧化硅或氮化硅)到基底200的另一表面202上来形成钝化层209。沉积可通过溅射或蒸发等合适技术完成。例如，可以在溅射系统中使用单质Si靶和N2作为反应气体将氮化硅层沉积到另一表面202上，同时可以维持低温(例如＜100℃)以避免诸如CdZnTe单晶的半导体单晶206A退化。
在步骤1011中，电触点219A的离散区可以被形成在半导体单晶206A和/或多晶206B的表面208上。在步骤1011的示例中，电触点219A具有与图2B电触点119A相同的配置，即，每个离散区嵌入到钝化层209中并且具有暴露的表面。在图3的示例中，在形成电触点219A之前形成钝化层209，作为掩模以形成离散区。可以通过类似于步骤1001的方式来图案化钝化层209，以具有暴露出基底200的开口。开口的位置对应于半导体单晶206A和/或多晶体206B的封装位置。导电材料(例如金属，诸如金、铜、铝、铂等)可以通过合适技术(诸如溅射或蒸发等)沉积到开口中以形成电触点219A的离散区。
在实施例中，通过包括类似于步骤1000和1001的光刻技术的方法、导电材料沉积和掩模去除，可在形成钝化层209之前形成电触点219A的离散区。钝化层209可通过在离散区之间的空间填充具有高电阻率钝化材料而形成。
在可选步骤1012中，电触点219A的平面部分可通过沉积诸如金属的导电材料层到钝化层109和电触点219A的离散区上形成。在步骤1012的示例中的电触点219A具有与图2C中的电触点119A相同的配置。
在图3中，可以执行一些诸如表面清洁、抛光、侧表面钝化或涂覆、基底切割的中间或后置步骤，但未示出。例如，可以在基底200上形成一个以上的硬模，每个硬模可以从基底200切掉，并可以起到辐射吸收层110的实施例的作用。可以改变图3所示步骤的顺序，以适应不同的形成需求。
图4示意性地示出了根据实施例的辐射吸收层110与电子层120之间的接合以形成辐射检测器100。在图4的示例中，辐射吸收层110可以在一个或多个凹进部104中分别包括一个或多个半导体多晶107或不规则(或非晶体)半导体粒子。辐射吸收层110可被直接结合至电子层120，或者使用接口板与其结合。在图4的示例中，辐射吸收层110和电子层120可以具有匹配衬垫分布，电触点119B的每个重掺杂半导体区可通过诸如直接接合或倒装芯片接合的合适技术接合至每个通孔131。在结合期间，每个重掺杂半导体区也可作为半导体单晶106的缓冲层，在辐射吸收层110受到压力时防止半导体单晶106断裂。
直接接合是没有任何额外中间层(例如，焊料凸点)的晶片接合过程。所述接合过程基于两个表面之间的化学接合。可在升高的温度进行直接接合，但不是必须如此。
倒装芯片接合使用沉积在接触衬垫(例如，电触点119B的重掺杂半导体区或通孔131的接触表面)上的焊料凸块132。辐射吸收层110或电子层120翻转，并且电触点119B的重掺杂半导体区与通孔131对准。焊料凸块132可熔化，以将电触点119B和通孔131焊接在一起。焊料凸块132之间的任何空隙空间可以填充有绝缘材料。
可在结合期间使用低温结合技术，以将辐射吸收层100的温度维持在一定的范围。例如，具有CdZnTe单晶的辐射检测器100在结合期间的温度可保持在60℃-150℃的范围，以阻止CdZnTe单晶的退化。
如图5所示，辐射检测器100可以具有与电触点119B的一个或多个重掺杂半导体区相关联的一个或多个像素150，所述一个或多个重掺杂半导体区被停用。可以执行生产测试，以测试与电触点119B的重掺杂半导体区相关联的每个像素150。可以对测试中的每个像素150施加偏压(例如，5伏)。电子系统121可被配置成：测量在固定时间段期间由暗电流引起的电触点119B重掺杂半导体区的第一电压，或该第一电压到达电压阈值所需的时间；或者测量在固定时间段期间由吸收标准辐射源辐射粒子产生的电流所引起的电触点119B的重掺杂半导体区的第二电压，或该第二电压到达电压阈值所需的时间。第一电压或信噪比(其被定义为电触点119B的第二电压与电触点119B的第一电压之比)可用于确定像素150是否需要被停用或作废。例如，如果与像素150相关联的电触点119B的离散区具有第一电压或信噪比大于容许值，该像素150可在辐射检测器100的正常操作期间由电子系统121停用。在图5的示例中，与半导体多晶107或非规则(或非晶态)半导体颗粒接触的电触点119B的重掺杂半导体区可以具有大于容许值的第一电压或信噪比，并且相关联的像素150可以被停用。
图6A和图6B各自示出根据实施例的电子系统121的部件图。电子系统121可包括第一电压比较器301、第二电压比较器302、计数器320、开关305、电压计306以及控制器310。
第一电压比较器301配置成将电极(例如，半导体单晶106上的电触点119B的重掺杂半导体区)的电压与第一阈值比较。第一电压比较器301可配置成直接监测电压，或通过将一段时间内流过电极的电流整合来计算电压。第一电压比较器301可由控制器310可控地启动或停用。第一电压比较器301可以是连续比较器。即，第一电压比较器301可配置成被连续启动，并连续监测电压。配置为连续比较器的第一电压比较器301使电子系统121错过由入射辐射粒子产生的信号的机会减少。配置为连续比较器的第一电压比较器301在入射辐射强度相对高时尤其适合。第一电压比较器301可以是钟控比较器，其具有较低功耗的益处。配置为钟控比较器的第一电压比较器301可导致系统121错过由一些入射辐射粒子产生的信号。在入射辐射光子强度低时，错过入射辐射光子的机会因为两个连续光子之间的间隔相对长而低。因此，配置为钟控比较器的第一电压比较器301在入射辐射强度相对低时尤其适合。第一阈值可以是一个入射辐射粒子可在半导体单晶106中产生的最大电压的5-10％、10％-20％、20-30％、30-40％或40-50％。最大电压可取决于入射辐射粒子的能量(即，入射辐射的波长)、辐射吸收层110的材料和其它因素。例如，第一阈值可以是50mV、100mV、150mV或200mV。
第二电压比较器302配置成将电压与第二阈值比较。第二电压比较器302可配置成直接监测电压，或通过对一段时间内流过电极的电流整合来计算电压。第二电压比较器302可以是连续比较器。第二电压比较器302可由控制器310可控地启动或停用。在停用第二电压比较器302时，第二电压比较器302的功耗可以是启动第二电压比较器302时的功耗的不到1％、不到5％、不到10％或不到20％。第二阈值的绝对值大于第一阈值的绝对值。如本文使用的，术语实数x的“绝对值”或“模数”|x|是x的非负值而不考虑它的符号。即，第二阈值可以是第一阈值的200％-300％。第二阈值可以是一个入射辐射粒子可在半导体单晶106中产生的最大电压的至少50％。例如，第二阈值可以是100mV、150mV、200mV、250mV或300mV。第二电压比较器302和第一电压比较器310可以是相同的部件。即，系统121可具有一个电压比较器，其可以在不同的时间将电压与两个不同的阈值比较。
第一电压比较器301或第二电压比较器302可包括一个或多个运算放大器或任何其他适合的电路。第一电压比较器301或第二电压比较器302可具有高速度以允许电子系统121在高入射辐射通量下操作。然而，具有高速度通常以功耗为代价。
计数器320被配置成记录到达半导体单晶106的辐射粒子数量。计数器320可以是软件部件(例如，计算机存储器中存储的数目)或硬件部件(例如，4017I C和7490I C)。
控制器310可以是例如微控制器和微处理器等硬件部件。控制器310配置成从第一电压比较器301确定电压的绝对值大于等于第一阈值的绝对值(例如，电压的绝对值从第一阈值的绝对值以下增加到等于或超过第一阈值的绝对值)的时刻启动时间延迟。在这里，因为电压可以是负的或正的而使用了绝对值，这取决于是使用哪个电极(阴极还是阳极)的电压。控制器310可配置成在第一电压比较器301确定电压的绝对值大于等于第一阈值绝对值的时间之前，保持停用第二电压比较器302、计数器320以及任何第一电压比较器301的操作无需的其它电路。时间延迟可在电压变稳定(即，电压的变化率大致为零)之前或之后终止。短语“电压的变化率大致为零”意指电压的时间变化小于0.1％/ns。短语“电压的变化率大致为非零”意指电压的时间变化是至少0.1％/ns。
控制器310可配置成在时间延迟期间(其包括开始和终止)启动第二电压比较器。在实施例中，控制器310配置成在时间延迟开始时启动第二电压比较器。术语“启动”意指促使部件进入操作状态(例如，通过发送例如电压脉冲或逻辑电平等信号、通过提供电力等)。术语“停用”意指促使部件进入非操作状态(例如，通过发送例如电压脉冲或逻辑电平等信号、通过切断电力等)。操作状态可具有比非操作状态更高的功耗(例如，高10倍、高100倍、高1000倍)。控制器310本身可被停用，直到第一电压比较器301的输出在电压绝对值大于等于第一阈值绝对值时启动控制器310。
如果在时间延迟期间，第二电压比较器302确定电压的绝对值大于等于第二阈值的绝对值，控制器310可配置成促使计数器320记录的数目增加一。
控制器310可配置成促使电压计306在时间延迟终止时测量电压。控制器310可配置成使电极连接到电接地，以便使电压复位并且使电极上累积的任何载流子放电。在一实施例中，电极在时间延迟终止后连接到电接地。在一实施例中，电极在有限复位时期连接到电接地。控制器310可通过控制开关305使电极连接到电接地。开关可以是晶体管，例如场效应晶体管(FET)。
在实施例中，系统121没有模拟滤波器网络(例如，RC网络)。在实施例中，系统121没有模拟电路。
电压计306可将它测量的电压作为模拟或数字信号馈送给控制器310。
电子系统121可包括电容器模块309，其电连接到电极，其中电容器模块配置成从电极收集载流子。电容器模块能包括放大器的反馈路径中的电容器。如此配置的放大器叫作电容跨阻放大器(CTIA)。CTIA通过防止放大器饱和而具有高的动态范围，并且通过限制信号路径中的带宽来提高信噪比。来自电极的载流子在一段时间(“整合期”)(例如图7中示出地，在t0至t1或t1-t2之间)内在电容器上累积。在整合期终止后，对电容器电压采样并且然后由复位开关将其复位。电容器模块可以包括直接连接到电极的电容器。
图7示意性地示出了由入射到半导体单晶106上的辐射粒子产生的载流子所引起的、流过电极的电流的时间变化(上曲线)以及电极的电压的对应时间变化(下曲线)。电压可以是电流关于时间的整合。在时间t0，辐射粒子撞击半导体单晶106，载流子开始在半导体单晶106中产生，电流开始流过半导体单晶106的电极，并且电极的电压的绝对值开始增加。在时间t1，第一电压比较器301确定电压的绝对值大于等于第一阈值V1的绝对值，控制器310启动时间延迟TD1，并且控制器310可在TD1开始时停用第一电压比较器301。如果控制器310在t1之前被停用，在t1启动控制器310。在TD1期间，控制器310启动第二电压比较器302。如这里使用的术语——在时间延迟“期间”——意指开始和终止(即，结束)及其之间的任何时间。例如，控制器310可在TD1终止时启动第二电压比较器302。如果在TD1期间，第二电压比较器302确定在时间t2电压的绝对值大于等于第二阈值的绝对值，控制器310促使计数器320记录的数目增加一。在时间te，辐射粒子产生的所有载流子漂移出辐射吸收层110。在时间ts，时间延迟TD1终止。在图7的示例中，时间ts在时间te之后；即TD1在辐射粒子产生的所有载流子漂移出辐射吸收层110之后终止。从而，电压的变化率在ts大致为零。控制器310可配置成在TD1终止时或在t2或其之间的任何时间停用第二电压比较器302。
控制器310可配置成促使电压计306在时间延迟TD1终止时测量电压。在实施例中，在电压的变化率在时间延迟TD1终止后大致变为零之后，控制器310促使电压计306测量电压。该时刻的电压与辐射粒子产生的载流子数量成正比，而载流子数量与辐射粒子的能量有关。控制器310可配置成基于电压计306测量的电压确定辐射粒子的能量。确定能量的一个方式是通过使电压装仓。计数器320对于每个仓可具有子计数器。在控制器310确定辐射粒子的能量落在仓中时，控制器310可促使该仓子计数器中记录的数目增加一。因此，电子系统121可能够检测辐射图像，并且能够分辨每个辐射粒子的辐射粒子能量。
在TD1终止后，控制器310在复位期RST使电极连接到电接地，以允许电极上累积的载流子流到地并且使电压复位。在RST之后，电子系统121准备检测另一个入射辐射粒子。电子系统121在图7的示例中能够处理的入射辐射粒子的比率隐式地受限于1/(TD1+RST)。如果第一电压比较器301被停用，控制器310可以在RST终止之前的任何时间启动它。如果控制器310被停用，可在RST终止之前启动它。
尽管本文公开各种方面和实施例，其它方面和实施例对于本领域内技术人员将变得明显。本文公开的各种方面和实施例是为了说明目的而不意在为限制性的，其真正范围和精神由下列权利要求示明。

Claims (36)

1.一种用于制造检测器的方法，包括：
在半导体的基底中形成凹进部；
在所述凹进部中形成半导体单晶，所述半导体单晶具有与所述基底不同的组成并且具有暴露的表面；
在所述基底中形成重掺杂半导体区，其中所述重掺杂半导体区与所述半导体单晶电接触，并且所述重掺杂半导体区嵌入到所述基底的本征半导体的一部分中。
2.根据权利要求1所述的方法，其中，所述重掺杂半导体区从所述半导体单晶与所述基底之间的界面延伸到所述基底的表面。
3.根据权利要求1所述的方法，其中，在形成所述凹进部之前，形成所述重掺杂半导体区。
4.根据权利要求1所述的方法，其中，在形成所述半导体单晶之前，形成所述重掺杂半导体区。
5.根据权利要求1所述的方法，还包括在所述半导体单晶的表面上形成电触点，并在所述半导体单晶的表面或者所述基底的表面上沉积钝化层；其中，所述电触点嵌入到所述钝化层中。
6.根据权利要求5所述的方法，还包括抛光所述基底或所述半导体单晶，使得所述半导体单晶的表面与所述基底的表面共同延伸。
7.根据权利要求5所述的方法，还包括在所述钝化层和所述电触点上沉积导电材料层。
8.根据权利要求5所述的方法，其中，所述钝化层包括二氧化硅或氮化硅。
9.根据权利要求1所述的方法，其中所述基底包括硅、锗、GaAs或其组合。
10.根据权利要求1所述的方法，其中所述半导体单晶是碲化镉锌单晶或碲化镉单晶。
11.根据权利要求1所述的方法，其中，在形成所述半导体单晶后，所述凹进部不包含所述半导体单晶之外的其它半导体材料。
12.根据权利要求1所述的方法，其中，在形成所述半导体单晶后，所述凹进部不包含半导体多晶。
13.根据权利要求1所述的方法，其中，所述凹进部具有截头锥体、棱柱体、棱锥体、长方体、立方体或圆柱体的形状。
14.根据权利要求1所述的方法，其中，形成所述凹进部包括在所述基底上形成掩模，并刻蚀所述基底的未被所述掩模覆盖的一部分。
15.根据权利要求1所述的方法，其中，蚀刻所述一部分通过湿式蚀刻、干式蚀刻或其组合来完成。
16.根据权利要求1所述的方法，其中，在所述凹进部中形成所述半导体单晶包括将半导体颗粒沉积到所述凹进部中，通过熔化所述半导体颗粒形成熔体，并且在所述凹进部中重结晶所述熔体。
17.根据权利要求16所述的方法，其中，在所述凹进部中重结晶所述熔体包括以使所述熔体重结晶为单晶的速率冷却所述熔体。
18.根据权利要求17所述的方法，其中，冷却所述熔体是通过将所述熔体从温度大于等于所述半导体颗粒的熔点温度的区域移到温度低于所述熔点温度的另一区域。
19.根据权利要求1所述的方法，其中，形成所述半导体单晶包括使用气相前体。
20.根据权利要求1所述的方法，还包括将所述基底结合到另一基底，在所述另一基底之中或之上包括有电子系统，其中，所述电子系统电连接到所述基底，并且所述电子系统被配置成处理在所述基底中产生的电信号。
21.一种辐射检测器，包括：
本征半导体的基底；
在所述基底的凹进部中的半导体单晶，所述半导体单晶具有与所述本征半导体不同的组成；
重掺杂半导体区，该重掺杂半导体区嵌入到所述本征半导体中并与所述半导体单晶电接触；
其中，所述辐射检测器被配置成吸收入射在所述半导体单晶上的辐射粒子并产生载流子。
22.根据权利要求21所述的辐射检测器，其中，所述重掺杂半导体区从所述半导体单晶与所述基底之间的界面延伸到所述基底的表面。
23.根据权利要求21所述的辐射检测器，所述辐射检测器还包括在所述半导体单晶的表面或所述基底的表面上的钝化层，并且包括嵌入到所述钝化层中并与所述半导体单晶接触的电触点。
24.根据权利要求23所述的辐射检测器，其中，所述电触点还包括覆盖所述钝化层表面的平面部分。
25.根据权利要求23所述的辐射检测器，其中，所述钝化层包括二氧化硅、氮化硅。
26.根据权利要求21所述的辐射检测器，其中，所述半导体单晶的表面和所述基底的表面是共同延伸的。
27.根据权利要求21所述的辐射检测器，其中所述基底包括硅、锗、GaAs或其组合。
28.根据权利要求21所述的辐射检测器，其中所述半导体单晶是碲化镉锌单晶或碲化镉单晶。
29.根据权利要求21所述的辐射检测器，其中，所述凹进部不包含所述半导体单晶之外的其它半导体材料。
30.根据权利要求21所述的辐射检测器，其中所述凹进部不包含半导体多晶。
31.根据权利要求21所述的辐射检测器，其中，所述凹进部具有截头锥体、棱柱体、棱锥体、长方体、立方体或圆柱体的形状。
32.根据权利要求21所述的辐射检测器，还包括:
与所述基底结合的电子层，所述电子层包括电子系统，该电子系统被配置成处理由所述重掺杂半导体区收集的载流子所产生的电信号。
33.根据权利要求32所述的辐射检测器，其中所述电子系统包括电压比较器，该电压比较器被配置成将所述重掺杂半导体区的电压与第一阈值进行比较；计数器，该计数器被配置成记录由所述基底吸收的辐射粒子数量；控制器；电压计；
其中，所述控制器被配置成从所述电压比较器确定所述电压的绝对值大于等于所述第一阈值的绝对值的时刻起开始时间延迟；
其中，所述控制器被配置成在所述时间延迟期满时让所述电压计测量所述电压；
其中，所述控制器被配置成通过将由所述电压计测量的电压除以单个辐射粒子在所述重掺杂半导体区上引起的的电压，来确定所述辐射粒子的数量；
其中，所述控制器被配置成使由所述计数器记录的数字增加，增加的幅度为所述辐射粒子的数量。
34.根据权利要求33所述的辐射检测器，其中，所述电子系统还包括电连接到所述重掺杂半导体区的电容器模块，其中，所述电容器模块被配置成从所述重掺杂半导体区收集载流子。
35.根据权利要求33所述的辐射检测器，其中，所述控制器被配置成将所述重掺杂半导体区连接到电接地。
36.根据权利要求33所述的辐射检测器，其中，所述控制器被配置成在开始所述时间延迟时停用所述电压比较器。
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