CN110896049A - 在Si基材上集成III-V器件 - Google Patents

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Abstract

一种用于形成半导体结构的方法，所述方法包括：a)提供硅基材(1)，其具有分别属于第一基材区域(13)和第二基材区域(14)的第一平坦顶表面(11)和第二平坦顶表面(12)，第一平坦顶表面(11)低于第二顶表面(12)，由此形成划分第一基材区域(13)和第二基材区域(14)的台阶(15)，b)在第二基材区域(14)中至少局部地形成一个或多个硅半导体器件，并且在第一基材区域(13)中至少局部地形成一个或多个III‑V半导体器件。

Description

在Si基材上集成III-V器件
技术领域
本发明涉及在Si基材上集成III-V器件。
背景技术
III-V器件相对于Si基器件具有相当大的优势，因为其受益于更高的迁移率并且可以在更高的频率(超过100GHz)下操作。例如，在RF电路中使用III-V器件(例如，高电子迁移率晶体管(HEMT))。特别是，HEMT用于低噪音放大器。HEMT通常用III-V材料进行设计，例如GaAs、InGaAs、InGaAs、InAlAs、InP、GaN、AlGaN等。在商业应用中，在GaAs或InP晶片上制造基于HEMT的RF电路，GaAs或InP晶片尺寸较小(2”至6”晶片)，并且比300mm Si晶片贵得多。因此，在经济上是有利的是找到在Si晶片上制造III-V器件的方法。此外，使III-V器件集成在Si平台上将具有额外的优点以允许其与数字/模拟CMOS技术集成。
现今，在分开的晶片上实现RF电路与CMOS电路。实际上，到目前为止，证实使III-V和Si期间集成在相同平台上是一项非常具有挑战性的任务。
例如，Jin Wook Chung等人(化合物半导体集成电路研讨会(CompoundSemiconductor Integrated Circuit Symposium)，2009.CISC 2009.年刊IEEE.2009.1-4.)描述了Si基材上HEMT器件与PMOS器件的集成。在该研究中，首先将GaN/AlGaN层转移到Si晶片上，其间具有氧化物。然后，在通过结合氧化物分离的GaN/AlGaN层上堆叠另一Si层。然后在顶部Si层上对PMOS进行加工，并且通过去除某些区域中的顶部Si层来加工GaN。然而，该方法涉及多个基材转移步骤，冗长且费力。
因此，本领域需要在Si基材上集成III-V器件和Si基器件的新方法。
发明内容
本发明的一个目的是提供用于在硅基材上集成III-V器件以及硅基器件的良好方法。
本发明实施方式的一个优点是通过在Si基材上外延生长III-V层，可以节约与使用III-V基材有关的成本。
本发明实施方式的一个优点是制造流程可以是线性的，并且不需要组装多个基材。
本公开实施方式的一个优点是，与现有技术的集成方法相比，其涉及相对少量的III-V材料。
本发明实施方式的另一个优点是与先进的基于硅和基于III-V的技术兼容。特别是，其与涉及高k电介质和使用替代金属栅极工艺的硅基FinFET技术兼容，并且与通过替代金属栅极工艺获得的T形栅极(T-shaped gated)III-V HEMT器件兼容。
本发明实施方式的另一个优点是，其是通用的，并且允许多种硅基器件类型与多种基于III-V的器件类型共集成。特别是，本公开与基于III-V的HEMT、MOSFET、调节器和传感器和基于硅的器件(如NMOS、PMOS和CMOS器件，特别是与FinFET NMOS、PMOS和CMOS器件)的集成兼容。
本发明实施方式的又一优点是其有助于在相同硅基材上集成高频(>20GHz)器件与基于硅的器件。
本发明实施方式的另一优点是其允许在实现硅半导体器件的高温步骤后形成III-V半导体器件的温敏部件。
上述目的是通过本发明所述的方法和器件实现的。
本公开涉及用于形成半导体结构的方法。所述方法包括：步骤a)以及在步骤a)之后的步骤b)。
步骤a)包括：提供硅基材，其具有分别属于第一基材区域和第二基材区域的第一平坦顶表面和第二平坦顶表面，第一平坦顶表面低于第二顶表面，由此形成划分第一基材区域和第二基材区域的台阶。
步骤b)包括：在第二基材区域中至少局部形成一个或多个硅半导体器件，并且在第一基材区域中至少局部形成一个或多个III-V半导体器件。
为了避免混淆该方法的步骤(例如，a或b)与通过硅基材的第一平坦表面和第二平坦表面之间高度差所形成的台阶，后者有时称为“硅台阶”。
提供其中具有硅台阶的硅基材的步骤a)具有多个优点。
在一些实施方式中，硅台阶允许在构造第一基材区域或第二基材区域时通过CMP暴露出器件顶部，而不允许在分别构造第一基材区域或第二基材区域时同时暴露出器件。这允许省去许多掩蔽步骤。当涉及高k电介质和使用替代金属栅极工艺的硅基FinFET技术与III-V器件集成，例如，使用替代栅极工艺(例如，用于形成T形栅极III-V HEMT器件)的III-V HEMT器件时，该优点非常有用。
硅台阶的另一优点是在一些实施方式中，与没有使用硅台阶的情况相比，其允许更容易地获得用于III-V器件加工的更宽的少缺陷区域。
本发明特定和优选的方面在所附独立和从属权利要求中阐述。可以将从属权利要求中的特征与独立权利要求中的特征以及其它从属权利要求中的特征进行适当组合，而并不仅限于权利要求书中明确所述的情况。
虽然本领域中一直存在对集成方法的改进、改变和发展，但本发明的概念被认为代表了充分新和新颖的改进，包括改变现有实践，导致提供了该性质的有益方法。
本发明的上述和其它特性、特征和优点会在下文具体实施方式中结合附图变得显而易见，其通过实例说明本发明的原理。本说明书仅为了举例，而不是限制本发明的范围。下文引用的参考图是指附图。
附图说明
图1至6是根据本发明实施方式的方法中所选中间步骤的透视图。
图7a-f是六个垂直截面，其显示图6中本发明实施方式步骤后发生的所选中间步骤。
图8至15是图7中根据本发明实施方式的方法步骤后发生的所选中间步骤的透视图。
在不同的图中，相同的附图标记表示相同或类似的元件。
具体实施方式
将就具体实施方式并参照某些附图对本发明进行描述，但本发明并不受此限制，仅由权利要求书限定。描述的附图仅是说明性的且是非限制性的。在附图中，一些元件的尺寸可能被夸大且未按比例尺绘画以用于说明目的。所述尺寸和相对尺寸不与本发明实践的实际减小相对应。
此外，在说明书和权利要求书中的术语第一、第二、第三等用来区别类似的元件，而不一定是用来描述时间、空间、等级顺序或任何其它方式的顺序。应理解，如此使用的术语在合适情况下可互换使用，本发明所述的实施方式能够按照本文所述或说明的顺序以外的其它顺序进行操作。
此外，在说明书和权利要求书中，术语顶部、底部、之上、之下等用于描述目的，而不一定用于描述相对位置。应理解，如此使用的术语在合适情况下可互换使用，本发明所述的实施方式能够按照本文所述或说明的取向以外的其它取向进行操作。
应注意，权利要求中使用的术语“包含”不应解释为被限制为其后列出的部分，其不排除其它元件或步骤。因此，其应被理解为指出所述特征、集成、步骤或组分的存在，但这并不排除一种或多种其它特征、集成、步骤或组分或其组合的存在或添加。因此，术语“包括”覆盖了仅存在所述特征的情况以及存在这些特征以及一种或多种其它特征的情况。因此，表述“包括部件A和B的器件”的范围不应被理解为限制所述器件仅由组件A和B构成。其表示对于本发明，所述器件的相关组件仅为A和B。
说明书中提及的“一个实施方式”或“一种实施方式”是指连同实施方式描述的具体特征、结构或特性包括在本发明的至少一个实施方式中。因此，在说明书中各处出现的短语“在一个实施方式中”或“在一种实施方式中”不一定全部指同一个实施方式，但可能全部都指同一个实施方式。此外，具体特征、结构或特性可以任何合适方式在一个或多个实施方式中组合，这对于本领域普通技术人员而言是显而易见的。
类似地，应理解，在本发明的示例性实施方式的描述中，本发明的不同特征有时在单一实施方式、附图或其说明中集合在一起，这是为了简化公开内容并帮助理解本发明的一个或多个不同方面。然而，本公开内容中的方法不应被理解为反映一项发明，请求保护的本发明需要比各权利要求中明确引用的具有更多的特征。并且，如同所附权利要求所反映的那样，发明方面包括的特征可能会少于前述公开的一个单一实施方式的全部特征。因此，具体说明之后的权利要求将被明确地纳入该具体说明，并且各权利要求本身基于本发明独立的实施方式。
此外，当本文所述的一些实施方式包括一些但不包括其它实施方式中所包括的其它特征时，不同实施方式的特征的组合应意在包括在本发明范围内，并且形成不同的实施方式，这应被本领域技术人员所理解。例如，在之后的权利要求中，所请求保护的任何实施方式可以任何组合形式使用。
本文的描述中阐述了众多的具体细节。然而应理解，本发明的实施方式可不用这些具体细节进行实施。在其它情况中，为了不混淆对该说明书的理解，没有详细描述众所周知的方法、步骤和技术。
现在通过对本发明若干实施方式的详细描述来描述本发明。很明显，可根据本领域技术人员的知识来构建本发明的其它实施方式，而不背离本发明的技术教示，本发明仅受所附权利要求书的限制。
参考晶体管。这些是多终端器件(multi-terminal device)，其具有第一主电极(如漏极)、第二主电极(如，源极(source))、以及控制电极(如，用于控制第一和第二主电极之间电荷流动的栅极)。
对于本领域技术人员来说显而易见的是，在参考PMOS和NMOS金踢馆作为实例来解释本发明发现的时候，本发明在其范围内包括互补器件，由此PMOS和NMOS晶体管分别变为NMOS和PMOS晶体管。本领域技术人员可以进行该改变而不背离本发明。
本公开涉及用于形成半导体结构的方法，该方法包括：
a)提供硅基材，其具有分别属于第一基材区域和第二基材区域的第一平坦顶表面和第二平坦顶表面，第一平坦顶表面低于第二顶表面，由此形成划分第一基材区域和第二基材区域的台阶；
b)在第二基材区域中至少局部形成一个或多个硅半导体器件，并且在第一基材区域中至少局部形成一个或多个III-V半导体器件。
例如，所设想的半导体结构可以是集成电路，其中，一个或多个基于硅的器件和一个或多个基于III-V的器件共集成。例如，基于硅的器件可以包括场效应晶体管(FET)。优选其可以包括FinFET，但是，其也可以包括平面FET。特别是，其可以包括NMOS、PMOS、或CMOS结构，包括FET如FinFET。最优选其可以包括包含高k电介质的FinFET(例如，替代栅极工艺)。例如，基于III-V的器件可以包括HEMT、调节器和传感器。优选地，其可以包括通过替代金属栅极工艺获得的HEMT器件。更优选地，其可以包括T形栅极HEMT。
该方法的步骤a)包括：提供硅基材，其具有分别属于第一基材区域和第二基材区域的第一平坦顶表面和第二平坦顶表面，第一平坦顶表面低于第二顶表面，由此形成划分第一基材区域和第二基材区域的台阶。
例如，该包括硅台阶的硅基材可以或者通过对第一顶表面进行蚀刻来获得。为此目的，可以提供平坦硅基材(例如，硅晶片，例如，300mm硅晶片)，并且可以蚀刻其第一基材区域，以使第一基材区域的顶表面下降至低于第二基材区域的顶表面，由此形成划分第一基材区域和第二基材区域的台阶。
另一种可能是通过如下过程来提供具有硅台阶的硅基材：在平坦Si基材局部上外延生长第二基材区域，由此产生第一基材区域和第二基材区域，并且第一区域是其上并未生长有第二基材区域的区域。
在一些实施方式中，台阶的高度可以是50nm至200nm。该高度通常足以获得本发明优点(例如，允许在构造第一基材区域或第二基材区域时通过CMP使器件顶部暴露，而不允许在分别构造第一基材区域或第二基材区域时使器件同时暴露；与没有使用硅台阶的情况相比，允许更容易地获得用于III-V器件加工的更宽的少缺陷区域)。然而，在一些实施方式中，这些优点也可以在该范围之外实现。
第一平坦顶表面和第二平坦顶表面的表面积将取决于在第一和第二区域中将会形成的器件的数量、尺寸和密度。第一平坦顶表面和第二平坦顶表面通常彼此平行。其不是共面的。第一区域和第二区域还各自包括底表面。这些底表面通常是共面的。“顶”表面是其上将会实施步骤b)的表面。
硅台阶通常是垂直的，并且与第一顶表面和第二顶表面形成直角。
当从上方垂直俯视顶表面时，第一基材区域和第二基材区域之间的划分线通常是直线，但是也可以设想任何线形状。
在本公开中，步骤a必须在步骤b开始前实施。
一旦实施完步骤a，可以以有益的方式实施在第二基材区域中至少局部形成一个或多个硅半导体器件、并且在第一基材区域中至少局部形成一个或多个III-V半导体器件的步骤b。
并不认为步骤a本身局部形成半导体器件。
在一些实施方式中，对于被认为在基材区域中局部形成的III-V半导体器件，III-V材料必须形成于该区域中。
在一些实施方式中，对于被认为在基材区域中局部形成的硅半导体器件，必须已经实施了形成源极和漏极中至少一个(例如，在制造平面器件的情况下)或形成鳍片(例如，在制造FinFET的情况下)。
在一些实施方式中，一个或多个硅半导体器件可以包括场效应晶体管(FET)。例如，其包括平FET(flat FET)或FinFET。例如，一个或多个硅半导体器件可以包括一个或多个FinFET。虽然硅台阶的存在对于形成平FET或FinFET是有利的，但是其对于形成FinFET是最有利的。在FinFET中，包含高k电介质的那些FinFET(例如，通过替代栅极工艺获得的)将最得益于制造过程开始时存在硅台阶。
在一些实施方式中，一个或多个硅半导体器件包括一个或多个n通道金属氧化物半导体场效应晶体管以及一个或多个p通道金属氧化物半导体场效应晶体管。
在一些实施方式中，一个或多个III-V半导体器件可以包括HEMT、调节器、发光二极管或传感器。更优选地，其可以包括HEMT器件。更优选地，其可以包括通过替代金属栅极工艺获得的HEMT器件。更优选地，其可以包括具有T形状的HEMT，但是HEMT栅极的其它形状当然也与本发明兼容。
一个或多个硅半导体器件形成于第二基材区域中，并且一个或多个III-V半导体器件形成于第一基材区域中。出于以下原因，这是特别有利的：首先，与没有使用硅台阶的情况相比，其允许更容易地获得用于III-V器件加工的更宽的少缺陷区域。第二，这在通过替换栅极工艺形成FinFET时尤其适用，这允许通过CMP暴露伪栅极的顶表面，而不会同时暴露构造中的III-V器件。第三，这允许在形成III-V器件的温敏部件之前实施形成硅半导体器件的高温步骤。
现在将相对于一个特别优选的实施方式来说明该方法，如图1至15所示。然而，该特别优选的实施方式中所述的任何特征可以相应地描述于本公开的任何其它实施方式。而且，该特别优选的实施方式中所述的任何特征是在前述实施例中可以使用的的特征。本文所述的所有掩模通常是通过形成硬掩模层、在其上形成光刻胶图案、然后将光刻胶图案转移到硬掩模层所获得的硬掩模。用于硬掩模的典型材料是氮化硅。
现在参见图1。
该方法由如下开始：提供硅基材(1)，其具有分别属于第一基材区域(13)和第二基材区域(14)的第一平坦顶表面(11)和第二平坦顶表面(12)，第一平坦顶表面(11)低于第二顶表面(12)，由此形成划分第一基材区域(13)和第二基材区域(14)的台阶(15)。
在一个或多个硅半导体器件形成于第二基材区域中、并且一个或多个III-V半导体器件形成于第一基材区域中的实施方式中，步骤b可以包括以下步骤：
(i)在整个第二顶表面(12)和局部第一顶表面(111)上提供第一掩模(2)，使得围绕部分第一表面(11)的区域保持未被掩蔽。该步骤未描绘在附图中。现在参见图2。
(ii)通过蚀刻围绕该部分第一表面(11)的未掩蔽区域来形成围绕并限定第一基材区域(13)部分(111)的沟槽(3)。该蚀刻通常是各向异性干法蚀刻。现在参见图3。
(iii)在第一顶表面(13)上提供介电材料(4)以填充沟槽(3)、覆盖第一基材部分(111)，并且介电材料(4)的顶表面(41)是平坦的且与存在于第二顶表面(12)上的第一掩模(2)的顶表面(21)共面。介电材料通常是氧化物，如，硅氧化物。为了使介电材料的顶表面平坦化且与存在于第一掩模的顶表面共面，人们通常可以首先在两个基材区域上提供介电材料直至基材区域被完全覆盖，然后进行化学机械平面化。这些细节并未描绘于图3中，图3仅显示了在现在将要描述的步骤(iv)之后所获得的最终结果。
(iv)在介电材料(4)的平坦顶表面(41)上提供第二掩模(5)，同时使至少局部第二基材区域(14)未被该第二掩模(5)掩蔽。现在参见图4。
(v)在未被第二掩模(5)掩蔽的第二基材区域(14、141)中至少局部形成一个或多个硅半导体器件(6)。如图4所示的结构形成了包括nMOS FinFET和pMOS FinFET的局部形成的CMOS结构部分。
在其中一个或多个硅半导体器件包括一个或多个鳍型场效应晶体管的一些实施方式中，步骤(v)可以包括：
a.在硅基材中蚀刻一个或多个硅鳍片；
b.在第二基材区域中提供介电材料以覆盖一个或多个硅鳍片；
c.通过化学机械平面化使介电材料平面化，直至介电材料与一个或多个硅鳍片的顶表面共面；
d.使一个或多个鳍片周围的介电材料凹陷，以使得一个或多个硅鳍片局部裸露；
e.在一个或多个硅鳍片上形成伪栅极；
f.在一个或多个硅鳍片侧壁上形成间隔物；以及
g.形成源极和漏极。
我们现在将更详细地描述如何能够形成图4所示的CMOS结构。这将不会带有附图，因为本公开的该部分与现有技术没有不同。首先，可以在第二硅基材区域中蚀刻平行的两组平行鳍片，第一组设计成形成nMOS FinFET，而第二组设计成形成p MOS FinFET。然后，可以在两个区域上提供介电材料，例如氧化物(通常为二氧化硅)，随后进行CMP，直至介电材料的顶部与第二掩模(5)的顶部共面。随后，可以使电介质材料围绕鳍片凹陷，并且可以形成纵向方向垂直于硅鳍片纵向方向的伪栅极。随后可以使间隔物材料围绕伪栅极以保形方式形成。在该阶段，可以提供掩模以覆盖第二组鳍片，而使得第一组鳍片裸露。存在于第一组鳍片周围的间隔物材料可以凹陷以使得第一组鳍片的伪栅极顶部暴露，并且在各伪栅极的各侧形成间隔物。然后，对于nMOS，可以形成源极和漏极区域。这些区域通常通过使掺杂的Si在鳍片上、该伪栅极的任意侧上外延生长来形成。在该阶段，可以提供掩模以覆盖第一组鳍片，而使得第二组鳍片裸露。然后，存在于第二组鳍片周围的间隔物材料可以凹陷以使得第二组鳍片的伪栅极顶部暴露，并且在各伪栅极的各侧形成间隔物。然后，对于pMOS，可以形成源极和漏极区域。这些区域通常通过使掺杂的Si在鳍片上、该伪栅极的任意侧上外延生长来形成。然后可以打开nMOS上的掩模。由此获得的中间结构如图4所示。未描绘步骤(vi)和(vii)，但是现在将对此进行说明。
(vi)在两个基材区域(13、14)上提供介电材料(7)，以使得介电材料(7)具有平坦顶表面，并且覆盖一个或多个至少局部形成的硅半导体器件。介电材料(7)的顶表面可以与CMOS的伪栅极的顶表面共面，但是在该阶段也可以是略高的水平。
(vii)用第三掩模(8)覆盖整个第二区域(14)，并使至少局部第一区域(13)未被该第三掩模(8)掩蔽。未掩蔽的局部第一区域将会是形成III-V结构的位置。接下来将要描述的步骤(viii)的结果显示于图5中。
(viii)对未掩蔽的第一区域(13)进行蚀刻，直至形成底部(91)暴露部分第一表面(11)的第一腔(9)。第一表面的暴露部分由第一腔(9)的底部(91)的局部(911)围绕。现在参见图6。
(ix)在第一腔(9)底部(91)处形成第二腔(10)，第二腔(10)适用于III-V材料(35)在其中外延生长期间捕获缺陷，第二腔(10)具有完全被第一腔(9)底部(91)的局部(911)围绕的开口(101)。适用于捕获缺陷的该腔的实例是本领域已知的。在步骤(ix)中形成的第二腔的典型实例是V形槽。其可以通过在Si基材中用氢氧化四甲基铵(TMAH)进行蚀刻。例如，槽的底部部分可以由密勒指数{111}的两个晶平面限定。特别是，其可以具有V形垂直截面，并且由密勒指数{111}的两个晶平面限定。这样的槽和以及底部的形状和晶体取向有利于阻止穿透位错和III-V材料生长时的其它晶体缺陷。III-V材料可以是例如InP。我们现在参考图7a-f。
(x)III-V材料(35)在第二腔中外延生长，直至III-V材料完全填满第一腔(9)。由图7a和7b可以看出，III-V材料首先填充第一腔。因为在第二腔内发生了缺陷捕获，一旦第一腔被填充，III-V材料的顶表面已经几乎没有缺陷。在图7b中第一腔外生长的III-V实际上是没有缺陷的。由图7a可以看出，步骤(a)所引入的台阶划分了比第一腔更宽的第二腔的横向范围。下一步骤[步骤(xi)]由图8开始，并且迈向图9。未描绘中间步骤，因为其与本领域中进行的那些没有不同。图9所示的中间结构是HEMT中的一个。
(xi)由所生长的III-V材料(35)至少局部形成一个或多个III-V半导体器件(351)。
我们现在将在描述涉及HEMT器件形成的一些详细步骤。首先，图7f所获得的III-V材料通过CMP平面化，以使得其顶表面与第三硬掩模(8)的顶表面共面。这描绘于图8中。然后，例如，使III-V材料凹陷成与第二顶表面共面，以形成可以形成HEMT器件的平台。例如，可以形成的HEMT器件的类型为已知的HEMT器件结构，例如，在单个、多通道或多栅极构造中的增强或耗尽HEMT。
例如，III-V层的堆叠体(例如，典型的HEMT)然后可以生长在InP上。例如，可以在InP上生长缓冲层(例如，InAlAs)，在缓冲层上生长通道层(例如InGaAs)，可以在通道层上生长间隔物层(例如，InAlAs)。这将导致在间隔物界面处，二维电子气形成于通道层中。在间隔物层中可以实施Siδ-掺杂(delta-doping)。可以在间隔物层上形成蚀刻停止层(例如，InP)。可以在蚀刻停止层上形成封盖层(例如，n-InGaAs)。然后，可以在两个基材区域上沉积将会用作掩模的氧化物层。该氧化物掩模随后可以图案化以限定HEMT有源区域(activearea)。III-V层堆叠体随后可以通过使用该图案化氧化物作为掩模进行蚀刻。随后可以去除氧化物掩模。在步骤(xi)包括形成具有伪栅极的HEMT的实施方式中，在形成III-V层堆叠体后(例如，在去除氧化物掩模后)，步骤(xi)还可以包括以下步骤：在III堆叠体顶部上(例如，在封盖层顶部上)沉积伪栅极氧化物(3514)；在III-V堆叠侧壁上和顶部上沉积间隔物材料；通过各向异性蚀刻去除III-V堆叠体顶部的间隔物材料以形成间隔物(3515)；在伪栅极氧化物(3514)顶部上沉积伪栅极；在两个基材区域上沉积将用作掩模的氧化物层；使该氧化物层图案化以形成具有伪栅极所需平面形状的掩模(3511)；并且通过使用氧化物掩模(3511)作为掩模对伪栅极(3512)进行蚀刻。图9显示了在该步骤后的结构。局部形成的III-V器件(351)是可见的。图10显示在围绕伪栅极形成间隔物(3515)的其它步骤后、在去除第三掩模(8)之后以及在N+源极(3516)和N+漏极(3517)选择性外延生长后，相同的局部形成III-V器件。优选源极和漏极区域的外延生长，以避免如果使用植入和热活化可能发生的破坏局部形成的III-V器件。
在步骤(v)包括形成一个或多个具有伪栅极的硅鳍型场效应晶体管并且步骤(xi)包括形成具有伪栅极的HEMT的实施方式中，在由步骤(xi)中所生长III材料局部形成一个或多个III-V半导体器件(351)之后可以实施以下步骤：
(xii)在两个基材区域上提供介电材料，以使得介电材料具有与一个或多个硅鳍型场效应晶体管伪栅极的暴露表面共面的平坦顶表面。在该步骤中，例如，介电材料可以是氧化物，例如硅氧化物，并且提供该介电材料可以包括在沉积介电材料覆盖层(blanketlayer)之后的CMP步骤。该步骤并未描绘于图中。现在参见图11。
(xiii)由金属栅极(3518)替代一个或多个硅鳍型场效应晶体管的伪栅极。
(xiv)在两个基材区域上提供介电材料，以使得介电材料具有覆盖一个或多个硅鳍型场效应晶体管金属栅极的平坦顶表面。该步骤并未描绘。我们现在参考图14和15。
(xv)由金属栅极(3519)替代高电子迁移率晶体管的伪栅极。由图14可以看出，其可以包括：去除伪栅极、伪栅极氧化物以及栅极氧化物和阻隔层(通常是封盖层和蚀刻停止层)之间存在的各III-V层的至少一部分，由此留下第一栅极腔(3522)，在第一腔顶部上形成比第一腔更宽且更长并且与第一腔完全重叠的第二栅极腔(3523)，由此形成包括第一腔和第二腔的T形腔(3522、3523)。然后，可以用导电材料填充T形腔以形成T形栅极(3519)。任选的，可以在用导电材料填充T形腔剩余部分前，将栅极电介质沉积在T形腔底部。以此方式，可以制造MOSFET。
在步骤(xiii)之后且步骤(xiv)之前，典型的其它步骤包括：形成用于FinFET和HEMT的源极和漏极接触部(3520、3521)。例如，首先形成用于FinFET的源极和漏极接触部。这描绘于图12中。该步骤通常包括：在两个基材区域上提供介电材料(典型的是SiO2)，以使介电材料具有覆盖一个或多个硅鳍型场效应晶体管金属栅极的平坦顶表面，随后通过CMP，直至在栅极区域露出之前表面变平坦。然后形成源极和漏极触部。这通常包括：在氧化物中制造沟槽，直至达到源极和漏极，随后沉积一个或多个接触金属层，并且CMP直至金属仅保留在接触沟槽内并且从该区域的剩余部分去除金属。如果首先形成FinFET的源极和漏极接触部，那么下一步骤可以形成HEMT的源极和漏极接触部。这描绘于图13中。
在一些实施方式中，步骤(iii)、(vi)、(xii)和/或(xiv)可以包括：提供硅氧化物作为介电材料，并且获得平坦顶表面可以包括硅氧化物的化学机械平面化步骤。
应理解，虽然本文已对本发明器件的优选实施方式、特定构造和构型以及材料进行了讨论，但只要不背离本发明的范围还可对形式和细节进行各种改变或修改。例如，上面给出的任何方案仅仅代表可以使用的过程。可以从框图中添加或删除功能，并且可以在功能块之间交换操作。对本发明范围内的所述方法可以增加或减少步骤。

Claims (13)

1.一种用于形成半导体结构的方法，所述方法包括：
a)提供硅基材(1)，其具有分别属于第一基材区域(13)和第二基材区域(14)的第一平坦顶表面(11)和第二平坦顶表面(12)，第一平坦顶表面(11)低于第二顶表面(12)，由此形成划分第一基材区域(13)和第二基材区域(14)的台阶(15)，然后，
b)在第二基材区域(14)中至少局部地形成一个或多个硅半导体器件，并且在第一基材区域(13)中至少局部地形成一个或多个III-V半导体器件。
2.如权利要求1所述的方法，其中，台阶(15)的高度为50nm至200nm。
3.如前述权利要求中任一项所述的方法，其中，步骤a包括：提供平坦硅基材，并且蚀刻其第一基材区域(13)，以使第一基材区域(13)的顶表面(11)下降至低于第二基材区域(14)的顶表面(12)，由此形成划分第一基材区域(13)和第二基材区域(14)的台阶(15)。
4.如前述权利要求中任一项所述的方法，其中，一个或多个硅半导体器件包括一个或多个n通道金属氧化物半导体场效应晶体管以及一个或多个p通道金属氧化物半导体场效应晶体管。
5.如前述权利要求中任一项所述的方法，其中，所述一种或多种硅半导体器件包括一个多个鳍型场效应晶体管。
6.如前述权利要求中任一项所述的方法，其中，所述一种或多种III-V半导体器件包括高电子迁移率晶体管。
7.如权利要求6所述的方法，其中，高电子迁移率晶体管具有T形金属栅极。
8.如权利要求5-7中任一项所述的方法，其中，通过替代金属栅极工艺形成一个或多个鳍型场效应晶体管和/或高电子迁移率晶体管。
9.如权利要求8所述的方法，其中，步骤b包括：
(i)在整个第二顶表面(12)和局部第一顶表面(111)上提供第一掩模(2)，使得围绕部分第一表面(11)的区域保持未被掩蔽，
(ii)通过蚀刻围绕该部分第一表面(11)的未掩蔽区域来形成围绕并限定第一基材区域(13)一部分(131)的沟槽(3)，
(iii)在第一基材区域(13)上提供介电材料(4)以填充沟槽(3)、覆盖第一基材部分(111)，并且介电材料(4)的顶表面(41)是平坦的且与存在于第二顶表面(12)上的第一掩模(2)的顶表面(21)共面，
(iv)在介电材料(4)的平坦顶表面(41)上提供第二掩模(5)，同时使至少部分第二基材区域(14)未被该第二掩模(5)掩蔽，
(v)在未被第二掩模(5)掩蔽的第二基材区域(14、141)中至少局部形成一个或多个硅半导体器件(6)，
(vi)在两个基材区域(13、14)上提供介电材料(7)，以使得介电材料(7)具有平坦顶表面，并且覆盖一个或多个至少局部形成的硅半导体器件，
(vii)用第三掩模(8)覆盖整个第二区域(14)，并使至少部分第一区域(13)未被该第三掩模(8)掩蔽，
(viii)对未掩蔽的第一区域(13)进行蚀刻，直至形成底部(91)暴露部分第一表面(11)的第一腔(9)，
(ix)在第一腔(9)底部(91)处形成第二腔(10)，第二腔(10)适用于III-V材料(35)在其中外延生长期间捕获缺陷，第二腔(10)具有完全被第一腔(9)底部(91)部分(911)围绕的开口(101)，
(x)III-V材料(35)在第二腔中外延生长，直至III-V材料完全填满第一腔(9)，以及
(xi)由所生长的III-V材料(35)至少局部形成一个或多个III-V半导体器件(351)。
10.如权利要求9所述的方法，其中，步骤(v)包括：形成一个或多个具有伪栅极的硅鳍型场效应晶体管，其中，步骤(xi)包括：形成具有伪栅极的高电子迁移率晶体管，所述方法还包括如下步骤：
(xii)在两个基材区域上提供介电材料，以使得介电材料具有与一个或多个硅鳍型场效应晶体管伪栅极的暴露表面共面的平坦顶表面，
(xiii)由金属栅极替代一个或多个硅鳍型场效应晶体管的伪栅极。
(xiv)在两个基材区域上提供介电材料，以使得介电材料具有覆盖一个或多个硅鳍型场效应晶体管金属栅极的平坦顶表面，
(xv)由金属栅极替代高电子迁移率应晶体管的伪栅极。
11.如权利要求9或权利要求10所述的方法，其中，步骤(iii)、(vi)、(xii)和/或(xiv)包括：提供硅氧化物作为介电材料，并且获得平坦顶表面包括硅氧化物的化学机械平面化步骤。
12.如权利要求9至11中任一项所述的方法，其中，一种或多种硅半导体器件包括一个多个鳍型场效应晶体管，其中，步骤(v)包括：
a.在硅基材中蚀刻一个或多个硅鳍片；
b.在第二基材区域中提供介电材料以覆盖一个或多个硅鳍片；
c.通过化学机械平面化使介电材料平面化，直至介电材料与一个或多个硅鳍片的顶表面共面；
d.使一个或多个鳍片周围的介电材料凹陷，以使得一个或多个硅鳍片局部裸露；
e.在一个或多个硅鳍片上形成伪栅极；
f.在一个或多个硅鳍片侧壁上形成间隔物；以及
g.形成源极和漏极。
13.如权利要求9-12中任一项所述的方法，其中，在步骤(ix)中形成的第二腔是V形槽。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040046479A (ko) * 2002-11-27 2004-06-05 한국전자통신연구원 반도체 소자의 제조 방법
US20080070355A1 (en) * 2006-09-18 2008-03-20 Amberwave Systems Corporation Aspect ratio trapping for mixed signal applications
US20080169474A1 (en) * 2003-03-03 2008-07-17 Cree, Inc. Integrated Nitride and Silicon Carbide-Based Devices and Methods of Fabricating Integrated Nitride-Based Devices
US20100213512A1 (en) * 2009-02-24 2010-08-26 Chih-Hsin Ko High-Mobility Channel Devices on Dislocation-Blocking Layers
JP2011035064A (ja) * 2009-07-30 2011-02-17 Renesas Electronics Corp 半導体装置、半導体基板、及び半導体基板の処理方法
US20130271208A1 (en) * 2011-12-19 2013-10-17 Intel Corporation Group iii-n transistors for system on chip (soc) architecture integrating power management and radio frequency circuits
US20140377922A1 (en) * 2013-06-21 2014-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Non-Planar Transistors with Replacement Fins and Methods of Forming the Same
WO2017171829A1 (en) * 2016-04-01 2017-10-05 Intel Corporation Gallium nitride nmos on si (111) co-integrated with a silicon pmos
WO2018007711A1 (fr) * 2016-07-06 2018-01-11 Exagan Dispositif cascode integre monolithiquement

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
EP2317554B1 (en) 2009-10-30 2014-04-09 Imec Integrated semiconductor substrate structure and method of manufacturing an integrated semiconductor substrate structure
DE102009051520B4 (de) 2009-10-31 2016-11-03 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit Schichtstrukturen zur Integration von III-V Halbleiterbauelementen
US8835988B2 (en) 2011-06-06 2014-09-16 Eta Semiconductor Inc. Hybrid monolithic integration
US9508640B2 (en) 2013-07-12 2016-11-29 GlobalFoundries, Inc. Multiple via structure and method
US9331076B2 (en) 2014-05-02 2016-05-03 International Business Machines Corporation Group III nitride integration with CMOS technology
DE112015006854T5 (de) 2015-08-28 2018-05-17 Intel Corporation Verfahren und Vorrichtungen zum Integrieren von III-N-Transistorschaltungen mit SI-Transistorschaltungen
US10153300B2 (en) 2016-02-05 2018-12-11 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device including a high-electron-mobility transistor (HEMT) and method for manufacturing the same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040046479A (ko) * 2002-11-27 2004-06-05 한국전자통신연구원 반도체 소자의 제조 방법
US20080169474A1 (en) * 2003-03-03 2008-07-17 Cree, Inc. Integrated Nitride and Silicon Carbide-Based Devices and Methods of Fabricating Integrated Nitride-Based Devices
US20080070355A1 (en) * 2006-09-18 2008-03-20 Amberwave Systems Corporation Aspect ratio trapping for mixed signal applications
US20100213512A1 (en) * 2009-02-24 2010-08-26 Chih-Hsin Ko High-Mobility Channel Devices on Dislocation-Blocking Layers
JP2011035064A (ja) * 2009-07-30 2011-02-17 Renesas Electronics Corp 半導体装置、半導体基板、及び半導体基板の処理方法
US20130271208A1 (en) * 2011-12-19 2013-10-17 Intel Corporation Group iii-n transistors for system on chip (soc) architecture integrating power management and radio frequency circuits
US20140377922A1 (en) * 2013-06-21 2014-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Non-Planar Transistors with Replacement Fins and Methods of Forming the Same
WO2017171829A1 (en) * 2016-04-01 2017-10-05 Intel Corporation Gallium nitride nmos on si (111) co-integrated with a silicon pmos
WO2018007711A1 (fr) * 2016-07-06 2018-01-11 Exagan Dispositif cascode integre monolithiquement

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