CN110890381A - 显示装置 - Google Patents

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Abstract

公开了显示装置。显示装置包括第一薄膜晶体管(TFT)、第二TFT、第一屏蔽层和第二屏蔽层，第一TFT包括第一半导体层，第一半导体层包括硅半导体；第二TFT包括第二半导体层，第二半导体层包括氧化物半导体；第一屏蔽层配置成与第一TFT重叠并且定位在衬底与第一TFT之间；并且第二屏蔽层配置成与第二TFT重叠并且定位在衬底与第二TFT之间。

Description

显示装置
相关申请的交叉引用
本申请要求于2018年9月7日提交的韩国专利申请第10-2018-0107379号的优先权和权益，该韩国专利申请出于所有目的通过引用并入本文，如同在本文中全面阐述一样。
技术领域
本发明的示例性实施方式总体上涉及显示装置。
背景技术
诸如有机发光显示装置、液晶显示(LCD)装置等的显示装置包括阵列衬底，阵列衬底包括薄膜晶体管(TFT)、电容器和多个布线。阵列衬底包括诸如TFT、电容器和布线的精细图案，并且这种显示装置由TFT、电容器和布线之间的复杂连接来驱动。
随着对具有紧凑尺寸和高分辨率的显示装置的需求增加，对显示装置的TFT、电容器和布线之间的有效空间布置、其连接结构，驱动方法和所实现图像的品质改善的需求也在增加。
在本背景技术部分中公开的上述信息仅用于理解本发明构思的背景，并因此，其可能包含不构成现有技术的信息。
发明内容
根据本发明的示例性实施方式构造的器件公开了包括具有改善的特性的晶体管的显示装置。
本发明构思的额外的特征将在下面的描述中阐述，并且部分地将通过该描述而显而易见，或者可通过实践本发明构思而习得。
根据一个或更多个实施方式，显示装置包括第一薄膜晶体管(TFT)(例如，参照图讨论的T1)、第二TFT(例如，参照图讨论的T3)、第一屏蔽层和第二屏蔽层，第一TFT包括第一半导体层，第一半导体层包括硅半导体；第二TFT包括第二半导体层，第二半导体层包括氧化物半导体，第二半导体层的一端连接到第一TFT的第一半导体层的一端，并且第二半导体层的另一端连接到第一TFT的栅电极；第一屏蔽层配置成与第一TFT重叠，第一屏蔽层介入在衬底与第一TFT之间；并且第二屏蔽层配置成与第二TFT重叠，第二屏蔽层介入在衬底与第二TFT之间。
第一屏蔽层和第二屏蔽层可定位在相同的层上。
第一屏蔽层和第二屏蔽层可定位在不同的层上。
第二屏蔽层可定位在与第一半导体层相同的层上。
第二屏蔽层可定位在与第一TFT的栅电极相同的层上。
显示装置还可包括与第一TFT重叠的电容器，其中，第二屏蔽层可定位在与电容器的一个电极相同的层上。
显示装置还可包括与第二屏蔽层重叠并且定位在第二屏蔽层与第二TFT之间的电容器。
电容器的一个电极可定位在与第一TFT的第一半导体层和第一TFT的与第一半导体层的沟道区重叠的栅电极中的一个相同的层上。
显示装置还可包括第一触摸传感器和第二触摸传感器中的至少一个，第一触摸传感器与第一TFT重叠，并且第二触摸传感器与第二屏蔽层重叠并且定位在第二屏蔽层与衬底之间。
第一屏蔽层可电连接到用于施加电源电压的电源线。
第一屏蔽层可电连接到用于施加初始化电压的电源线。
第一屏蔽层可电连接到第一半导体层。
第一屏蔽层可电连接到第一TFT的栅电极。
第二屏蔽层可电连接到用于施加初始化电压的电源线。
第二屏蔽层可电连接到第二TFT的栅电极。
第一TFT可为驱动晶体管，并且第二TFT可为开关晶体管。
第一TFT可为开关晶体管，并且第二TFT可为驱动晶体管。
根据一个或更多个实施方式，显示装置包括第一薄膜晶体管(TFT)、第二TFT、电容器、第一屏蔽层和第二屏蔽层，第一TFT包括第一半导体层，第一半导体层包括硅半导体；第二TFT包括第二半导体层，第二半导体层包括氧化物半导体；电容器与第一TFT重叠；第一屏蔽层与第一TFT重叠，第一屏蔽层介入在衬底与第一TFT之间；并且第二屏蔽层与第二TFT重叠，第二屏蔽层介入在衬底与第二TFT之间。
第一屏蔽层和第二屏蔽层上可施加有相同的电压。
第一屏蔽层和第二屏蔽层上可施加有不同的电压。
应理解，前面的一般描述和下面的详细描述都是示例性和解释性的，并且旨在提供对所要求保护的本发明的进一步解释。
附图说明
附图被包括以提供对本发明的进一步理解并且被并入并构成本说明书的一部分，附图示出了本发明的示例性实施方式并且与描述一同用于解释本发明构思。
图1是示意性地示出根据示例性实施方式的显示装置的平面图；
图2A、图2B、图2C和图2D是示出根据示例性实施方式构造的像素结构的剖面图；
图3A、图3B和图3C是示出根据另一示例性实施方式构造的像素结构的剖面图；
图4A、图4B和图4C是示出根据另一示例性实施方式构造的像素结构的剖面图；
图5是示出根据另一示例性实施方式构造的像素结构的剖面图；
图6A、图6B和图6C是示出根据另一示例性实施方式构造的像素结构的剖面图；
图7是根据示例性实施方式的图1中所示的像素的等效电路图；
图8是示意性地示出根据示例性实施方式的像素布置的视图；
图9是示意性地示出根据示例性实施方式的图7中所示的像素的晶体管和电容器的布局图；
图10是沿图9的剖面线I-I'和II-II'截取的剖面图；
图11是示意性地示出根据另一示例性实施方式的图7中所示的像素的晶体管和电容器的布局图；
图12是沿图11的剖面线III-III'和IV-IV'截取的剖面图；
图13是示意性地示出根据另一示例性实施方式的图7中所示的像素的晶体管和电容器的布局图；以及
图14是沿图13的剖面线V-V'和VI-VI'截取的剖面图。
具体实施方式
在下面的描述中，为了解释的目的，阐述了许多具体细节以提供对本发明的各种示例性实施方式或实现方式的透彻理解。如本文中所使用的，“实施方式”和“实现方式”为可互换的词，它们是采用本文中所公开的本发明构思中的一种或更多种的器件或方法的非限制性示例。然而，显而易见的是，各种示例性实施方式可在没有这些具体细节的情况下或者用一个或更多个等同布置的情况下实践。在其它实例中，公知的结构和器件以框图形式示出以避免不必要地混淆各种示例性实施方式。另外，各种示例性实施方式可为不同的，但不必是排他的。例如，在不背离本发明构思的情况下，示例性实施方式的特定形状、配置和特性可使用或实现在另一示例性实施方式中。
除非另有说明，否则所示的示例性实施方式应被理解为提供能够在实践中实现本发明构思的一些方式的不同细节的示例性特征。因此，除非另有说明，否则各种实施方式的特征、部件、模块、层、膜、面板、区域和/或方面等(在下文中单独称为或统称为“元件”)可在不背离本发明构思的情况下以其它方式组合、分离、互换和/或重新布置。
交叉影线和/或阴影在附图中的使用通常被提供以阐明相邻元件之间的边界。由此，除非另有说明，否则无论交叉影线或阴影的存在与否都不会传达或表明对特定材料、材料特性、尺寸、比例、所示元件之间的共性和/或元件的任何其它特性、属性、性能等的任何偏好或要求。另外，在附图中，出于清楚和/或描述的目的，元件的尺寸和相对尺寸可被夸大。当示例性实施方式可以不同方式实现时，具体工艺顺序可与所描述的顺序不同地执行。例如，两个连续描述的工艺可基本上同时进行或者以与描述的顺序相反的顺序进行。此外，相同的附图标记表示相同的元件。
当元件(例如，层)被称为在另一元件或层“上”、“连接到”或“联接到”另一元件或层时，该元件(例如，层)可直接在另一元件或层上、连接到或联接到另一元件或层，或者可存在有中间元件或层。然而，当元件或层被称为“直接”在另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，则不存在中间元件或层。为此，措辞“连接”可指示在具有或不具有中间元件的情况下的物理的、电气的和/或流体的连接。为了这种公开的目的，“X、Y和Z中的至少一个”和“选自由X、Y和Z构成的集群中的至少一个”可被解释为仅X、仅Y、仅Z或X、Y和Z中的两个或更多个的任何组合，例如XYZ、XYY、YZ和ZZ。如本文中所使用的，措辞“和/或”包括相关所列项目中的一个或更多个的任何和所有组合。
虽然措辞“第一”、“第二”等可在本文中用于描述各种类型的元件，但是这些元件不应受这些措辞的限制。这些措辞用于将一个元件与另一个元件区分开。因此，在不背离本公开的教导的情况下，下面讨论的第一元件可被称为第二元件。
空间相对措辞诸如“下面(beneath)”、“下方(below)”、“之下(under)”、“下(lower)”、“上方(above)”、“上(upper)”、“越过(over)”、“更高(higher)”、“侧(side)”(例如，如在“侧壁(sidewall)中”)等可在本文中出于描述性目的使用，并因此，用以描述如图中所示的一个元件与另一个元件的关系。除了图中描绘的取向以外，空间相对措辞还旨在涵盖设备在使用、操作和/或制造中的不同取向。例如，如果图中的设备被翻转，则被描述为在其它元件或特征“下方”或“下面”的元件将随后被取向为在其它元件或特征“上方”。因此，示例性措辞“下方”可包含上方和下方的取向这两者。此外，设备可以其它方式取向(例如，旋转90度或在其它取向)，并由此，本文中使用的空间相对描述词被相应地解释。
本文中所使用的术语是出于描述特定实施方式的目的，而不旨在限制。除非上下文另有明确说明，否则如本文所使用的单数形式“一(a)”、“一(an)”和“该(the)”也旨在包括复数形式。此外，当措辞“包括(comprise)”、“包括有(comprising)”、“包括(include)”和/或“包括有(including)”在本说明书中使用时，指示所陈述的特征、整体、步骤、操作、元件、部件和/或其集群的存在，但不排除一个或更多个其它特征、整体、步骤、操作、元件、部件和/或其集群的存在或添加。还注意，如本文所使用的，措辞“基本上(substantially)”、“约(about)”以及其它相似措辞用作近似的措辞而不是程度的措辞，并且由此，利用于考虑本领域普通技术人员将认识到的测量值、计算值和/或提供值的固有偏差。
本文中参照作为理想化的示例性实施方式和/或中间结构的示意性图示的剖面图和/或分解图对各种示例性实施方式进行描述。由此，由例如制造技术和/或公差的结果所导致的图示的形状的变化是可预期的。因此，本文中所公开的示例性实施方式不应必须被解释为受限于特定的所示的区域形状，而是包括由例如制造导致的形状上的偏差。通过这种方式，图中所示的区域本质上可为示意性的，并且这些区域的形状可不反映器件的区域的实际形状，并由此并不必须旨在限制。
如本领域中的惯例，在功能块、单元和/或模块方面，在附图中示出并描述了一些示例性实施方式。本领域技术人员将理解，这些块、单元和/或模块通过电子(或光学)电路(诸如可使用基于半导体的制造技术或其它制造技术形成的逻辑电路、分立部件、微处理器、硬连线电路、存储器元件、布线连接等)物理地实现。在由微处理器或其它相似硬件实现的块、单元和/或模块的情况下，可使用软件(例如，微代码)对它们进行编程和控制，以执行本文中所讨论的各种功能，并且可选择性由固件和/或软件来驱动。还预期到每个块、单元和/或模块可由专用硬件实现，或者作为执行一些功能的专用硬件与处理器(例如，一个或更多个编程的微处理器和相关联的电路)的组合来执行其它功能。而且，在不背离本发明构思的范围的情况下，一些示例性实施方式的每个块、单元和/或模块可在物理上分离成两个或更多个交互和分立的块、单元和/或模块。此外，在不背离本发明构思的范围的情况下，一些示例性实施方式的块、单元和/或模块可物理地组合成更复杂的块、单元和/或模块。
除非另有定义，否则本文中所使用的所有措辞(包括技术和科学措辞)具有与本公开所属技术领域的普通技术人员通常理解的含义相同的含义。除非在本文中明确地这样定义，否则诸如常用词典中定义的那些措辞应被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且不应以理想化或过于正式的含义来解释。
图1是示意性地示出根据示例性实施方式的显示装置的平面图。
包括各种显示装置(如有机发光器件(OLED))的像素PX可在衬底110的显示区域DA中定位在第一方向和第二方向上。像素PX可包括显示装置和用于驱动显示装置的像素电路。衬底110的外围区域PA中可定位有用于向显示区域DA传输电信号的各种布线和驱动电路(即，扫描驱动器、复用器(MUX)和数据驱动器)。
像素电路和驱动电路可使用多个薄膜晶体管(TFT)来实现，并且形成在衬底110上方。根据用于形成有源层的半导体材料，多个TFT可用氧化物半导体TFT或硅(Si)半导体TFT来实现。在像素电路和驱动电路中可使用满足诸如漏电流、切换速度、驱动强度和均匀性的所需标准的适当类型的TFT，从而可增强显示性能。
在根据实施方式的显示装置中，衬底110上方可形成有至少两种类型的TFT。至少两种类型的TFT包括硅(Si)半导体TFT和氧化物半导体TFT，硅(Si)半导体TFT具有包括有Si材料的半导体层，并且氧化物半导体TFT具有包括有氧化物的半导体层。Si半导体TFT可为低温多晶硅(LTPS)TFT、非晶硅(a-si)TFT或多晶硅(p-si)TFT。
因为Si材料具有相对高的电子迁移率并因此具有低能量功耗和优异的可靠性，所以Si半导体TFT可应用于像素电路的驱动TFT和驱动电路的TFT。
氧化物半导体材料具有低于Si材料的关断电流的关断电流。因此，氧化物半导体TFT可应用于具有短的导通时间并且保持长的关断时间的开关TFT。而且，因为关断电流小并且辅助电容的尺寸可减小，所以氧化物半导体TFT适用于高分辨率显示装置。
在根据一个或更多个实施方式的显示装置中，不同类型的TFT(诸如氧化物半导体TFT(在下文中称为“氧化物TFT”)和硅半导体TFT(在下文中称为“Si TFT”))可应用于像素电路和驱动电路。在一个或更多个实施方式中，氧化物TFT可为n沟道TFT(即，n沟道金属氧化物半导体(NMOS)TFT)，并且Si TFT可为p沟道TFT或n沟道TFT(即，p沟道金属氧化物半导体(PMOS)TFT或NMOS TFT)。
在根据各种实施方式的显示装置中，不同类型的硅TFT和氧化物TFT定位在相同的衬底上方，从而可提供最佳功能。
图2A、图2B、图2C和图2D是示出根据示例性实施方式构造的像素结构的剖面图。图2A、图2B、图2C和图2D示出了第二屏蔽层的位置彼此不同的实施方式。在下文中，将基于图2A对示例性实施方式进行描述，并且在图2B至图2D中，将省略图2A的冗余描述。
参照图2A，根据示例性实施方式的像素PX1可包括定位在衬底110上方的第一晶体管M1、第二晶体管M2和电容器Cst。衬底110的顶表面可由第一方向(参见图1)和第二方向(参见图1)限定。
第一晶体管M1和第二晶体管M2可定位在不同的层上。第二晶体管M2可定位在第一晶体管M1的上层上。电容器Cst可与第一晶体管M1重叠。第一晶体管M1可为Si TFT。第二晶体管M2可为氧化物TFT。
第一晶体管M1可包括第一半导体层21、第一栅电极22、第一源电极23和第一漏电极24。第二晶体管M2可包括第二半导体层31、第二栅电极32、第二源电极33和第二漏电极34。电容器Cst可包括第一电极41和第二电极43。
第一晶体管M1与衬底110之间可定位有第一屏蔽层120，并且第二晶体管M2与衬底110之间可定位有第二屏蔽层130a。第一屏蔽层120可定位成与第一晶体管M1重叠，并且第二屏蔽层130a可定位成与第二晶体管M2重叠。
由于从外部引入的光和施加到电路器件的电压的变化，可能会对衬底110引发电荷，这可能影响TFT的半导体层。因此，TFT的特性(如阈值电压)被改变，从而可能发生残像和/或可能降低发光均匀性。
在示例性实施方式中，第一屏蔽层120和第二屏蔽层130a中的每个可定位在衬底110与第一晶体管M1和第二晶体管M2之间，并且根据晶体管的半导体类型和沟道类型，适当的电压被施加到第一屏蔽层120和第二屏蔽层130a中的每个，从而使得第一晶体管M1和第二晶体管M2不受外部光和衬底110的电势的影响，并且可增强晶体管特性。
衬底110上可定位有缓冲层10，并且第一晶体管M1、第二晶体管M2和电容器Cst可定位在缓冲层10上。
与第一晶体管M1对应的区域中的第一屏蔽层120和与第二晶体管M2对应的区域中的第二屏蔽层130a可定位在缓冲层10上。
第一屏蔽层120和第二屏蔽层130a中的每个可包括金属，并且可具有单层或多层结构。例如，第一屏蔽层120和第二屏蔽层130a可具有包括有钼(Mo)的单层结构。在另一示例性实施方式中，第一屏蔽层120和第二屏蔽层130a可具有三层结构，该三层结构包括顺序地定位在缓冲层10上的包括有钛(Ti)的第一层、包括有铝(Al)的第二层和包括有Ti的第三层。
第一屏蔽层120和第二屏蔽层130a上可定位有第一绝缘层11。第一晶体管M1的第一半导体层21可定位在第一绝缘层11上。第一半导体层21可包括多晶硅。
第一半导体层21上可定位有第二绝缘层12。第二绝缘层12上可定位有第一栅电极22。第一栅电极22可用作电容器Cst的第一电极41。第一栅电极22上可定位有第三绝缘层13。电容器Cst的第二电极43可定位在第三绝缘层13上。电容器Cst的第二电极43上可定位有第四绝缘层14。
第二晶体管M2的第二半导体层31可定位在第四绝缘层14上。第二半导体层31可包括氧化物半导体。氧化物半导体可包括诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)和Ti的金属的氧化物，或者诸如Zn、In、Ga、Sn、Ti的金属与它们的氧化物的混合物。例如，氧化物半导体可由基于氧化锌的材料形成，例如，氧化锌、氧化铟锌或氧化镓铟锌。在一些示例性实施方式中，氧化物半导体可为In-Ga-Zn-O(IGZO)半导体，其中ZnO中包含诸如In和Ga的金属。
第二半导体层31上可定位有第五绝缘层15。第二栅电极32可定位在第五绝缘层15上。第二栅电极32上可定位有第六绝缘层16。
第一晶体管M1的第一源电极23和第一漏电极24以及第二晶体管M2的第二源电极33和第二漏电极34可定位在第六绝缘层16上。
第一晶体管M1和第二晶体管M2上方可定位有第七绝缘层17。第七绝缘层17上可定位有导电层140。导电层140可为用于将像素PX的包括有第一晶体管M1和第二晶体管M2的多个晶体管和电容器Cst之中的一个电极电连接到像素电极PE的连接电极。导电层140上可定位有第八绝缘层18。像素电极PE可定位在第八绝缘层18上。像素电极PE的边缘处可定位有第九绝缘层19。像素电极PE可电连接到导电层140。
在图2B中所示的像素PX2中，第二屏蔽层130b形成在与第一晶体管M1的第一半导体层21相同的层上。第一晶体管M1的第一半导体层21和第二屏蔽层130b可定位在第一绝缘层11上。第一半导体层21可包括多晶硅。
第一屏蔽层120可包括金属并且具有单层或多层结构。第二屏蔽层130b可由与第一半导体层21的材料相同的材料形成，并且可包括多晶硅。第二绝缘层12可定位在第一半导体层21和第二屏蔽层130b上。
在图2C中所示的像素PX3中，第二屏蔽层130c形成在与第一晶体管M1的第一栅电极22相同的层上。第一晶体管M1的第一栅电极22和第二屏蔽层130c可定位在第二绝缘层12上。
第一屏蔽层120可包括金属，并且可具有单层或多层结构。第二屏蔽层130c可包括与第一栅电极22的材料相同的材料。第三绝缘层13可定位在第一栅电极22和第二屏蔽层130c上。
在图2D中所示的像素PX4中，第二屏蔽层130d形成在与电容器Cst的第二电极43相同的层上。电容器Cst的第二电极43和第二屏蔽层130d可定位在第三绝缘层13上。
第一屏蔽层120可包括金属，并且可具有单层或多层结构。第二屏蔽层130d可包括与第二电极43的材料相同的材料。第四绝缘层14可定位在第二电极43和第二屏蔽层130d上。
图2A、图2B、图2C和图2D中所示的第一屏蔽层120和第二屏蔽层130a、130b、130c和130d中的每个可电连接到不同的导电层，从而使得不同的电压可从导电层施加到第一屏蔽层120和第二屏蔽层130a、130b、130c和130d。导电层可为像素PX内的电路器件的电极，或者是用于向像素PX施加信号或电压的布线。
在示例性实施方式中，图2A、图2B、图2C和图2D中所示的第一晶体管M1可为p沟道晶体管，并且图2A、图2B、图2C和图2D中所示的第二晶体管M2可为n沟道晶体管。在这种情况下，第一屏蔽层120可与电连接到正(+)恒定电压源的电源线或者电连接到负(-)恒定电压源的电源线电连接。第二屏蔽层130a、130b、130c和130d中的每个可与第二晶体管M2的第二栅电极32电连接，或者与电连接到负(-)恒定电压源的电源线电连接。
在另一示例性实施方式中，图2A、图2B、图2C和图2D中所示的第一晶体管M1可为n沟道晶体管，并且图2A、图2B、图2C和图2D中所示的第二晶体管M2可为n沟道晶体管。在这种情况下，第一屏蔽层120可与第一晶体管M1的第一栅电极22或第一源电极23电连接，或者与电连接到负(-)恒定电压源的电源线电连接。第二屏蔽层130a、130b、130c和130d中的每个可与第二晶体管M2的第二栅电极32电连接，或者与电连接到负(-)恒定电压源的电源线电连接。
在另一示例性实施方式中，图2A、图2B、图2C和图2D中所示的第一屏蔽层120和第二屏蔽层130a、130b、130c和130d也可被电浮置。
当相同的电压施加到图2A、图2B、图2C和图2D所示的第一屏蔽层120和第二屏蔽层130a、130b、130c和130d，或者图2A、图2B、图2C和图2D中所示的第一屏蔽层120和第二屏蔽层130a、130b、130c和130d被电浮置时，第一屏蔽层120和第二屏蔽层130a、130b、130c和130d可彼此电连接。此时，第一屏蔽层120和第二屏蔽层130a可不彼此分离，而是可一体地形成。
图3A、图3B和图3C是示出根据另一示例性实施方式构造的像素结构的剖面图。由于配置成进一步改善第二晶体管M2的光学特性并且设置在第二晶体管M2下方的电容器C1、C2和C3，因此图3A、图3B和图3C中所示的像素PX5、PX6和PX7与图2A中所示的像素PX1不同。在下文中，将省略图2A的冗余描述，并且将描述它们的不同之处。
在图3A中所示的像素PX5中，第一电容器C1可设置在第二晶体管M2与第二屏蔽层130a之间。第一电容器C1可包括下电极181和上电极182。下电极181可定位在第一绝缘层11上，并且上电极182可定位在第二绝缘层12上。下电极181可包括与用于形成第一晶体管M1的第一半导体层21的材料相同的材料。上电极182可包括与用于形成第一晶体管M1的第一栅电极22的材料相同的材料。
第一电容器C1的上电极182可电连接到第二屏蔽层130a，并且第一电容器C1的下电极181可被电浮置。在另一示例性实施方式中，第一电容器C1的上电极182和下电极181均可被电浮置。
在图3B中所示的像素PX6中，第二电容器C2可设置在第二晶体管M2与第二屏蔽层130a之间。第二电容器C2可包括下电极183和上电极184。下电极183可定位在第一绝缘层11上，并且上电极184可定位在第三绝缘层13上。下电极183可包括与用于形成第一晶体管M1的第一半导体层21的材料相同的材料。上电极184可包括与用于形成电容器Cst的第二电极43的材料相同的材料。
第二电容器C2的上电极184可电连接到第二屏蔽层130a，并且第二电容器C2的下电极183可被电浮置。在另一示例性实施方式中，第二电容器C2的上电极184和下电极183均可被电浮置。
在图3C中所示的像素PX7中，第三电容器C3可设置在第二晶体管M2与第二屏蔽层130a之间。第三电容器C3可包括下电极185和上电极186。下电极185可定位在第二绝缘层12上，并且上电极186可定位在第三绝缘层13上。下电极185可包括与用于形成第一晶体管M1的第一栅电极22的材料相同的材料。上电极186可包括与用于形成电容器Cst的第二电极43的材料相同的材料。
第三电容器C3的上电极186可电连接到第二屏蔽层130a，并且第三电容器C3的下电极185可被电浮置。在另一示例性实施方式中，第三电容器C3的上电极186和下电极185均可被电浮置。
图4A、图4B和图4C是示出根据示例性实施方式构造的像素结构的剖面图。在图4A、图4B和图4C中所示的像素中，第二晶体管M2下方设置有触摸传感器TS。在下文中，将省略图2A的冗余描述，并且将描述它们的不同之处。
在图4A、图4B和图4C中所示的像素PX8、PX9和PX10中，触摸传感器TS可定位在第二晶体管M2下方。触摸传感器TS可包括定位在缓冲层10上方并且彼此分开的第一触摸电极TE1和第二触摸电极TE2。第一触摸电极TE1和第二触摸电极TE2可包括与用于形成第一晶体管M1下方的第一屏蔽层120的材料相同的材料。第一触摸电极TE1和第二触摸电极TE2中的每个可为传输电极和接收电极中的一种。
参照图4A，触摸传感器TS上可定位有第二屏蔽层130b。也就是说，第二屏蔽层130b可定位在触摸传感器TS与第二晶体管M2之间。第二屏蔽层130b可定位在第一绝缘层11上，并且由与形成第一晶体管M1的第一半导体层21的材料相同的材料形成。
参照图4B，触摸传感器TS上可定位有第二屏蔽层130c。也就是说，第二屏蔽层130c可定位在触摸传感器TS与第二晶体管M2之间。第二屏蔽层130c可定位在第二绝缘层12上，并且由与用于形成第一晶体管M1的第一栅电极22的材料相同的材料形成。
参照图4C，触摸传感器TS上可定位有第二屏蔽层130d。也就是说，第二屏蔽层130d可定位在触摸传感器TS与第二晶体管M2之间。第二屏蔽层130d可定位在第三绝缘层13上，并且由与用于形成电容器Cst的第二电极43的材料相同的材料形成。
图5是示出根据示例性实施方式构造的像素结构的剖面图。在图5中所示的像素PX11中，触摸传感器TS设置在第一晶体管M1上方。在下文中，将省略图2A的冗余描述，并且将描述它们的不同之处。
在图5中所示的像素PX11中，第五绝缘层15上方可定位有第一触摸电极TE1，第一触摸电极TE1上方可定位有第六绝缘层16，并且第六绝缘层16上方可定位有第二触摸电极TE2。第一触摸电极TE1和第二触摸电极TE2中的每个可为传输电极和接收电极中的一种。
图6A、图6B和图6C是示出根据另一示例性实施方式构造的像素结构的剖面图。在图6A、图6B和图6C中，第二晶体管M2下方设置有第二触摸传感器TS2，并且第一晶体管M1上方设置有第一触摸传感器TS1。
参照图6A，在像素PX12中，第一晶体管M1下方可设置有第一屏蔽层120，并且第二晶体管M2下方可设置有第二屏蔽层130b。第二触摸传感器TS2可设置在第二屏蔽层130b下方。第二触摸传感器TS2包括定位在缓冲层10上方并且彼此分开的第一触摸电极TE21和第二触摸电极TE22，并且可定位在与第一屏蔽层120相同的层上。第一触摸传感器TS1可设置在第一晶体管M1上方。第一触摸传感器TS1可包括第五绝缘层15上方的第一触摸电极TE11和第六绝缘层16上方的第二触摸电极TE12。
参照图6B，在像素PX13中，第一屏蔽层120可设置在第一晶体管M1下方，并且第二屏蔽层130c可设置在第二晶体管M2下方。第二触摸传感器TS2可设置在第二屏蔽层130c下方。第二触摸传感器TS2可包括定位在缓冲层10上方并且彼此分开的第一触摸电极TE21和第二触摸电极TE22，并且可定位在与第一屏蔽层120相同的层上。第一触摸传感器TS1可设置在第一晶体管M1上方。第一触摸传感器TS1可包括第五绝缘层15上方的第一触摸电极TE11和第六绝缘层16上方的第二触摸电极TE12。
参照图6C，在像素PX14中，第一屏蔽层120可设置在第一晶体管M1下方，并且第二屏蔽层130d可设置在第二晶体管M2下方。第二触摸传感器TS2可设置在第二屏蔽层130d下方。第二触摸传感器TS2可包括定位在缓冲层10上方并且彼此分开的第一触摸电极TE21和第二触摸电极TE22，并且可定位在与第一屏蔽层120相同的层上。第一触摸传感器TS1可设置在第一晶体管M1上方。第一触摸传感器TS1可包括第五绝缘层15上方的第一触摸电极TE11和第六绝缘层16上方的第二触摸电极TE12。
图7是根据示例性实施方式的图1中所示的像素的等效电路图。
参照图7，像素PX包括显示装置和用于通过从多个布线接收信号来驱动显示装置的像素电路。在下文中，将描述具有OLED作为显示装置的像素PX作为示例性实施方式。
在图7中，每个像素PX中设置有第一扫描线131、发光控制线133、第二扫描线151、第三扫描线153、数据线171、初始化电压线141和电源电压线161。然而，示例性实施方式不限于此。在另一示例性实施方式中，第一扫描线131、发光控制线133、第二扫描线151、第三扫描线153和数据线171中的至少一个、初始化电压线141和电源电压线161可在相邻像素中共享。
在示例性实施方式中，可应用图2A、图2B、图2C、图2D、图3A、图3B、图3C、图4A、图4B、图4C、图5、图6A、图6B和图6C中所示的不同类型的TFT，从而可优化像素PX的性能。例如，驱动晶体管(例如，T1)可用硅晶体管(例如，NMOS硅晶体管或PMOS硅晶体管)形成，并且开关晶体管(如其它晶体管，例如，T2、T3、T4、T5、T6和T7)可用氧化物晶体管(例如，NMOS氧化物晶体管，或NMOS和/或PMOS硅晶体管和NMOS氧化物晶体管的组合)形成。在另一示例中，驱动晶体管(例如，T1)可用NMOS氧化物晶体管形成，并且其它晶体管(例如，T2、T3、T4、T5、T6和T7)可用硅晶体管，或NMOS和/或PMOS硅晶体管和NMOS氧化物晶体管的组合形成。
在图7中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7之中的第三晶体管T3和第四晶体管T4为NMOS氧化物晶体管，并且其它晶体管为PMOS硅晶体管。
信号线包括用于传输第一扫描信号GWP的第一扫描线131、用于传输第二扫描信号GWN的第二扫描线151、用于传输第三扫描信号GI的第三扫描线153、用于传输发光控制信号EM的发光控制线133和在与第一扫描线131交叉的同时用于传输数据信号DATA的数据线171。
电源电压线161将第一电源电压ELVDD传输到第一晶体管T1，并且初始化电压线141将用于初始化第一晶体管T1和像素电极的初始化电压VINT传输到像素PX。
像素PX的像素电路可包括多个晶体管T1至T7和电容器Cst。根据晶体管的类型(p型或n型)和/或工作条件，图7的第一电极E11、E21、E31、E41、E51、E61和E71以及第二电极E12、E22、E32、E42、E52、E62和E72可为源电极(源区)或漏电极(漏区)。第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7可用TFT来实现。
第一晶体管T1包括连接到电容器Cst的第一电极Cst1的栅电极G1、经由第五晶体管T5连接到电源电压线161的第一电极E11以及经由第六晶体管T6电连接到OLED的像素电极的第二电极E12。第一晶体管T1用作驱动晶体管，根据第二晶体管T2的开关操作而接收数据信号DATA，并将电流供给到OLED。
第二晶体管T2包括连接到第一扫描线131的栅电极G2、连接到数据线171的第一电极E21以及连接到第一晶体管T1的第一电极E11的第二电极E22。第二晶体管T2根据经由第一扫描线131传输的第一扫描信号GWP而被导通，并且执行将从数据线171传输的数据信号DATA传输到第一晶体管T1的第一电极E11的开关操作。
第三晶体管T3包括连接到第二扫描线151的栅电极G3、连接到第一晶体管T1的第二电极E12的第一电极E31以及连接到电容器Cst的第一电极Cst1、第四晶体管T4的第二电极E42和第一晶体管T1的栅电极G1的第二电极E32。第一电极E31经由第六晶体管T6连接到OLED的像素电极。第三晶体管T3根据经由第二扫描线151传输的第二扫描信号GWN而被导通，并且二极管连接第一晶体管T1。
第四晶体管T4包括连接到第三扫描线153的栅电极G4、连接到初始化电压线141的第一电极E41以及连接到电容器Cst的第一电极Cst1、第三晶体管T3的第二电极E32和第一晶体管T1的栅电极G1的第二电极E42。第四晶体管T4根据经由第三扫描线153传输的第三扫描信号GI而被导通，并且将初始化电压VINT传输到第一晶体管T1的栅电极G1，从而初始化第一晶体管T1的栅极电压。
第五晶体管T5包括连接到发光控制线133的栅电极G5、连接到电源电压线161的第一电极E51以及连接到第一晶体管T1的第一电极E11和第二晶体管T2的第二电极E22的第二电极E52。
第六晶体管T6包括连接到发光控制线133的栅电极G6、连接到第一晶体管T1的第二电极E12和第三晶体管T3的第一电极E31的第一电极E61以及连接到OLED的像素电极的第二电极E62。
第五晶体管T5和第六晶体管T6根据经由发光控制线133传输的发光控制信号EM而被同时导通，从而使得电流流过OLED。
第七晶体管T7包括连接到第一扫描线131的栅电极G7、连接到第六晶体管T6的第二电极E62和OLED的像素电极的第一电极E71以及连接到初始化电压线141的第二电极E72。第七晶体管T7根据经由第一扫描线131传输的第一扫描信号GWP而被导通，从而使得OLED的像素电极的电压被初始化。
电容器Cst包括连接到第一晶体管T1的栅电极G1的第一电极Cst1和连接到电源电压线161的第二电极Cst2。电容器Cst的第一电极Cst1连接到第三晶体管T3的第二电极E32和第四晶体管T4的第二电极E42。
OLED包括像素电极和面向像素电极的公共电极，并且第二电源电压ELVSS可被施加到OLED的公共电极。OLED从第一晶体管T1接收电流并发光，从而显示图像。
图8是示意性地示出根据示例性实施方式的像素布置的视图。
图8中示出了k行和p列中的像素PX(k,p)、k行和(p+1)列中的像素PX(k,p+1)、k行和(p+2)列中的像素PX(k,p+2)、(k+1)行和p列中的像素PX(k+1,p)、(k+1)行和(p+1)列中的像素PX(k+1,p+1)以及(k+1)行和(p+1)列中的像素PX(k+1,p+1)。此处，k和p为奇数。
参照图8，连接到每列中的奇数行中的扫描线SLk的像素PX的像素电路和连接到每列中的偶数行中的扫描线SLk+1的像素PX的像素电路可具有左右对称结构。例如，像素PX(k,p)和像素PX(k+1,p)的第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7的左右布置彼此相对，并且像素PX(k,p+1)和像素PX(k+1,p+1)的第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7的左右布置彼此相对。然而，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7与电容器Cst之间的连接关系是相同的。
而且，排列在相邻列中的相同行中的一对像素PX的像素电路可具有左右对称性。例如，像素PX(k,p)和像素PX(k,p+1)的第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7的左右布置彼此相对，并且像素PX(k+1,p+1)和像素PX(k+1,p+2)的第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7的左右布置彼此相对。然而，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7与电容器Cst之间的连接关系是相同的。排列在相邻列中的相同行中的一对像素PX可共享初始化电压线VLk或VLk+1，其中，k为奇数。
第一数据线DL1和第二数据线DL2可在每列中彼此分开。一对第一数据线DL1和一对第二数据线DL2可在两个相邻列之间彼此相邻。每列中的两个数据线DL1和DL2包括连接到奇数行中的像素PX的第一数据线DL1和连接到偶数行中的像素PX的第二数据线DL2。也就是说，奇数行中的像素PX连接到第一数据线DL1，并且偶数行中的像素PX连接到第二数据线DL2。
图9是示意性地示出根据示例性实施方式的图7中所示的像素的晶体管和电容器的布局图。图10是沿图9的剖面线I-I'和II-II'截取的剖面图。
图9中示出了排列在相邻列中的相同行中的一对像素PX。该对像素PX具有左右对称结构，并且该对像素PX与初始化电压线141接触的位置相同(彼此重叠)。在图9中，在每个像素PX中第二屏蔽层130a为岛型。也就是说，左像素PX的第二屏蔽层130a和右像素PX的第二屏蔽层130a彼此分离。在下文中，将描述图中的左像素PX，并且当然，这适用于右像素PX。
根据示例性实施方式的显示装置的像素PX可包括在第一方向上延伸的多个布线和在与第一方向相交的第二方向上延伸的多个布线。第一扫描线131、第二扫描线151、第三扫描线153、发光控制线133和初始化电压线141在第一方向上延伸。数据线(未示出)和电源电压线161在第二方向上延伸。
而且，像素PX可包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7以及电容器Cst。第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7中的每个可包括半导体层和栅电极，半导体层包括源区、漏区和位于源区与漏区之间的沟道区，并且栅电极在与沟道区对应的位置处与半导体层隔离。
在当前实施方式中，第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7可为硅TFT和p沟道晶体管。第三晶体管T3和第四晶体管T4可为氧化物TFT和n沟道晶体管。
图9中所示的晶体管的第一电极和第二电极中的每个可为源电极(源区)或漏电极(漏区)。
缓冲层10定位在衬底110上方，并且第一屏蔽层120和第二屏蔽层130a定位在缓冲层10上。
衬底110可包括玻璃材料、陶瓷材料、金属材料、塑料材料或柔性或可弯曲材料。衬底110可具有上述材料的单层或多层结构，并且当衬底110具有多层结构时，衬底110还可包括无机层。在一些示例性实施方式中，衬底110可具有有机/无机/有机材料的结构。
缓冲层10可包括氧化物层(如氧化硅(SiOx))和/或氮化物层(如氮化硅(SiNx))。缓冲层10可被省略。
第一屏蔽层120可定位成至少与第一晶体管T1重叠，并且第二屏蔽层130a可定位成至少与第三晶体管T3和第四晶体管T4重叠。
第一屏蔽层120可经由穿透第一绝缘层11、第二绝缘层12、第三绝缘层13、第四绝缘层14、第五绝缘层15和第六绝缘层16的接触孔CH1与电连接到正(+)恒定电压源的电源电压线161电连接。第二屏蔽层130a可经由穿透第一绝缘层11、第二绝缘层12和第三绝缘层13的接触孔CH2与电连接到负(-)恒定电压源的初始化电压线141电连接。
第一屏蔽层120和第二屏蔽层130a可包括金属并且具有单层或多层结构。例如，第一屏蔽层120和第二屏蔽层130a可具有包括有Mo的单层结构。在另一示例性实施方式中，第一屏蔽层120和第二屏蔽层130a可具有三层结构，该三层结构包括顺序地定位在缓冲层10上方的包括有Ti的第一层、包括有Al的第二层和包括有Ti的第三层。
第一绝缘层11可定位在第一屏蔽层120和第二屏蔽层130a上方，并且第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的半导体层定位在第一绝缘层11上方。
第一绝缘层11可包括无机材料，无机材料包括氧化物或氮化物。例如，第一绝缘层11可包括氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)或氧化锌(ZnO2)。
第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的半导体层可定位在相同的层上并包括相同的材料。例如，半导体层可包括多晶硅。
第一晶体管T1、第二晶体管T2、第五晶体管T5和第六晶体管T6的半导体层可彼此连接并且以各种形式弯曲。第七晶体管T7的半导体层可连接到前一行中的第六晶体管T6的半导体层。
第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的半导体层中的每个可包括沟道区、位于沟道区的两侧处的源区和漏区。可执行沟道区中的第一次掺杂以及栅电极被用作掩模的源区和漏区中的第二次掺杂。在示例性实施方式中，第一次掺杂可被省略。
第二绝缘层12可定位在第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的半导体层上方，并且第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的栅电极G1、G2、G5、G6和G7可定位在第二绝缘层12上方。第一扫描线131和发光控制线133可由与用于形成第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的材料相同的材料形成，并且第一扫描线131和发光控制线133可在第一方向上延伸。
第二绝缘层12可包括无机材料，无机材料包括氧化物或氮化物。例如，第二绝缘层12可包括氧化硅(SiO2)、氮化硅(SiNx)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)或氧化锌(ZnO2)。
栅电极G1、G2、G5、G6和G7可包括Mo、铜(Cu)和Ti，并且具有单层或多层结构。
第一晶体管T1的半导体层(A1，参见图10)包括第一电极E11、第二电极E12和位于第一电极E11与第二电极E12之间的沟道区。在平面中，第一晶体管T1的栅电极G1与沟道区重叠。第一晶体管T1的半导体层A1具有曲线，以使得沟道区可形成为长的，并因此可增大施加到第一晶体管T1的栅电极G1的栅极电压的驱动范围。第一晶体管T1的半导体层A1的形状的各种实施方式，诸如“匚”、“己”、“S”、“M”和“W”形状是可能的。第一晶体管T1的栅电极G1为岛型，并且与第一晶体管T1的沟道区重叠。第二绝缘层12位于第一晶体管T1的栅电极G1与第一晶体管T1的半导体层A1之间。
第一晶体管T1的栅电极G1经由连接电极162电连接到第三晶体管T3的第二电极E32和第四晶体管T4的第二电极E42。连接电极162设置在第六绝缘层16上，并且可经由至少穿透第六绝缘层16的接触孔与第一晶体管T1的栅电极G1、第三晶体管T3的第二电极E32和第四晶体管T4的第二电极E42中的每个接触。
第二晶体管T2的半导体层包括第一电极E21、第二电极E22和位于第一电极E21与第二电极E22之间的沟道区。在平面中，第二晶体管T2的栅电极G2与沟道区重叠，并且由第一扫描线131的一部分形成。第二晶体管T2的第一电极E21经由连接电极163电连接到数据线(未示出)。连接电极163可设置在第六绝缘层16上，并且可经由至少穿透第六绝缘层16的接触孔与第二晶体管T2的第一电极E21接触。数据线可形成在连接电极163上的第七绝缘层17上方。数据线可经由第七绝缘层17的接触孔与连接电极163接触。第二晶体管T2的第二电极E22连接到第一晶体管T1的第一电极E11。
第五晶体管T5的半导体层包括第一电极E51、第二电极E52和位于第一电极E51与第二电极E52之间的沟道区。在平面中，第五晶体管T5的栅电极G5与沟道区重叠，并且由发光控制线133的一部分形成。第五晶体管T5的第一电极E51经由至少穿透第六绝缘层16的接触孔电连接到电源电压线161。电源电压线161可设置在第六绝缘层16上方。第五晶体管T5的第二电极E52连接到第一晶体管T1的第一电极E11。
第六晶体管T6的半导体层包括第一电极E61、第二电极E62和位于第一电极E61与第二电极E62之间的沟道区。在平面中，第六晶体管T6的栅电极G6与沟道区重叠，并且由发光控制线133的一部分形成。第六晶体管T6的第一电极E61连接到第一晶体管T1的第二电极E12。第六晶体管T6的第一电极E61经由连接电极164电连接到第三晶体管T3的第一电极E31。连接电极164可设置在第六绝缘层16上，并且可经由至少穿透第六绝缘层16的接触孔与第三晶体管T3的第一电极E31接触。第三晶体管T3的第一电极E31设置在第四绝缘层14上。第六晶体管T6的第二电极E62经由连接电极165电连接到OLED的像素电极PE。连接电极165可设置在第六绝缘层16上，并且可经由至少穿透第六绝缘层16的接触孔与第六晶体管T6的第二电极62接触。
第七晶体管T7的半导体层包括第一电极E71、第二电极E72和位于第一电极E71与第二电极E72之间的沟道区。在平面中，第七晶体管T7的栅电极G7与沟道区重叠，并且由第一扫描线131的一部分形成。第七晶体管T7的第二电极E72经由连接电极166电连接到第四晶体管T4的第一电极E41和初始化电压线141。连接电极166可设置在第六绝缘层16上，并且可经由至少穿透第六绝缘层16的接触孔与第四晶体管T4的第一电极E41、第七晶体管T7的第二电极E72和初始化电压线141中的每个接触。第七晶体管T7的第一电极E71连接到前一行中的第六晶体管T6的第二电极E62。
第三绝缘层13定位在第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的栅电极G1、G2、G5、G6和G7上方。电容器Cst的第二电极Cst2定位在第三绝缘层13上方。定位在与电容器Cst的第二电极Cst2相同的层上并且由与用于形成电容器Cst的第二电极Cst2的材料相同的材料形成的初始化电压线141在第一方向上延伸。
第三绝缘层13可包括无机材料，无机材料包括上述氧化物或氮化物。电容器Cst的第二电极Cst2可包括Mo、Cu和Ti，并且可具有单层或多层结构。
电容器Cst与第一晶体管T1重叠。电容器Cst包括第一电极Cst1和第二电极Cst2。电容器Cst的第一电极Cst1为第一晶体管T1的栅电极G1。也就是说，应理解，电容器Cst的第一电极Cst1和第一晶体管T1的栅电极G1可形成为一体。电容器Cst的第一电极Cst1与相邻的像素PX分离，具有矩形形状，并且使用与用于形成第一扫描线131和发光控制线133的材料相同的材料定位在与第一扫描线131和发光控制线133相同的层上。在第三绝缘层13位于第一电极Cst1与第二电极Cst2之间的状态下，电容器Cst的第二电极Cst2覆盖整个第一电极Cst1，并且与第一电极Cst1重叠。在这种情况下，第三绝缘层13用作电容器Cst的介电层。电容器Cst的第二电极Cst2可包括开口SOP。通过在与用于暴露第一电极Cst1的一部分的接触孔对应的位置处去除第二电极Cst2的一部分来形成开口SOP，并且可具有闭合的曲线形状。连接电极162可经由位于开口SOP中的接触孔连接到第一电极Cst1。第二电极Cst2可经由至少穿透第六绝缘层16的接触孔连接到电源电压线161。
包括有氧化物半导体的晶体管T3和T4可定位在包括有硅半导体的晶体管T1、T2、T5、T6和T7和电容器Cst上方。
电容器Cst的第二电极Cst2上方定位有第四绝缘层14。第三晶体管T3的半导体层(A3，参见图10)和第四晶体管T4的半导体层(A4，参见图10)定位在第四绝缘层14上方。第三晶体管T3的半导体层A3和第四晶体管T4的半导体层A4定位在相同的层上并包括相同的材料。例如，半导体层可包括氧化物半导体。
第四绝缘层14可包括无机材料，无机材料包括上述氧化物或氮化物。
第三晶体管T3的半导体层A3和第四晶体管T4的半导体层A4可包括沟道区以及位于沟道区两侧处的源区和漏区。在示例中，源区和漏区可为通过等离子体处理改善了载流子浓度的区域。源区和漏区可通过调节氧化物半导体的载流子浓度并且使氧化物半导体导电来形成。例如，源区和漏区可在氧化物半导体中使用基于氢(H)的气体、基于氟(F)的气体或它们的组合通过等离子体处理增加载流子浓度来形成。
第三晶体管T3和第四晶体管T4的栅电极G3和G4定位在第三晶体管T3的半导体层A3和第四晶体管T4的半导体层A4上。第五绝缘层15定位在第三晶体管T3的半导体层A3与栅电极G3之间以及第四晶体管T4的半导体层A4与栅电极G4之间。
栅电极G3和G4包括Mo、Cu和Ti，并且可具有单层或多层结构。
在图中，第五绝缘层15定位在衬底110的整个表面上。然而，第五绝缘层15可为被图案化以对应于栅电极G3和G4的绝缘图案。例如，第五绝缘层15可使用与栅电极G3和G4的掩模工艺相同的掩模工艺用绝缘图案形成。第五绝缘层15可包括无机材料，无机材料包括上述氧化物或氮化物。
使用相同的材料定位在与第三晶体管T3和第四晶体管T4的栅电极G3和G4相同的层上的第二扫描线151和第三扫描线153在第一方向上延伸。
第三晶体管T3包括半导体层A3和栅电极G3，半导体层A3包括氧化物半导体。半导体层A3包括第一电极E31、第二电极E32和位于第一电极E31与第二电极E32之间的沟道区。在平面中，第三晶体管T3的栅电极G3与沟道区重叠，并且由第二扫描线151的一部分形成。第三晶体管T3的第一电极E31经由连接电极164电连接到第六晶体管T6的第一电极E61。第三晶体管T3的第二电极E32可经由连接电极162桥接到第一晶体管T1的栅电极G1。
第四晶体管T4包括半导体层A4和栅电极G4，半导体层A4包括氧化物半导体。半导体层A4包括第一电极E41、第二电极E42和位于第一电极E41与第二电极E42之间的沟道区。在平面中，第四晶体管T4的栅电极G4与沟道区重叠，并且由第三扫描线153的一部分形成。第四晶体管T4的第一电极E41可经由接触孔与初始化电压线141接触。第四晶体管T4的第二电极E42可经由连接电极162桥接到第一晶体管T1的栅电极G1。
第三晶体管T3的第二电极E32和第四晶体管T4的第二电极E42与第一扫描线131重叠的区域中可形成有升压电容器Cb。升压电容器Cb包括第一电极Cb1和第二电极Cb2，第一电极Cb1包括第一扫描线131的至少一部分，从第一扫描线131突出并且具有预定面积，并且第二电极Cb2从第三晶体管T3的第二电极E32和第四晶体管T4的第二电极E42延伸并且与第一电极Cb1重叠。第二电极Cb2可包括氧化物半导体。第二电极Cb2可经由连接电极162电连接到第一晶体管T1的栅电极G1。升压电容器Cb可补偿第三晶体管T3的反冲并且可增加第一晶体管T1的栅电极G1的电压。
在包括有氧化物半导体的晶体管T3和T4的上方可定位有第六绝缘层16，并且电源电压线161和连接电极(162、163、164、165和166)可定位在第六绝缘层16上。第六绝缘层16可包括无机材料，无机材料包括上述氧化物或氮化物。
电源电压线161和连接电极162、163、164、165和166可由具有高导电性的材料(诸如金属、导电氧化物等)形成。例如，电源电压线161和连接电极162、163、164、165和166可具有包括Al、Cu和Ti的单层或多层结构。在一些示例性实施方式中，电源电压线161和连接电极162、163、164、165和166可设置有顺序地定位的Ti/Al/Ti的三层。
在电源电压线161和连接电极162、163、164、165和166上可定位有第七绝缘层17，并且第七绝缘层17上可定位有数据线和导电层。数据线可在第二方向上延伸。数据线可定位在像素PX的左侧或右侧处。数据线可定位在第一晶体管T1的左侧或右侧处。数据线可为第一数据线DL1或第二数据线DL2。第七绝缘层17中可形成有用于暴露连接电极165的一部分的通孔。导电层可通过通孔与连接电极165接触。
第七绝缘层17可包括有机材料，诸如亚克力、苯并环丁烯(BCB)、聚酰亚胺或六甲基二硅氧烷(HMDSO)。在另一示例性实施方式中，第七绝缘层17可包括上述无机材料。
数据线和导电层可由具有高导电性的材料(诸如金属、导电氧化物等)形成。例如，数据线和导电层可具有包括有Al、Cu和Ti的单层或多层结构。
在数据线和导电层上可定位有第八绝缘层18。第八绝缘层18中可形成有用于暴露导电层的一部分的通孔。
第八绝缘层18可包括有机材料，诸如亚克力、BCB、聚酰亚胺或HMDSO。在另一示例性实施方式中，第八绝缘层18可包括上述无机材料。第八绝缘层18用作用于覆盖晶体管T1、T2、T3、T4、T5、T6和T7的保护层，并且形成为使得第八绝缘层18的顶表面平坦化。第八绝缘层18可具有单层或多层结构。
OLED可定位在第八绝缘层18上方。OLED可包括像素电极PE、面向像素电极PE的相对电极CE和位于像素电极PE与相对电极CE之间的中间层IL。第九绝缘层19定位在第八绝缘层18上并且覆盖像素电极PE的边缘。第九绝缘层19具有用于暴露像素电极PE的一部分的开口，从而限定像素PX。
OLED的像素电极PE可通过通孔与电连接到连接电极165的导电层接触。像素电极PE可为包括有反射导电材料(诸如银(Ag)、镁(Mg)、Al、铂(Pt)、铅(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)及它们的化合物)的反射层。在示例性实施方式中，像素电极PE可为包括有选自由氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟(In2O3)、氧化铟镓(IGO)和氧化铝锌(AZO)构成的集群中的至少一种透明导电氧化物的透明导电层。在示例性实施方式中，像素电极PE可具有反射层和透明导电层的堆叠结构。
第九绝缘层19可包括有机材料，诸如亚克力、BCB、聚酰亚胺或HMDSO。
OLED的中间层IL至少包括发射层(EML)，并且还可包括选自由空穴注入层(HIL)、空穴传输层(HTL)、电子传输层(ETL)和电子注入层(EIL)构成的集群中的一个或更多个功能层。EML可为红色EML、绿色EML或蓝色EML。在另一示例性实施方式中，EML可具有堆叠有红色EML、绿色EML和蓝色EML的多层结构或者包括红色发光材料、绿色发光材料和蓝色发光材料的单层结构，以发射白光。
OLED的相对电极CE可由各种导电材料形成。例如，相对电极CE可包括半透明反射层，半透明反射层包括选自由锂(Li)、钙(Ca)、氟化锂(LiF)、Al、Mg和Ag构成的集群中的至少一种，或者诸如ITO、IZO和ZnO的光透射金属氧化物，并且相对电极CE可包括单层或多层。
在OLED上可定位有薄膜封装层(未示出)。薄膜封装层可覆盖显示区域DA并且可延伸到显示区域DA的外部。薄膜封装层可包括由至少一种无机材料形成的无机封装层和由至少一种有机材料形成的有机封装层。在一些示例性实施方式中，薄膜封装层可具有第一无机封装层/有机封装层/第二无机封装层的堆叠结构。
而且，在第九绝缘层19上还可定位有用于防止或减少掩模冲压的间隔物，并且在薄膜封装层上可设置有各种功能层，诸如用于减少外部光反射的偏振层、黑矩阵、滤色器和/或包括触摸电极的触摸屏层。
图11是示意性地示出根据另一示例性实施方式的图7中所示的像素的晶体管和电容器的布局图。图12是沿图11的剖面线III-III'和IV-IV'截取的剖面图。
图11和图12中所示的显示装置的像素PX与图9和图10中所示的显示装置的像素PX的不同之处在于，第三晶体管T3和第四晶体管T4下方的第二屏蔽层130a经由穿透第一绝缘层11、第二绝缘层12、第三绝缘层13、第四绝缘层14和第五绝缘层15的接触孔CH3电连接到第二扫描线151。第二扫描线151的一部分用作第三晶体管T3的栅电极G3。因此，与施加到第三晶体管T3的栅电极G3的电压相同的电压被施加到第二屏蔽层130a。在图11中，左像素PX的第二屏蔽层130a和右像素PX的第二屏蔽层130a彼此连接为一体。也就是说，左像素PX和右像素PX可共享第二屏蔽层130a。并且因此，第二屏蔽层130a可经由左像素PX和右像素PX中的一个像素PX的一个接触孔CH3连接到第二扫描线151。
在另一示例性实施方式中，第二屏蔽层130a可经由穿透第一绝缘层11、第二绝缘层12、第三绝缘层13、第四绝缘层14和第五绝缘层15的接触孔电连接到第三扫描线153。第三扫描线153的一部分用作第四晶体管T4的栅电极G4。因此，与施加到第四晶体管T4的栅电极G4的电压相同的电压被施加到第二屏蔽层130a。
图13是示意性地示出根据另一示例性实施方式的图7中所示的像素的晶体管和电容器的布局图。图14是沿图13的剖面线V-V'和VI-VI'截取的剖面图。
图13和图14中所示的显示装置的像素PX与图9和图10中所示的显示装置的像素PX的不同之处在于，第三晶体管T3和第四晶体管T4下方的第二屏蔽层130d定位在与电容器Cst的第二电极Cst2相同的层上，并且经由穿透第三绝缘层13、第四绝缘层14和第五绝缘层15的接触孔CH4电连接到第二扫描线151。第二屏蔽层130d可包括与用于形成电容器Cst的第二电极Cst2的材料相同的材料。第二扫描线151的一部分用作第三晶体管T3的栅电极G3。因此，与施加到第三晶体管T3的栅电极G3的电压相同的电压被施加到第二屏蔽层130d。在图13中，左像素PX的第二屏蔽层130d和右像素PX的第二屏蔽层130d彼此连接为一体。也就是说，左像素PX和右像素PX可共享第二屏蔽层130d。因此，第二屏蔽层130d可经由左像素PX和右像素PX中的一个像素PX的一个接触孔CH4连接到第二扫描线151。
在另一示例性实施方式中，第二屏蔽层130d可定位在与电容器Cst的第二电极Cst2相同的层上，并且可经由穿透第三绝缘层13、第四绝缘层14和第五绝缘层15的接触孔CH4电连接到第三扫描线153。第三扫描线153的一部分用作第四晶体管T4的栅电极G4。因此，与施加到第四晶体管T4的栅电极G4的电压相同的电压被施加到第二屏蔽层130d。
在示例性实施方式中，第二屏蔽层可定位在与第一晶体管T1的半导体层A1相同的层上，并且可经由穿透第二绝缘层12和第三绝缘层13的接触孔电连接到初始化电压线141。在另一示例性实施方式中，第二屏蔽层可定位在与第一晶体管T1的半导体层A1相同的层上，并且可经由穿透第二绝缘层12、第三绝缘层13、第四绝缘层14和第五绝缘层15的接触孔电连接到第二扫描线151或第三扫描线153。
而且，在另一示例性实施方式中，考虑到与其它布线的位置，第二屏蔽层130a上方如图3A、图3B和图3C中所示的可定位有电容器C1、C2和C3，或者第二屏蔽层130b、130c、130d下方如图4A、图4B和图4C中所示的可定位有触摸传感器TS。当然，如图5中所示，第一屏蔽层120上可定位有触摸传感器TS。
在一个或更多个实施方式中，将采用具有优异可靠性的硅半导体作为半导体层的至少一个硅薄膜晶体管和将采用具有低漏电流的氧化物半导体作为半导体层的至少一个氧化物薄膜晶体管被一同使用，从而可提供具有高可靠性和低功耗的显示装置。
此外，在一个或更多个实施方式中，根据晶体管的沟道类型和半导体类型控制施加到晶体管下方的屏蔽层的电压，从而可保持和/或增强晶体管的光学特性，并因此可提供高品质图像。
为了方便起见，已将根据一个或更多个实施方式的显示装置描述为包括有有机发光器件(OLED)作为显示装置的显示装置。然而，示例性实施方式不限于此，并且根据一个或更多个实施方式的显示装置可应用于各种类型的显示装置，诸如液晶显示(LCD)装置、电泳显示装置、无机EL显示装置等。
根据示例性实施方式的显示装置可应用于便携式终端，诸如平板电脑PC、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、游戏器件和手腕式手表。显示装置不限于便携式终端，而是可用于诸如电视机(TV)和外部广告板的大型电子设备或者诸如个人电脑(PC)、笔记本电脑、汽车导航单元和相机的中小型电子设备。实施方式不限于上述实施方式，而是可在不背离本公开的构思的情况下采用于其它电子器件中。
根据一个或更多个示例性实施方式，显示装置可包括具有改善的特性的晶体管，从而防止或减少可能由采用不同类型的晶体管而引起的图像品质的劣化。
虽然已在本文中描述了某些示例性实施方式和实现方式，但是其它实施方式和变型将通过本描述而显而易见。相应地，对于本领域普通技术人员显而易见的是，本发明构思不限于这些实施方式，而是限于随附的权利要求书的较宽的范围以及各种显而易见的变型和等同布置。

Claims (20)

1.显示装置，包括：
第一薄膜晶体管，所述第一薄膜晶体管包括第一半导体层，所述第一半导体层包括硅半导体；
第二薄膜晶体管，所述第二薄膜晶体管包括第二半导体层，所述第二半导体层包括氧化物半导体，所述第二半导体层的一端连接到所述第一薄膜晶体管的所述第一半导体层的一端，并且所述第二半导体层的另一端连接到所述第一薄膜晶体管的栅电极；
第一屏蔽层，所述第一屏蔽层配置成与所述第一薄膜晶体管重叠，所述第一屏蔽层介入在衬底与所述第一薄膜晶体管之间；以及
第二屏蔽层，所述第二屏蔽层配置成与所述第二薄膜晶体管重叠，所述第二屏蔽层介入在所述衬底与所述第二薄膜晶体管之间。
2.如权利要求1所述的显示装置，其中，所述第一屏蔽层和所述第二屏蔽层定位在相同的层上。
3.如权利要求1所述的显示装置，其中，所述第一屏蔽层和所述第二屏蔽层定位在不同的层上。
4.如权利要求3所述的显示装置，其中，所述第二屏蔽层定位在与所述第一半导体层相同的层上。
5.如权利要求3所述的显示装置，其中，所述第二屏蔽层定位在与所述第一薄膜晶体管的所述栅电极相同的层上。
6.如权利要求3所述的显示装置，还包括：
电容器，所述电容器与所述第一薄膜晶体管重叠，其中，所述第二屏蔽层定位在与所述电容器的一个电极相同的层上。
7.如权利要求1所述的显示装置，还包括：
电容器，所述电容器与所述第二屏蔽层重叠并且定位在所述第二屏蔽层与所述第二薄膜晶体管之间。
8.如权利要求7所述的显示装置，其中，所述电容器的一个电极定位在与所述第一薄膜晶体管的所述第一半导体层和所述第一薄膜晶体管的与所述第一半导体层的沟道区重叠的所述栅电极中的一个相同的层上。
9.如权利要求1所述的显示装置，还包括以下中的至少一个：
第一触摸传感器，所述第一触摸传感器与所述第一薄膜晶体管重叠；以及
第二触摸传感器，所述第二触摸传感器与所述第二屏蔽层重叠并且定位在所述第二屏蔽层与所述衬底之间。
10.如权利要求1所述的显示装置，其中，所述第一屏蔽层电连接到用于施加电源电压的电源线。
11.如权利要求1所述的显示装置，其中，所述第一屏蔽层电连接到用于施加初始化电压的电源线。
12.如权利要求1所述的显示装置，其中，所述第一屏蔽层电连接到所述第一薄膜晶体管的所述第一半导体层。
13.如权利要求1所述的显示装置，其中，所述第一屏蔽层电连接到所述第一薄膜晶体管的所述栅电极。
14.如权利要求1所述的显示装置，其中，所述第二屏蔽层电连接到用于施加初始化电压的电源线。
15.如权利要求1所述的显示装置，其中，所述第二屏蔽层电连接到所述第二薄膜晶体管的栅电极。
16.如权利要求1所述的显示装置，其中，所述第一薄膜晶体管为驱动晶体管，并且所述第二薄膜晶体管为开关晶体管。
17.如权利要求1所述的显示装置，其中，所述第一薄膜晶体管为开关晶体管，并且所述第二薄膜晶体管为驱动晶体管。
18.显示装置，包括：
第一薄膜晶体管，所述第一薄膜晶体管包括第一半导体层，所述第一半导体层包括硅半导体；
第二薄膜晶体管，所述第二薄膜晶体管包括第二半导体层，所述第二半导体层包括氧化物半导体；
电容器，所述电容器配置成与所述第一薄膜晶体管重叠；
第一屏蔽层，所述第一屏蔽层与所述第一薄膜晶体管重叠，所述第一屏蔽层介入在衬底与所述第一薄膜晶体管之间；以及
第二屏蔽层，所述第二屏蔽层与所述第二薄膜晶体管重叠，所述第二屏蔽层介入在所述衬底与所述第二薄膜晶体管之间。
19.如权利要求18所述的显示装置，其中，所述第一屏蔽层和所述第二屏蔽层上施加有相同的电压。
20.如权利要求18所述的显示装置，其中，所述第一屏蔽层和所述第二屏蔽层上施加有不同的电压。
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