CN110890273A - 半导体器件、硬掩膜结构及其制造方法 - Google Patents

半导体器件、硬掩膜结构及其制造方法 Download PDF

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Abstract

本公开提供一种半导体器件、硬掩膜结构及硬掩膜结构的制造方法，涉及半导体技术领域。该制造方法包括：在衬底上形成掩膜材料层，且掩膜材料层的厚度由掩膜材料层的中心向边缘逐渐减小或增大；在掩膜材料层远离衬底的表面形成光刻胶层；对光刻胶层进行曝光并显影，形成多个显影区，各显影区露出掩膜材料层；在显影区对掩膜材料层进行刻蚀，以形成掩膜图案；去除光刻胶层。本公开的硬掩膜结构的制造方法可提高关键尺寸的均一性。

Description

半导体器件、硬掩膜结构及其制造方法
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种半导体器件、硬掩膜结构及硬掩膜结构的制造方法。
背景技术
硬掩膜(Hard Mask)，主要用于多重光刻工艺中，具体而言，可先将多重光刻胶图像转移到硬掩膜上，再通过硬掩膜将最终图形刻蚀转移到衬底。在通过等离子刻蚀的方式形成硬掩膜图案时，等离子体的分布由中心向边缘逐渐变的密集或稀疏，使得刻蚀速率由刻蚀范围内的中心区域向边缘区域减小或增大，导致硬掩膜的图案的关键尺寸均一性较差，影响产品质量。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种半导体器件、硬掩膜结构及硬掩膜结构的制造方法，可提高关键尺寸的均一性。
根据本公开的一个方面，提供一种硬掩膜结构的制造方法，包括：
在衬底上形成掩膜材料层，且所述掩膜材料层的厚度由所述掩膜材料层的中心向边缘逐渐减小或增大；
在所述掩膜材料层远离所述衬底的表面形成光刻胶层；
对所述光刻胶层进行曝光并显影，形成多个显影区，各所述显影区露出所述掩膜材料层；
在所述显影区对所述掩膜材料层进行刻蚀，以形成掩膜图案；
去除所述光刻胶层。
在本公开的一种示例性实施例中，在衬底上形成掩膜材料层，且所述掩膜材料层的厚度由所述掩膜材料层的中心向边缘逐渐减小包括：
利用第一气体和第二气体通过化学气相沉积方式在所述衬底上形成掩膜材料层，所述第一气体的密度小于所述第二气体的密度，且所述第一气体的体积流量与所述第二气体的体积流量之比小于1:1。
在本公开的一种示例性实施例中，所述第一气体的体积流量与所述第二气体的体积流量之比不小于1:2。
在本公开的一种示例性实施例中，在衬底上形成掩膜材料层，且所述掩膜材料层的厚度由所述掩膜材料层的中心向边缘逐渐增大包括：
利用第一气体和第二气体通过化学气相沉积方式在所述衬底上形成掩膜材料层，所述第一气体的密度小于所述第二气体的密度，且所述第一气体的体积流量与所述第二气体的体积流量之比大于1:1。
在本公开的一种示例性实施例中，所述第一气体的体积流量与所述第二气体的体积流量之比不大于2:1。
在本公开的一种示例性实施例中，所述第一气体为氦气，所述第二气体为氧气。
在本公开的一种示例性实施例中，所述掩膜材料层远离所述衬底的表面为弧面。
在本公开的一种示例性实施例中，所述掩膜材料层的材料为SiO2、SiN、TaN和TiN中至少一种。
根据本公开的一个方面，提供一种硬掩膜结构，包括：
衬底；
掩膜材料层，设于所述衬底，且所述掩膜材料层的厚度由中心向边缘逐渐减小或增大，且所述掩膜材料层具有掩膜图案。
在本公开的一种示例性实施例中，所述掩膜材料层远离所述衬底的表面为弧面。
在本公开的一种示例性实施例中，所述掩膜材料层的材料为SiO2、SiN、TaN和TiN中至少一种。
根据本公开的一个方面，提供一种半导体器件，包括上述任意一项所述的硬掩膜结构。
本公开的硬掩膜结构的制造方法，在刻蚀时，若刻蚀速率由刻蚀范围内的中心区域向边缘区域减小，可使掩膜材料层的厚度由中心向边缘逐渐减小，使得掩膜材料层的材料由中心向边缘递减，从而与刻蚀速率匹配；若刻蚀速率由刻蚀范围的中心区域向边缘区域增大，可使掩膜材料层的厚度由中心向边缘逐渐增大，使得掩膜材料层的材料由中心向边缘递增，从而与刻蚀速率匹配；由此，可避免中心区域和边缘区域的刻蚀程度不同，使硬掩膜的关键尺寸的均一性提高。
本公开的半导体器件和硬掩膜结构，由于掩膜材料层的厚度由中心向边缘逐渐减小或增大，可避免因不同区域刻蚀速率不同，而造成的刻蚀程度不同，有利于使硬掩膜的关键尺寸的均一性提高。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中硬掩膜结构的制造方法中衬底上形成有光刻胶的示意图。
图2为相关技术中硬掩膜结构的示意图。
图3为本公开实施方式硬掩膜结构的制造方法的流程图。
图4为完成本公开制造方法的第一种实施方式中步骤S110后的示意图。
图5为本公开制造方法的第一种实施方式中第一气体的体积流量和第二气体的体积流量与时间的关系。
图6为完成本公开制造方法的第二种实施方式中步骤S110后的示意图。
图7为本公开制造方法的第二种实施方式中第一气体的体积流量和第二气体的体积流量与时间的关系。
图8为本公开实施方式中化学气相沉积装置的示意图。
图9为完成本公开制造方法的第一种实施方式中步骤S130后的示意图。
图10为完成本公开制造方法的第二种实施方式中步骤S130后的示意图。
图11为本公开硬掩膜结构的第一种实施方式的示意图。
图12为本公开硬掩膜结构的第二种实施方式的示意图。
图13为本公开硬掩膜结构的第一种实施方式中掩膜材料层的厚度、衬底半径和关键尺寸的关系示意图。
图14为本公开硬掩膜结构的第二种实施方式中掩膜材料层的厚度、衬底半径和关键尺寸的关系示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”仅作为标记使用，不是对其对象的数量限制。
相关技术中，如图1和图2所示，在制造硬掩膜结构时，通常在衬底100上形成掩膜层200，掩膜层200远离衬底100的表面为平面，掩膜层200各处厚度相同；然后，在掩膜层200上覆盖光刻胶300，并对光刻胶300进行曝光和显影，然后通过等离子刻蚀工艺进行刻蚀，再去除光刻胶300，得到硬掩膜结构。在此过程中，刻蚀速率由刻蚀范围的中心区域向边缘区域减小或增大，从而导致硬掩膜的图案的关键尺寸均一性较差，由图2可以看出，不同刻蚀位置的关键尺寸CD具有一定的差异，均一性较差，影响产品质量。
本公开实施方式提供了一种硬掩膜结构的制造方法，该硬掩膜结构可用于存储芯片、处理器等半导体器件。如图3所示，该制造方法可以包括：
步骤S110、在衬底上形成掩膜材料层，且所述掩膜材料层的厚度由所述掩膜材料层的中心向边缘逐渐减小或增大；
步骤S120、在所述掩膜材料层远离所述衬底的表面形成光刻胶层；
步骤S130、对所述光刻胶层进行曝光并显影，形成多个显影区，各所述显影区露出所述掩膜材料层；
步骤S140、在所述显影区对所述掩膜材料层进行刻蚀，以得到掩膜图案；
步骤S150、去除所述光刻胶层。
本公开的硬掩膜结构的制造方法，在刻蚀时，若刻蚀速率由刻蚀范围的中心区域向边缘区域减小，可使掩膜材料层的厚度由中心向边缘逐渐减小，使得掩膜材料层的材料由中心向边缘递减，从而与刻蚀速率匹配；若刻蚀速率由刻蚀范围的中心区域向边缘区域增大，可使掩膜材料层的厚度由中心向边缘逐渐增大，使得掩膜材料层的材料由中心向边缘递增，从而与刻蚀速率匹配。由此，可避免中心区域和边缘区域的刻蚀程度不同，使硬掩膜的关键尺寸的均一性提高。
下面对本公开硬掩膜结构的制造方法的各步骤进行详细说明：
在步骤S110中，在衬底上形成掩膜材料层，且所述掩膜材料层的厚度由所述掩膜材料层的中心向边缘逐渐减小或增大。
如图4和图5所示，衬底1可为平板结构，其形状可以是圆形、矩形或其它形状，衬底1的材料可以是SiN、SiO2等，在此不对其材料做特殊限定。可通过化学气相沉积或其它方式在衬底1上形成掩膜材料层2，掩膜材料层2的材料可以是SiO2、SiN、TaN和TiN中至少一种，当然，也可以是其它材料，在此不再一一列举。
可通过化学气相沉积的方式在衬底1上形成掩膜材料层2，掩膜材料层2的厚度可由中心向边缘逐渐减小或增大，例如，掩膜材料层2远离衬底1的表面为弧面，该弧面可向远离衬底1的方向凸起，或者，该弧面向靠近衬底1的方向凹陷。
如图4所示，在本公开硬掩膜结构的制造方法的第一种实施方式中，在通过化学气相沉积的方式在衬底1上形成掩膜材料层2的过程中，可利用第一气体和第二气体形成喷向衬底1的气流，在同等条件下，第一气体的密度可小于第二气体的密度，第一气体的体积流量与第二气体的体积流量之比小于1:1，从而使密度较小的第一气体的体积流量小于密度较小的第二气体的体积流量，以便使掩膜材料层2的厚度由中心向边缘递减。同时，该体积流量之比不小于1:2，以防止掩膜材料层2的中心和边缘的厚度差过大。
在该制造方法的第一种实施方式中，第一气体为氦气，第二气体为氧气，第一气体的体积流量可为3000-6000sccm，第二气体的体积流量可为9000-13000sccm，当然，第一气体和第二气体的体积流量也可以在其他范围内取值。同时，可将第一气体的体积流量与第二气体的体积流量之比限定为1:2，例如，第一气体的体积流量可为6000sccm，第二气体的体积流量可为12000sccm。如图5所示，图5中示出了本公开制造方法的第一种实施方式中第一气体的体积流量和第二气体的体积流量与时间的关系。
如图6所示，在本公开硬掩膜结构的制造方法的第二种实施方式中，第一气体的体积流量与第二气体的体积流量之比大于1:1，从而使密度较小的第一气体的体积流量大于密度较小的第二气体的体积流量，以便使掩膜材料层2的厚度由中心向边缘增大。同时，该体积流量之比不大于2:1，以防止掩膜材料层2的中心和边缘的厚度差过大。
在该制造方法的第二种实施方式中，第一气体为氦气，第二气体为氧气，第一气体的体积流量可为8000-13000sccm，第二气体的体积流量可为3000-6000sccm，当然，第一气体和第二气体的体积流量也可以在其他范围内取值。同时，可将第一气体的体积流量与第二气体的体积流量之比限定为2:1，例如，第一气体的体积流量可为10000sccm，第二气体的体积流量可为5000sccm。如图7所示，图7中示出了本公开制造方法的第二种实施方式中第一气体的体积流量和第二气体的体积流量与时间的关系。
如图8所示，可采用一化学气相沉积装置4形成掩膜材料层2，化学气相沉积装置4可包括真空腔室41、承载台42和喷头43，承载台42和喷头43可位于真空腔室41内，且正对设置，喷头43位于承载台42的正上方。在工作时，可将衬底1置于承载台42上，并通过承载台42对衬底1进行加热，加热温度在此不做特殊限定，通过喷头43向衬底1喷出第一气体、第二气体和其它物料，以便形成掩膜材料层2。关于化学气相沉积装置4的具体结构和原理可参考现有化学气相沉积装置，在此不再详述。
在步骤S120中，在所述掩膜材料层远离所述衬底的表面形成光刻胶层。
可通过旋涂或其它方式在掩膜材料层2上形成光刻胶层3，光刻胶层3材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。光刻胶层3远离掩膜材料层2的表面的形状可与掩膜材料层2远离衬底1的表面的形状相同，例如，掩膜材料层2远离衬底1的表面为弧面，则光刻胶层3远离掩膜材料层2的表面也为弧面，且若掩膜材料层2为向远离衬底1的方向凸出的弧面，则光刻胶层3远离掩膜材料层2的表面也为向远离衬底1的方向凸出的弧面；若掩膜材料层2为向靠近衬底1的方向凹陷的弧面，则光刻胶层3远离掩膜材料层2的表面也为向靠近衬底1的方向凹陷的弧面。当然，光刻胶层3远离掩膜材料层2的表面也可以是平面。
步骤S130、对所述光刻胶层进行曝光并显影，形成多个显影区，各所述显影区露出所述掩膜材料层。
如图9和图10所示，可采用掩膜版对光刻胶层3进行曝光，该掩膜版的图案可与硬掩膜结构所需的图案匹配。随后，可对曝光后的光刻胶层3进行显影，从而形成多个显影区301，每个显影区301可露出掩膜材料层2，且显影区301的图案可与硬掩膜结构所需的图案相同，显影区的宽度可与所需的硬掩膜的关键尺寸相同。在本公开制造方法的第一种实施方式中，完成步骤S130后的结构如图9所示；在本公开制造方法的第二种实施方式中，完成步骤S130后的结构如图10所示。
在步骤S140中，在所述显影区对所述掩膜材料层进行刻蚀，以得到掩膜图案。
可通过等离子刻蚀工艺在显影区301对掩膜材料层2进行刻蚀，刻蚀区域可露出衬底1，从而在掩膜材料层2上形成掩膜图案，得到所需的掩膜层。在此过程中，即便由于等离子体由中心区域向外逐渐稀疏，但由于掩膜材料层2的厚度由中心向边缘逐渐减小，使得掩膜材料层2的材料由中心向边缘递减，从而使掩膜材料层2不同区域的厚度与对应区域的刻蚀速率匹配，使不同区域的刻蚀程度相同，从而提高掩膜层的关键尺寸的均一性。同理，即便由于等离子体由中心区域向外逐渐密集，但由于掩膜材料层2的厚度由中心向边缘逐渐增大，使得掩膜材料层2的材料由中心向边缘递增，从而使掩膜材料层2不同区域的厚度与对应区域的刻蚀速率匹配，从而也可提高掩膜层的关键尺寸的均一性。
在步骤S150中，去除所述光刻胶层。
如图11和图12所示，在完成上述刻蚀工艺后，可通过清洗液清洗或通过灰化等工艺去除光刻胶层3，使掩膜材料层2不再被光刻胶层3覆盖，将形成的掩膜层暴露出来，得到硬掩膜结构。图11示出了完成本公开制造方法的第一种实施方式中步骤S150后的结构，即本公开硬掩膜结构的第一种实施方式；图12示出了完成本公开制造方法的第二种实施方式中步骤S150后的结构，即本公开硬掩膜结构的第二种实施方式。
针对刻蚀速率由刻蚀范围的中心区域向边缘区域减小的情况，如图13所示，图13中示出了在本公开硬掩膜结构的第一种实施方式中的关键尺寸CD、掩膜材料层2的厚度THK和衬底1的半径R的关系，可以看出，在掩膜材料层2的厚度THK由中心向边缘逐渐减小的情况下，关键尺寸CD的曲线较为平缓，即均一性较好。
针对刻蚀速率由刻蚀范围的中心区域向边缘区域增大的情况，如图14所示，图14中示出了在本公开硬掩膜结构的第二种实施方式中的关键尺寸CD、掩膜材料层2的厚度THK和衬底1的半径R的关系，可以看出，在掩膜材料层2的厚度THK由中心向边缘逐渐增大的情况下，关键尺寸CD的曲线较为平缓，即均一性较好。
需要说明的是，本公开实施方式的硬掩膜的制造方法，并不限定为包含了制造硬掩膜结构的所有步骤，其还可以包括其它步骤，在此不再详述。
本公开实施方式提供一种硬掩膜结构，该硬掩膜结构可以包括衬底1和掩膜材料层2，其中：
衬底1可为平板结构，其形状可以是圆形、矩形或其它形状，衬底1的材料可以是SiN、SiO2等，在此不对其材料做特殊限定。
掩膜材料层2可形成于衬底1上，掩膜材料层2的材料可以是SiO2、SiN、TaN和TiN中至少一种，当然，也可以是其它材料，在此不再一一列举。
掩膜材料层2的厚度由中心向边缘逐渐减小或增大，且掩膜材料层2具有掩膜图案。举例而言，如图11所示，在硬掩膜的第一种实施方式中，掩膜材料层2远离衬底1的表面为向远离衬底1的方向凸起的弧面；如图12所示，在硬掩膜的第二种实施方式中，掩膜材料层2远离衬底1的表面为向靠近衬底1的方向凹陷的弧面。
上述硬掩膜结构中各部分的具体细节及制造工艺已经在对应的硬掩膜结构的制造方法中进行了详细描述，因此此处不再赘述。
本公开实施方式的硬掩膜结构，由于掩膜材料层2的厚度由中心向边缘逐渐减小或增大，可避免因不同区域刻蚀速率不同，而造成的刻蚀程度不同，有利于使硬掩膜的关键尺寸的均一性提高。
本公开实施方式还提供一种半导体器件，包括上述实施方式的硬掩膜结构。该半导体器件可以是存储芯片，例如，DRAM(Dynamic Random Access Memory，动态随机存取存储器)，当然，还可以是其它半导体器件，在此不再一一列举。该半导体器件的有益效果可参考上述的硬掩膜结构的有益效果，在此不再赘述。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (12)

1.一种硬掩膜结构的制造方法，其特征在于，包括：
在衬底上形成掩膜材料层，且所述掩膜材料层的厚度由所述掩膜材料层的中心向边缘逐渐减小或增大；
在所述掩膜材料层远离所述衬底的表面形成光刻胶层；
对所述光刻胶层进行曝光并显影，形成多个显影区，各所述显影区露出所述掩膜材料层；
在所述显影区对所述掩膜材料层进行刻蚀，以形成掩膜图案；
去除所述光刻胶层。
2.根据权利要求1所述的制造方法，其特征在于，在衬底上形成掩膜材料层，且所述掩膜材料层的厚度由所述掩膜材料层的中心向边缘逐渐减小包括：
利用第一气体和第二气体通过化学气相沉积方式在所述衬底上形成掩膜材料层，所述第一气体的密度小于所述第二气体的密度，且所述第一气体的体积流量与所述第二气体的体积流量之比小于1:1。
3.根据权利要求2所述的制造方法，其特征在于，所述第一气体的体积流量与所述第二气体的体积流量之比不小于1:2。
4.根据权利要求1所述的制造方法，其特征在于，在衬底上形成掩膜材料层，且所述掩膜材料层的厚度由所述掩膜材料层的中心向边缘逐渐增大包括：
利用第一气体和第二气体通过化学气相沉积方式在所述衬底上形成掩膜材料层，所述第一气体的密度小于所述第二气体的密度，且所述第一气体的体积流量与所述第二气体的体积流量之比大于1:1。
5.根据权利要求4所述的制造方法，其特征在于，所述第一气体的体积流量与所述第二气体的体积流量之比不大于2:1。
6.根据权利要求2-5任一项所述的制造方法，其特征在于，所述第一气体为氦气，所述第二气体为氧气。
7.根据权利要求1-5任一项所述的制造方法，其特征在于，所述掩膜材料层远离所述衬底的表面为弧面。
8.根据权利要求1-5任一项所述的制造方法，其特征在于，所述掩膜材料层的材料为SiO2、SiN、TaN和TiN中至少一种。
9.一种硬掩膜结构，其特征在于，包括：
衬底；
掩膜材料层，设于所述衬底，且所述掩膜材料层的厚度由中心向边缘逐渐减小或增大，且所述掩膜材料层具有掩膜图案。
10.根据权利要求7所述的硬掩膜结构，其特征在于，所述掩膜材料层远离所述衬底的表面为弧面。
11.根据权利要求8所述的硬掩膜结构，其特征在于，所述掩膜材料层的材料为SiO2、SiN、TaN和TiN中至少一种。
12.一种半导体器件，其特征在于，包括权利要求9-11任一项所述的硬掩膜结构。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113035696A (zh) * 2021-02-25 2021-06-25 长鑫存储技术有限公司 半导体结构的制备方法和半导体结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068588A (ja) * 1998-08-21 2000-03-03 Mitsubishi Electric Corp 分布帰還型半導体レーザの作製方法およびそれに用いる選択成長マスク
US20060035464A1 (en) * 2004-08-13 2006-02-16 Molecular Imprints, Inc. Method of planarizing a semiconductor substrate
JP2010177477A (ja) * 2009-01-30 2010-08-12 Citizen Finetech Miyota Co Ltd 電子部品パッケージの製造方法
CN102054684A (zh) * 2009-11-10 2011-05-11 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN103779268A (zh) * 2012-10-26 2014-05-07 中芯国际集成电路制造(上海)有限公司 互连结构中形成图案化金属硬掩膜的方法
CN107275356A (zh) * 2017-06-27 2017-10-20 上海集成电路研发中心有限公司 一种传感器微透镜的制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068588A (ja) * 1998-08-21 2000-03-03 Mitsubishi Electric Corp 分布帰還型半導体レーザの作製方法およびそれに用いる選択成長マスク
US20060035464A1 (en) * 2004-08-13 2006-02-16 Molecular Imprints, Inc. Method of planarizing a semiconductor substrate
JP2010177477A (ja) * 2009-01-30 2010-08-12 Citizen Finetech Miyota Co Ltd 電子部品パッケージの製造方法
CN102054684A (zh) * 2009-11-10 2011-05-11 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN103779268A (zh) * 2012-10-26 2014-05-07 中芯国际集成电路制造(上海)有限公司 互连结构中形成图案化金属硬掩膜的方法
CN107275356A (zh) * 2017-06-27 2017-10-20 上海集成电路研发中心有限公司 一种传感器微透镜的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113035696A (zh) * 2021-02-25 2021-06-25 长鑫存储技术有限公司 半导体结构的制备方法和半导体结构
CN113035696B (zh) * 2021-02-25 2022-05-27 长鑫存储技术有限公司 半导体结构的制备方法和半导体结构

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