CN110870048A - 藉由氮化钛和铝膜的集成沉积用于掺杂工程和阈值电压调整的方法和设备 - Google Patents

藉由氮化钛和铝膜的集成沉积用于掺杂工程和阈值电压调整的方法和设备 Download PDF

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Abstract

用于形成半导体结构的设备与方法，包括：于高k介电层顶上沉积掺杂堆叠，所述掺杂堆叠具有第一表面，其中所述掺杂堆叠包括至少一个第一金属层、至少一个第二金属层、和至少一个第三金属层，所述第一金属层具有第一表面，所述第二金属层包括第一铝掺杂剂和第一表面，所述第三金属层位于所述第二金属层的所述第一表面顶上，其中所述第二金属层位于所述第一金属层的所述第一表面顶上；在所述掺杂堆叠的所述第一表面顶上沉积退火层；将所述结构退火，而使至少所述第一铝掺杂剂扩散进入所述高k介电层中；移除所述退火层；和在所述掺杂堆叠的所述第一表面顶上沉积至少一个功函数层。

Description

藉由氮化钛和铝膜的集成沉积用于掺杂工程和阈值电压调整 的方法和设备
技术领域
本公开内容的实施方式大体涉及半导体制造工艺的领域。
背景技术
金属栅极/高k堆叠愈来愈常用在10nm技术节点和超越此节点的金属氧化物半导体场效应晶体管(MOSFET)中，然而，发明人已观察到，本领域中仍有许多挑战。特别是，往更尖端的节点(n<10nm)的晶体管技术的发展要求更小/更薄的材料，这些材料可能导致栅极泄漏。再者，发明人已观察到，对于有p型功函数(应接近硅的能带边缘(bandedge)(约5.0eV))的晶体管而言，调整阈值电压(Vt)是有问题的。
因此，发明人已提供改良的用于处理高k材料以调控所述材料的阈值电压(Vt)的方法和设备。
发明内容
在此提供用于制作半导体结构的设备和方法。在一些实施方式中，一种方法包括：形成半导体结构，包括：于高k介电层顶上沉积掺杂堆叠，所述掺杂堆叠具有第一表面，其中所述掺杂堆叠包括至少一个第一金属层、至少一个第二金属层、和至少一个第三金属层，所述第一金属层具有第一表面，所述第二金属层包括第一铝掺杂剂和第一表面，所述第三金属层位于所述第二金属层的所述第一表面顶上，其中所述第二金属层位于所述第一金属层的所述第一表面顶上；在所述掺杂堆叠的所述第一表面顶上沉积退火层；将所述结构退火，而使至少所述第一铝掺杂剂扩散进入所述高k介电层中；移除所述退火层；和在所述掺杂堆叠的所述第一表面顶上沉积至少一个功函数层。
在一些实施方式中，一种方法包括：处理高k介电层，包括：在高k介电层顶上沉积第一氮化钛层；在所述第一氮化钛层顶上沉积第一铝层；在所述第一铝层顶上沉积第二氮化钛层；和在900℃或高于900℃的温度退火所述高k介电层、第一氮化钛层、第一铝层、和第二氮化钛层。
在一些实施方式中，一种方法包括：处理设置在基板上的高k介电层，包括：于高k介电层顶上依序沉积第一氮化钛层、第一铝层、和第二氮化钛层；和将所述介电层加热至约900℃至约1200℃的峰温度，其中来自所述第一铝层的铝扩散进入所述高k介电层中和/或覆盖所述高k介电层。
在一些实施方式中，一种设备包括：PMOS栅极电极，包括：铝掺杂高k介电层，具有第一表面，所述铝掺杂高k介电层设置在半导体层顶上，所述半导体层包括PMOS区域；和至少一个功函数层，设置在所述铝掺杂高k介电层的所述第一表面顶上，其中所述铝掺杂高k介电层包括第一偶极界面(first dipole-interface)，而足以调整所述PMOS栅极电极的阈值电压且提供约5.0eV的有效功函数。
下文描述本公开内容的其他和进一步的实施方式。
附图说明
通过参照附图描绘的本公开内容的说明性实施方式，可理解上文简要概述且于下文更详细论述的本公开内容的实施方式。然而，附图仅说明本公开内容的典型实施方式，因此不应将附图视为限制本公开内容的范围，因为本公开内容可允许其他等效的实施方式。
图1描绘根据本公开内容的一些实施方式的在高k介电层顶上沉积掺杂堆叠的方法的流程图。
图2A至图2E分别描绘根据本公开内容的图1的一些实施方式的沉积掺杂堆叠的制造的阶段。
图3描绘根据本公开内容的一些实施方式的处理高k介电层的方法的流程图。
图4A至图4F分别描绘根据本公开内容的图3的一些实施方式的经处理的高k介电层的制造的阶段。
图5描绘根据本公开内容的PMOS栅极电极的截面图。
图6描绘根据本公开内容的一些实施方式的适合执行用于处理高k介电层的方法的群集工具。
为了便于理解，在可能的情况下，已使用相同的参考数字来表示图中共有的相同元件。各图并未按照比例绘制，且可能为了清楚起见而经过简化。一个实施方式的元件和特征可有利地合并于其他实施方式中，而无需进一步叙述。
具体实施方式
本公开内容的实施方式提供用于处理半导体结构的高k介电层的多种方法，这些方法有利地提供第一偶极界面，而足以调整PMOS栅极电极的阈值电压且提供约5.0eV的有效功函数。
图1是根据本公开内容的一些实施方式的用于在高k介电层顶上沉积掺杂堆叠的方法100的流程图。于下文中针对如图2A至图2E中所描绘的处理基板的阶段描述方法100，且可例如在适合的反应器(诸如下文中针对图6所描述的)中执行所述方法100。可用于执行本文披露的方法的示例性处理系统可包括(但不限于)
Figure BDA0002248450760000031
或
Figure BDA0002248450760000032
的品牌处理系统的任何一者，这些处理系统可购自美国加州Santa Clara的应用材料公司(Applied Materials,Inc.)。其他的处理腔室(包括购自其他制造商的处理腔室)也可合适地与本文提供的教导一并使用。
一般是在高k介电层200(例如，设置在基板上)上执行方法100，所述高k介电层200设置于处理腔室的处理容积，例如下文中针对图6所述的基板处理腔室614。在一些实施方式中，如图1的102和如图2A所示，高k介电层200包括掺杂堆叠210，所述掺杂堆叠210具有第一表面212，所述掺杂堆叠210位于高k介电层200的顶部上且接触所述高k介电层200。在实施方式中，所述掺杂堆叠210包括至少一个第一金属层214。第一金属层214具有第一表面216。掺杂堆叠210还包括至少一个第二金属层218，所述第二金属层218具有第一铝掺杂剂219和第一表面220。在实施方式中，所述第二金属层218位于所述第一金属层214的第一表面216的顶部上且接触所述第一表面216。掺杂堆叠210还可包括至少一个第三金属层224，所述第三金属层224位于所述第二金属层218的第一表面220的顶部上且接触所述第一表面220。
高k介电层200可为具有高介电常数(相较于二氧化硅(3.9))的任何适合的层。高k介电材料的非限制性示例包括介电常数大于7的材料。所述高k介电层可包括金属氧化物。根据本公开内容使用的适合金属氧化物的非限制性示例包括含有诸如铪(Hf)之类的金属的氧化物。举例而言，所述金属氧化物可包括铪氧化物或HfO2。适合根据本公开内容制作层的高k介电材料的非限制示例包括铪(IV)氧化物(HfO2)、二氧化钛(TiO2)、五氧化二钽(Ta2O5)、铈(IV)氧化物(CeO2)、锆钛酸钡(BZT)(诸如BaZrTiO3)、或铝氧化物(Al2O3)和上述材料的组合。在一些实施方式中，所述高k介电层包括铪铝氧化物(HfAlO)、氮化铝酸铪(HfAlON)、氮化氧化铝铪硅(hafnium silicon alumina nitride,HfSiAlON)、氮氧化铪镧(HfLaON)、和前述材料的组合。在实施方式中，所述高k介电层200具有遍及半导体基板的1nm至5nm的厚度。在实施方式中，所述高k介电层200是由物理气相沉积、化学气相沉积、和原子层沉积的其中一者形成的。在实施方式中，所述高k介电层200是由原子层沉积所沉积的约2.5nm厚的HfO2层。在实施方式中，可藉由本领域中已知的任何适合的原子层沉积方法将铪(IV)氧化物(HfO2)沉积于基板上。
在实施方式中，具有第一表面212的掺杂堆叠210可包括足以掺杂如本文所述的高k介电层200的层。例如，具有第一表面216的至少一个第一金属层214可设置在高k介电层200的顶部上且接触所述高k介电层200。在实施方式中，第一金属层214可由任何适合金属制成。用于第一金属层214的适合金属材料的非限制性示例包括含金属材料，诸如金属氮化物，例如耐火金属氮化物(refractory metal nitride)(例如氮化钛或TiN)。第一金属层214可沉积在高k介电层200的顶部上达预定厚度且接触所述高k介电层200。在实施方式中，第一金属层214具有约2至10埃
Figure BDA0002248450760000041
的厚度，或约5埃。在实施方式中，第一金属层214是通过物理气相沉积、化学气相沉积、和原子层沉积的其中一者形成的。在实施方式中，所述第一金属层214是具有约5埃的厚度的TiN层，设置在所述高k介电层的顶部上且接触所述高k介电层，且由原子层沉积或化学气相沉积所沉积。
仍参照图2A至图2E，掺杂堆叠210还可包括至少一个第二金属层218，所述第二金属层218具有第一铝掺杂剂219和第一表面220。在实施方式中，所述第二金属层218设置在第一金属层214的第一表面216的顶部上且接触所述第一表面216。在实施方式中，第二金属层218可由任何适合的铝组合物制成，所述铝组合物包括纯的未掺杂的铝(Al)。适合的铝组合物的非限制性示例包括铝化钛(TiAl)、碳化钛铝(TiAlC)、氮化钛铝(TiAlN)、氮化铝(AlN)、碳化铝(AlC)、氧化铝(Al2O3)、碳化铝铪(HfAlC)、或上述材料的组合。
在实施方式中，第二金属层218沉积在第一金属层214的顶部上达预定厚度，且接触所述第一金属层214。在实施方式中，所述第二金属层218的厚度为约2至10埃，或约5埃。所述第二金属层218可由物理气相沉积、化学气相沉积、和原子层沉积的其中一者形成。在实施方式中，所述第二金属层218是TiAl、TiAlC、TiAlN、AlN、AlC、Al2O3、或HfAlC，具有约5埃的厚度，设置在第一金属层214的顶部上，且由化学气相沉积或原子层沉积所沉积。在实施方式中，所述第二金属层218是TiAl、TiAlC、TiAlN、AlN、AlC、Al2O3、或HfAlC，所施加的量足以在第一金属层214的顶部上沉积膜。
在一些实施方式中，掺杂堆叠210包括至少一个第三金属层224，所述第三金属层224设置在所述第二金属层218的第一表面220的顶部上且与所述第一表面220接触。在实施方式中，第三金属层224可由任何适合的金属制成。用于第三金属层224的适合的金属材料的非限制性示例包括诸如金属氮化物之类的含金属材料，例如耐火金属氮化物(例如，氮化钛或TiN)。第三金属层224沉积在第二金属层218顶上达预定厚度。在实施方式中，所述第三金属层224具有约2至15埃，或约10埃的厚度。所述第三金属层224可通过物理气相沉积、化学气相沉积、和原子层沉积的其中一者形成。在实施方式中，所述第三金属层224是TiN，具有约10埃的厚度，设置在第二金属层218的顶部上，且由原子层沉积或化学气相沉积所沉积。所述第三金属层224可形成为比第一金属层214厚。
参照图1的104和图2B，本公开内容的方法包括，在掺杂堆叠210的第一表面212顶上(例如，在第三金属层224顶上，见图2A)沉积退火层226。退火层226可为用于屏蔽掺杂堆叠210隔绝直接施加至所述掺杂堆叠210的热的任何适合的材料。在实施方式中，退火层226是涂布掺杂堆叠210的惰性材料。用于退火层226的适合退火层材料的非限制性示例包括硅或多晶硅。退火层226沉积在掺杂堆叠210顶上达预定厚度。在实施方式中，所述退火层226具有约5至15nm，或约10nm的厚度。在实施方式中，退火层226是厚度为约5至100nm、或约25nm的多晶硅。
现在参照图1的106和图2C，本公开内容的方法包括退火，诸如退火包括所述高k介电层200、掺杂堆叠210、和退火层226的结构，以使至少第一铝掺杂剂219扩散进入所述高k介电层200中和/或扩散至所述高k介电层200上。图2C中所示的结构内的箭头代表第一铝掺杂剂219进入高k介电层200的扩散或移动。在实施方式中，所述掺杂剂将根据退火强度以箭头221的方向行进。在一些实施方式中，所述掺杂剂将诸如沿着箭头221行进一距离，且积聚在高k介电层200的顶表面处，且在实施方式中，以足以覆盖所述高k介电层的量提供所述第一铝掺杂剂219。例如，第一铝掺杂剂219的覆盖物可覆盖高k介电层200的整个顶表面。于热工艺中施加以箭头230或图2C结构外的箭头显示的热，施加的热量要足以使第一铝掺杂剂219从第二金属层218扩散进入高k介电层200中和/或扩散至所述高k介电层200上。在实施方式中，根据工艺条件，以足以使第一铝掺杂剂219从第二金属层218扩散进入高k介电层200中和/或扩散至所述高k介电层200上的量和持续时间施加热。在实施方式中，高k介电层200既受第一铝掺杂剂219掺杂(例如，铝扩散进入高k介电层200中)也被所述第一铝掺杂剂219所覆盖(例如，铝设置于高k介电层200上)。在实施方式中，退火包括热方面的加热工艺，其中将所述结构被加热(如箭头230所示)到至少700℃(诸如700℃至1500℃)的温度。在一些实施方式中，以箭头230显示的热施加至所述结构达1至60秒、或3至10秒、或5秒、或4秒、或3秒、或2秒、或1秒。
现在参照图1的108和图2D，本公开内容的方法的实施方式包括移除退火层226。通过本领域中已知的任何适合方法从掺杂堆叠210移除退火层226，所述方法诸如湿式边缘移除工艺或干式边缘移除工艺。在实施方式中，在退火已将第一铝掺杂剂219从掺杂堆叠210扩散或移动进入高k介电层200中和/或至所述高k介电层200上之后，移除退火层226。
现在参照图1的110和图2E，本公开内容的方法可视情况任选地包括将至少一个功函数层228沉积在所述掺杂堆叠210的第一表面212的顶部上且与所述第一表面212接触。功函数层228可由任何适合用于PMOS电极的功函数材料制成，诸如p型功函数材料。适合的功函数材料的非限制性示例包括含金属材料，诸如金属氮化物，或是耐火金属氮化物，诸如氮化钛(TiN)或类似物。在实施方式中，功函数层228可在掺杂堆叠210顶上沉积达预定厚度。在实施方式中，所述功函数层228具有约15至40埃、或约30埃的厚度。在实施方式中，所述功函数层228是由物理气相沉积、化学气相沉积、或原子层沉积形成的。在实施方式中，所述功函数层228是TiN，在掺杂堆叠210顶上具有约30埃的厚度，且是通过原子层沉积或化学气相沉积所沉积的。在实施方式中，(未显示于图1或图2)，可将额外的多个功函数层沉积于所述功函数层228顶上。例如，钨可沉积达足以执行为有效功函数层的厚度。在实施方式中，钨具有约10至40nm、诸如30nm的厚度，且是通过适合的沉积工艺(诸如化学气相沉积)所沉积的。钨可在本领域中已知的适合条件下沉积，诸如描述于美国专利第7,964,505号中所描述的那些条件，所述美国专利名称为“钨材料的原子层沉积(Atomic Layer Deposition ofTungsten Materials)”，于2011年6月21日授权，且转让给应用材料公司。
图3是根据本公开内容的一些实施方式的方法300的流程图，所述方法300用于在高k介电层顶上沉积掺杂堆叠。在下文中针对图4A至图4F中所描绘的处理基板的阶段而描述所述方法300，且可例如以适合的反应器执行所述方法300，所述反应器诸如下文中针对图6所描述的。可用于执行本文披露的方法的示例性处理系统可包括(但不限于)
Figure BDA0002248450760000071
或
Figure BDA0002248450760000072
的品牌处理系统的任何一者，这些处理系统可购自美国加州Santa Clara的应用材料公司。其他的处理腔室(包括购自其他制造商的处理腔室)也可合适地与本文提供的教导一并使用。
一般是在高k介电层400上执行方法300，所述高k介电层400设置于处理腔室的处理容积，所述处理腔室例如为下文中针对图6所描述的基板处理腔室614。在实施方式中，所述高k介电层400可为诸如与上文所述的高k介电层200相同的材料。在一些实施方式中，如图3中于方法300所示和图4A所示，高k介电层400是通过在上面沉积层而处理。参照方法300的302和图4A，方法300包括，在高k介电层400的顶部上沉积第一氮化钛层414且所述第一氮化钛层414与所述高k介电层400接触。在一些实施方式中，所述第一氮化钛层414是通过物理气相沉积、化学气相沉积、或原子层沉积形成的。在实施方式中，所述第一氮化钛层414是TiN，具有约5埃的厚度，由原子层沉积或化学气相沉积所沉积。
参照图3的304和图4B，根据本公开内容的方法包括在第一氮化钛层414顶上沉积第一铝层416。所述第一铝层416可为任何适合的材料以包括有效掺杂高k介电层400的铝。适合的铝组合物的非限制性示例包括TiAl、TiAlC、TiAlN、AlN、AlC、Al2O3、HfAlC、或前述材料的组合。
在实施方式中，第一铝层416可沉积在第一氮化钛层414的顶部上达预定厚度且接触所述第一氮化钛层414。在实施方式中，所述第一铝层416可具有约2至10埃或约5埃的厚度。在实施方式中，所述第一氮化钛层414是由物理气相沉积、化学气相沉积、或原子层沉积形成的。在实施方式中，所述第一铝层416是TiAl、TiAlC、TiAlN、AlN、AlC、Al2O3、HfAlC、或前述材料的组合，所述第一铝层416通过原子层沉积或化学气相沉积在第一氮化钛层414的顶部上沉积达约5埃的厚度。在实施方式中，所述第一铝层416是位于第一氮化钛层414顶上的膜。
参照图3的306和图4C，根据本公开内容的方法包括在第一铝层416的顶部上沉积至少第二氮化钛层418，且所述第二氮化钛层418与所述第一铝层416接触。在实施方式中，第二氮化钛层418由氮化钛或TiN制成，沉积达预定厚度。在实施方式中，所述第二氮化钛层418可具有约5至15埃或约10埃的厚度。在实施方式中，所述第二氮化钛层418是通过物理气相沉积、化学气相沉积、或原子层沉积所形成的。在实施方式中，所述第二氮化钛层418是TiN，通过原子层沉积或化学气相沉积在层顶上沉积达约10埃的厚度。
参照图3的308(以虚线显示)和图4D，根据本公开内容的方法视情况任选地包括将第一反应防止层(first reaction prevention layer)428(以虚线显示)施加于第二氮化钛层418的顶部上且所述第一反应防止层428与所述第二氮化钛层418接触。根据本公开内容，所述第一反应防止层428可为用于屏蔽第一氮化钛层414、第一铝层416、和第二氮化钛层418的任何适合的材料。屏蔽可保护结构隔离处理条件，诸如在下文所述的退火期间形成的热、反应物、或是副产物。在实施方式中，第一反应防止层428是诸如硅或多晶硅之类的惰性材料。所述第一反应防止层428可沉积达预定厚度。在实施方式中，所述第一反应防止层428沉积达约5至15nm或约10nm的厚度。
参考图3的310和图4E，根据本公开内容的方法包括在900℃的温度或在超过900℃的温度退火所述高k介电层400、第一氮化钛层414、第一铝层416、和第二氮化钛层418。在高热工艺中以足以使铝掺杂剂419从第一铝层416扩散进入高k介电层400中的量施加如箭头430所示的热。在实施方式中，以足以使铝掺杂剂419诸如沿着箭头431从第一铝层416扩散进入高k介电层400中且至所述高k介电层400上的量和持续时间施加热，所述箭头431显示第一铝掺杂剂419的扩散路径。在实施方式中，以铝掺杂剂419掺杂和/或覆盖所述高k介电层400，诸如图4F所示的覆盖层480。在实施方式中，退火包括高热的加热工艺，其中所述结构被加热至700℃和更高的温度，诸如700℃至1500℃。在一些实施方式中，在超过700℃的温度退火使铝从第一铝层进行下述至少一者：扩散进入所述高k介电层400中，或扩散至所述高k介电层400上。在实施方式中，将热施加至所述结构达1至60秒、或3至10秒、或5秒、或4秒、或3秒、或2秒、或1秒。在一些实施方式中，退火包括将所述掺杂堆叠加热至700℃的温度或超过700℃的温度。在一些实施方式中，根据本公开内容的方法包括，在900℃的温度或超过900℃的温度退火所述高k介电层400、第一氮化钛层414、第一铝层416、和第二氮化钛层418，包括具有约2埃至约10埃的厚度的第一氮化钛层。在一些实施方式中，所述第二氮化钛层具有约5埃至约15埃的厚度。在一些实施方式中，所述第一氮化钛层具有约2埃至约10埃的厚度，且所述第二氮化钛层具有约5埃至约15埃的厚度。
参照图4F，结构内的箭头470代表退火(诸如图3的310所示的退火)后第一铝掺杂剂419进入高k介电层400的扩散或移动。在实施方式中，所述掺杂剂将根据反应条件(诸如退火310的强度)以箭头470的方向行进。在一些实施方式中，所述第一铝掺杂剂419将诸如沿着箭头470行进一距离，且积聚在所述高k介电层400的顶表面处，且在一些实施方式中，以足以覆盖所述高k介电层400的量提供第一铝掺杂剂419，如由覆盖层480所示，所述覆盖层480包括铝掺杂剂419，以虚线显示。例如，第一铝掺杂剂419的覆盖物可覆盖高k介电层400的整个顶表面。
在一些实施方式中，根据本公开内容的方法包括，处理设置在基板(未示出)上的高k介电层，所述处理包括：(a)于高k介电层400顶上依序沉积第一氮化钛层414、第一铝层416、和第二氮化钛层418；和(b)加热(例如通过使用箭头430所示的热)所述高k介电层400达到约900℃至约1200℃的峰温度，其中来自所述第一铝层416的铝扩散进入所述高k介电层中和/或覆盖所述高k介电层。在实施方式中，铝掺杂的高k介电层440包括第一偶极界面(未示出)，所述第一偶极界面足以调整PMOS栅极电极的阈值电压，且提供约5.0eV的有效功函数。在实施方式中，所述依序沉积是在不破坏真空的情况下执行的。
参照图5，根据本公开内容的设备包括：PMOS栅极电极500，所述PMOS栅极电极500包括：铝掺杂高k介电层540，具有第一表面542，所述铝掺杂高k介电层设置在包括PMOS区域546的半导体层544顶上；和至少一个功函数层548，所述功函数层548设置在所述铝掺杂高k介电层540的第一表面542顶上。在实施方式中，所述铝掺杂高k介电层540包括第一偶极界面(未示出)，所述第一偶极界面足以调整PMOS栅极电极的阈值电压，且提供约5.0eV的有效功函数。在实施方式中，铝掺杂剂549设置在第一表面542的顶部上(例如，覆盖)和/或设置在所述铝掺杂高k介电层540内。在实施方式中，PMOS栅极电极500的阈值电压被调整至约70mV。在一些实施方式中，所述铝掺杂高k介电层由铝覆盖，例如，由铝掺杂剂549覆盖。
现在参照图6，可使用集成工具处理根据本公开内容的高k介电层。集成工具600的示例包括
Figure BDA0002248450760000101
和
Figure BDA0002248450760000102
集成工具，这些集成工具皆可购自美国加州SantaClara的应用材料公司。然而，可使用其他群集工具实施本文所述的方法，这些群集工具具有与所述集成工具耦接的适合的处理腔室，或是可在其他适合的处理腔室中实施本文所述的方法。例如，在一些实施方式中，上文讨论的本发明的方法可有利地在集成工具中执行，使得在处理步骤之间有受限的真空破坏或无真空破坏。
集成工具600可包括两个装载锁定腔室606A、606B以将基板传送进出集成工具600。一般而言，由于集成工具600是在真空下，所以装载锁定腔室606A、606B可“泵抽降压(pump down)”引入所述集成工具600中的基板。第一机械手610可在装载锁定腔室606A、606B与第一组的一个或多个基板处理腔室612、614、616、618(图中显示四个)之间传送基板，而所述基板处理腔室612、614、616、618耦接至第一传送腔室650。每一基板处理腔室612、614、616、618可装配成执行许多基板处理操作。在一些实施方式中，所述第一组的一个或多个基板处理腔室612、614、616、618可包括PVD、ALD、CVD、蚀刻、或脱气腔室的任何组合。举例而言，在一些实施方式中，所述处理腔室612、614、616、618包括两个配置成在基板上沉积阻挡层的CVD腔室、和两个脱气腔室。
第一机械手610也能够将基板传送至两个中间的传送腔室622、624和从所述中间的传送腔室622、624传送基板。所述中间的传送腔室622、624能够用于维持超高真空条件，同时使基板得以在集成工具600内传送。第二机械手630可在中间的传送腔室622、624与第二组的一个或多个基板处理腔室632、634、635、636、638之间传送基板，而所述基板处理腔室632、634、635、636、638耦接至第二传送腔室655。所述基板处理腔室632、634、635、636、638可装配成执行各种基板处理操作，除了物理气相沉积(PVD)、化学气相沉积(CVD)、蚀刻、定向和其他基板处理之外，还包括上文所述的方法100。在一些实施方式中，所述第二组的一个或多个基板处理腔室632、634、635、636、638可包括PVD、ALD、CVD、蚀刻、或脱气腔室的任何组合。举例而言，在一些实施方式中，所述基板处理腔室632、634、635、636、638包括两个CVD腔室、一个PVD腔室、和两个脱气腔室。若所述基板处理腔室612、614、616、618、632、634、635、636、638的任一者并非集成工具600执行的特定工艺所必需，则可从集成工具600移除非必需的基板处理腔室。
本公开内容的实施方式包括，用于在基板上膜沉积的设备，包括：中央真空传送腔室；化学气相沉积(CVD)和/或原子层沉积(ALD)处理腔室，配置成沉积氮化钛且耦接至所述中央真空传送腔室；化学气相沉积(CVD)处理腔室，配置成沉积诸如TiN和铝之类的金属材料且耦接至所述中央真空传送腔室；和物理气相沉积(PVD)腔室，配置成沉积铝材料且耦接至所述中央真空传送腔室。在实施方式中，适合用于根据本公开内容沉积本公开内容的各层(诸如第一、第二、和第三金属层)的CVD和ALD处理腔室包括描述于美国专利第6,878,206号中的半导体处理系统，所述专利的名称为“用于处理系统以助于依序沉积技术的盖组件(Lid Assembly for a Pr℃essing System to Facilitate Sequential DepositionTechniques)”，所述专利是在2005年4月12日授权且转让给应用材料公司的。在一些实施方式中，本公开内容的各层能够由多种沉积方法沉积，所述沉积方法描述于美国专利第6,139,905号中，所述专利的名称为“使用超薄成核层的集成CVD/PVD铝平坦化(IntegratedCVD/PVD Al Planarization Using Ultra-thin Nucleation Layers)”，所述专利于2000年10月31日授权给应用材料公司。
可使用其他半导体基板处理系统实行本公开内容，其中，本领域技术人员可通过利用本文披露的教导、在不背离本公开内容的精神的前提下调整处理参数以实现可接受的特性。虽然前述内容涉及本公开内容的实施方式，但可在不背离本公开内容的基本范围的情况下设计出本公开内容的其他和进一步的实施方式。
虽然前述内容涉及本公开内容的实施方式，但可在不背离本公开内容的基本范围的情况下设计出本公开内容的其他和进一步的实施方式。

Claims (15)

1.一种用于形成半导体结构的方法，包括：
于高k介电层顶上沉积掺杂堆叠，所述掺杂堆叠具有第一表面，其中所述掺杂堆叠包括至少一个第一金属层、至少一个第二金属层、和至少一个第三金属层，所述第一金属层具有第一表面，所述第二金属层包括第一铝掺杂剂和第一表面，其中所述第二金属层位于所述第一金属层的所述第一表面顶上，并且所述第三金属层位于所述第二金属层的所述第一表面顶上；
在所述掺杂堆叠的所述第一表面顶上沉积退火层；
进行退火而使至少所述第一铝掺杂剂扩散进入所述高k介电层中；
移除所述退火层；和
在所述掺杂堆叠的所述第一表面顶上沉积至少一个功函数层。
2.如权利要求1所述的方法，其中所述第一金属层和所述第三金属层是TiN。
3.如权利要求1或2所述的方法，其中所述第二金属层是铝组合物，包括：铝、铝化钛、碳化钛铝、氮化钛铝、氮化铝、碳化铝、氧化铝、碳化铝铪、或上述材料的组合。
4.如权利要求1、2或3所述的方法，其中退火包括：将所述掺杂堆叠加热至700℃的温度或超过700℃的温度。
5.如权利要求1、2、3或4所述的方法，其中所述退火层包括多晶硅。
6.如权利要求1、2、3、4或5所述的方法，其中所述第一金属层具有约2埃至约10埃的厚度。
7.如权利要求1、2、3、4、5或6所述的方法，其中所述第二金属层具有约2埃至约10埃的厚度。
8.如权利要求1、2、3、4、5、6或7所述的方法，其中所述第三金属层具有约5埃至约15埃的厚度。
9.如权利要求1、2、3、4、5、6、7或8所述的方法，其中所述高k介电层包括HfAlO、HfAlON、HfSiAlON、HfLaON、和上述材料的组合。
10.如权利要求1、2、3、4、5、6、7、8或9所述的方法，其中所述高k介电层、所述第一金属层、所述第二金属层、和所述第三金属层可通过物理气相沉积、化学气相沉积、或原子层沉积之一形成。
11.如权利要求1所述的方法，其中所述至少一个第一金属层包括第一氮化钛层，所述至少一个第二金属层包括第一铝层，并且所述至少一个第三金属层包括第二氮化钛层。
12.如权利要求11所述的方法，其中，在退火前，于所述第二氮化钛层顶上施加第一反应防止层。
13.如权利要求11或12所述的方法，其中所述第一铝层是厚度为约2埃至约10埃的膜。
14.如权利要求11、12或13所述的方法，其中在高于900℃的温度退火使铝从所述第一铝层进行下述至少一者：扩散进入所述高k介电层中，或扩散至所述高k介电层上。
15.如权利要求11、12、13或14所述的方法，其中所述第一氮化钛层具有约2埃至约10埃的厚度，且所述第二氮化钛层具有约5埃至约15埃的厚度。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112823408A (zh) 2018-10-08 2021-05-18 应用材料公司 使用金属基前驱物的原子层沉积(ald)工艺的n型金属氧化物半导体(nmos)金属栅极材料的方法与设备
US11444198B2 (en) 2020-05-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Work function control in gate structures

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101894771A (zh) * 2010-06-22 2010-11-24 中国科学院上海微系统与信息技术研究所 多层堆叠电阻转换存储器的制造方法
US20110006359A1 (en) * 2009-07-09 2011-01-13 International Business Machines Corporation Semiconductor structures and methods of manufacture
JP2011243750A (ja) * 2010-05-18 2011-12-01 Panasonic Corp 半導体装置およびその製造方法
US20130240990A1 (en) * 2011-11-15 2013-09-19 Haizhou Yin Semiconductor structure and method for manufacturing the same
US20130256802A1 (en) * 2012-03-27 2013-10-03 International Business Machines Corporation Replacement Gate With Reduced Gate Leakage Current
CN103390549A (zh) * 2012-05-11 2013-11-13 中国科学院微电子研究所 半导体器件制造方法
US20140183651A1 (en) * 2012-12-28 2014-07-03 SK Hynix Inc. Semiconductor device with metal gate and high-k materials and method for fabricating the same
US20150129973A1 (en) * 2013-11-12 2015-05-14 SK Hynix Inc. Semiconductor device including gate structure for threshold voltage modulation in transistors and method for fabricating the same
CN105990403A (zh) * 2015-01-29 2016-10-05 中国科学院微电子研究所 一种栅极及其形成方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653200B2 (en) 2001-01-26 2003-11-25 Applied Materials, Inc. Trench fill process for reducing stress in shallow trench isolation
US7645710B2 (en) 2006-03-09 2010-01-12 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
TWI459471B (zh) * 2007-03-08 2014-11-01 Applied Materials Inc 使用低能量電漿系統製造高介質常數電晶體閘極的方法與設備
JP5139023B2 (ja) * 2007-10-16 2013-02-06 株式会社東芝 半導体装置の製造方法
US7838908B2 (en) * 2009-01-26 2010-11-23 International Business Machines Corporation Semiconductor device having dual metal gates and method of manufacture
DE102009031155B4 (de) * 2009-06-30 2012-02-23 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Einstellen einer Schwellwertspannung für komplexe Transistoren durch Diffundieren einer Metallsorte in das Gatedielektrikum vor der Gatestrukturierung
JP2012044013A (ja) * 2010-08-20 2012-03-01 Renesas Electronics Corp 半導体装置の製造方法
US8466473B2 (en) 2010-12-06 2013-06-18 International Business Machines Corporation Structure and method for Vt tuning and short channel control with high k/metal gate MOSFETs
JP2012231123A (ja) * 2011-04-15 2012-11-22 Hitachi Kokusai Electric Inc 半導体装置、半導体装置の製造方法、基板処理システムおよびプログラム
TW201301511A (zh) * 2011-06-16 2013-01-01 United Microelectronics Corp 金屬閘極及其製造方法
US8592305B2 (en) 2011-11-15 2013-11-26 Applied Materials, Inc. Doping aluminum in tantalum silicide
US9082702B2 (en) * 2012-02-27 2015-07-14 Applied Materials, Inc. Atomic layer deposition methods for metal gate electrodes
KR101913434B1 (ko) * 2012-06-29 2018-10-30 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
FR3005201A1 (fr) * 2013-04-24 2014-10-31 St Microelectronics Crolles 2 Procede de realisation d'un transistor mos a grille metallique, en particulier un transistor pmos, et circuit integre correspondant
US9515164B2 (en) * 2014-03-06 2016-12-06 International Business Machines Corporation Methods and structure to form high K metal gate stack with single work-function metal
US9330938B2 (en) * 2014-07-24 2016-05-03 International Business Machines Corporation Method of patterning dopant films in high-k dielectrics in a soft mask integration scheme
US9418995B2 (en) * 2014-10-14 2016-08-16 Globalfoundries Inc. Method and structure for transistors using gate stack dopants with minimal nitrogen penetration
US9627484B1 (en) 2015-10-12 2017-04-18 International Business Machines Corporation Devices with multiple threshold voltages formed on a single wafer using strain in the high-K layer
US9748354B2 (en) 2015-12-17 2017-08-29 Applied Materials, Inc. Multi-threshold voltage structures with a lanthanum nitride film and methods of formation thereof

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110006359A1 (en) * 2009-07-09 2011-01-13 International Business Machines Corporation Semiconductor structures and methods of manufacture
JP2011243750A (ja) * 2010-05-18 2011-12-01 Panasonic Corp 半導体装置およびその製造方法
CN101894771A (zh) * 2010-06-22 2010-11-24 中国科学院上海微系统与信息技术研究所 多层堆叠电阻转换存储器的制造方法
US20130240990A1 (en) * 2011-11-15 2013-09-19 Haizhou Yin Semiconductor structure and method for manufacturing the same
US20130256802A1 (en) * 2012-03-27 2013-10-03 International Business Machines Corporation Replacement Gate With Reduced Gate Leakage Current
CN103390549A (zh) * 2012-05-11 2013-11-13 中国科学院微电子研究所 半导体器件制造方法
US20140183651A1 (en) * 2012-12-28 2014-07-03 SK Hynix Inc. Semiconductor device with metal gate and high-k materials and method for fabricating the same
US20150129973A1 (en) * 2013-11-12 2015-05-14 SK Hynix Inc. Semiconductor device including gate structure for threshold voltage modulation in transistors and method for fabricating the same
CN105990403A (zh) * 2015-01-29 2016-10-05 中国科学院微电子研究所 一种栅极及其形成方法

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