CN1108562C - 压缩数据扩展电路及其扩展方法 - Google Patents

Abstract

本发明揭示一种比特长度可变数据处理电路及方法。其电路设有分别为1字的第1、第2、及第3寄存器(12)、(20)及(22)，存储器的数据装入第1寄存器，从第3寄存器(22)取出比特长度可变数据。第2寄存器(20)及第3寄存器(22)用桶形移位器(16)耦合，该移位器根据减法器(30)给出的移位量将2字数据桶形移位。使用总计3字的寄存器和桶形移位器，最多2次桶形移位就从第3寄存器取出比特长度可变数据，因而可简化电路结构及处理动作。

Description

压缩数据扩展电路及其扩展方法

本发明涉及压缩数据扩展电路及其扩展方法，尤其是关于处理例如象图像和声音等的压缩数据那样、能高效(无空白)地收纳于存储器的压缩数据扩展电路及其扩展方法。

这种电路的一个例子示于1992年9月2日公开的特开平4-245778号公报上。这一已有技术包含保持输入编码数据的1字移位寄存器(11)、以及保持从该移位寄存器(11)比特并行传送的数据的3字移位寄存器(12)，而且移位/传送控制部(30)切下填满移位寄存器(12)内数据空白部分的移位寄存器(11)中的数据进行传送。

已有的技术，是将不要的前次的数据用移位寄存器(12)串行移位后排出，因而总计需要4字份额的移位寄存器和控制这些移位动作用的移位/传送控制。关于移位/传送控制的详细情况尚未公开，但需要计数移位次数的计数器、移位同步信号控制电路、从移位寄存器11向移位寄存器12并行传送任意比特的数据的传送控制电路，以及定序器等，电路规模变得大。再者，为了在比特流中与后面的数据连接，移位寄存器(12)只将空白位移位由移位寄存器(11)推出的位数，并且以比特为单位写入移位寄存器(11)，为此已有的技术存在处理步骤多，取出数据需要较长的时间的问题。

为此，本发明的主要目的是要提供电路简单，而且能快速地取出比特长度可变数据的压缩数据扩展电路及其扩展方法。

本发明是具备、保持比特并行地提供的数据的1字寄存器，比特并行地接受第1寄存器来的数据的1字第2寄存器，取出比特长度可变数据的1字第3寄存器，将有效比特数与第2寄存器保持的数据的余留比特数作比较、在有效比特数比余留比特数大时输出第1信号的比较装置，第1信号比较装置输出时、从第2寄存器及第3寄存器将只桶形移位(barrel shift)余留比特数后的数据装入第3寄存器的第1桶形移位装置(barrel shifter)，在第1信号从比较装置输出时、将第1寄存器的数据比特并行装入第2寄存器的装入装置，以及在用装入装置将第1寄存器的数据装入第2寄存器之后、将桶形移位有效比特数与余留比特数之差的比特数后的第2寄存器及第3寄存器的数据装入第2寄存器及第3寄存器的第2桶形移位装置的比特长度可变数据处理电路。

本发明又是具备保持比特并行地提供的数据的1字第1寄存器，比特并行地接受来自第1寄存器的数据的1字第2寄存器，以及可取出比特长度可变数据的1字第3寄存器的比特长度可变数据处理电路的处理方法，并且是，在有效比特数比保持于第2寄存器的数据的余留比特数大时，(a)将只桶形移位余留比特数后的第2寄存器及第3寄存器的数据装入第3寄存器，(b)将第1寄存器的数据比特并行地装入第2寄存器，(c)将第2寄存器及第3寄存器的数据桶形移位有效比特数与余留比特数之差的比特数后、装入第2寄存器及第3寄存器的处理方法。

例如，从存储器读出的1字数据被比特并行输入第1寄存器。该第1寄存器的数据被比特并行输入第2寄存器，第2寄存器的数据被第1桶形移位装置移位(例如)16比特后输入第3寄存器。从第3寄存器取出比特长度可变数据。在例如减法器构成的比较装置中，从保持于第2寄存器的数据的余留比特数中减去由例如CPU设定的有效比特数。然后，当减法计算的结果为负数时，从减法器输出借位信号(第1信号)。借位信号输出时，桶形移位器动作，将第2寄存器及第3寄存器的数据桶形移位余留比特数后，将其装入第3寄存器。这时，因桶形移位装置的移位而溢出的数据丢失、不能使用。与此同时、第1寄存器的数据被输入第2寄存器，该第2寄存器的数据与第3寄存器的数据一起被第二桶形移位装置移位(有效比特数-余留比特数)后、被装入第2寄存器及第3寄存器。用第3桶形移位装置的移位在产生空闲的第2寄存器的空白部写入“0”。

采用本发明，只要有总计3字的锁存、和构成桶形移位装置用的多个选择器和减法器就可以了。与已有技术相比，电路结构简单了，同时，即使多也只用两步的桶形移位动作就能设定有效数据，因而可以缩短处理时间，数据处理可更加高速化。

本发明的上述目的、其他目的、特征及好处，参照附图对下面的实施例详细加以说明时会更加清楚。

图1是表示本发明一实施例的方框图。

图2是详细表示图1的实施例的桶形移位器的方框图。

图3是表示图1的实施例的地址译码器的方框图。

图4是表示图1的实施例的动作的流程图。

图5是表示图1的实施例的动作的流程图。

图6是表示图1的实施例的动作的各寄存器状态图解图。

图7是表示图1的实施例的动作的各寄存器状态图解图。

图8是表示图1的实施例的动作的各寄存器状态图解图。

图9是表示图1的实施例的动作的各寄存器状态图解图。

图10是表示图1的实施例的动作的各寄存器状态图解图。

图11是表示图1的实施例的动作的各寄存器状态图解图。

图12是表示图1的实施例的动作的各寄存器状态图解图。

图13是表示图1的实施例的动作的各寄存器状态图解图。

图14是表示图1的实施例的动作的各寄存器状态图解图。

图15是表示图1的实施例的动作的各寄存器状态图解图。

图16是表示图1的实施例的动作的各寄存器状态图解图。

图17是表示图1的实施例的动作的各寄存器状态图解图。

图18是表示图1的实施例的动作的各寄存器状态图解图。

图1所示的比特长度可变数据处理电路10是用于处理从存储器(未图示)输出的比特长度可变数据的电路，包含比特并行地接受来自该存储器的1字存储数据的1字(16比特)第1寄存器12。该第1寄存器12的数据比特并行地提供给选择器14。选择器14用来从两个输入(各16比特)中选择某一个输出，从上述第1寄存器12提供的16比特作为一个输入，桶形移位器16的高端16比特输出作为另一输入。选择器14根据来自定时信号发生器的“0”或“1”的选择信号，将来自第1寄存器12的数据或来自桶形移位器16的数据有选择地、比特并行地寄存于第2寄存器20。从而，该选择器14构成第1至第4桶形移位器的一部分，同时，作为将第1寄存器12的数据寄存于第2寄存器20的寄存装置起作用。第2寄存器20是1字(16比特)寄存器，该第2寄存器20的数据比特并行地提供给桶形移位器16。第3寄存器22也还是1字(16比特)寄存器。又，为了方便，将第2寄存器20及第3寄存器22作为分立的单元加以说明，而实际上是作为2字(32比特)的一个寄存器或锁存器构成的。第2寄存器20的数据提供给桶形移位器16的高端16比特，第3寄存器22的数据提供给桶形移位器16的低端16比特。桶形移位器16将第2寄存器20及第3寄存器22的各16比特的并行数据作为一个32比特数据向右方向桶形移位。桶形移位过的数据的高端16比特，如上所述提供给选择器14，而桶形移位过的数据的低端16比特以比特并行的方式提供给第3寄存器22。从而可以明白，该桶形移位器16构成第1至第4桶形移位装置的一部分。其结果是，第3寄存器22的数据由CPU(图中未表示出)作为有效数据从3状态门24取出。

在这里对桶形移位器加以说明。使用通常的移位寄存器的数据移位器、响应提供1次的时钟信号，将数据向右或向左移位1比特。例如，在将数据移位5比特的情况下，响应5个时钟信号，数据向右或向左移位5比特。与此相反，在使用这里说的桶形移位器的情况下，响应一个时钟信号，数据一次向右或向左移位数比特。一个时钟信号所移位的比特数根据由后述减法器30给予的移位量决定。

为了进行这样的桶形移位，本实施例的桶形移位器16，如图2所示，可以使用32个选择器SBL0-SBL31构成。

给予桶形移位器16的有来自第3寄存器22的16比特并行数据b16-b31与来自第2寄存器20的16比特并行数据b0-b15，共有32比特的数据。这32比特的数据和各比特从低端到高端分别为b0-b31。

另一方面，如前所述，桶形移位器16最大可以进行16比特的桶形移位。这桶形移位由选择器SBL0-SBL31实现。下面对各选择器SBL0-SBL31的动作加以说明。

决定桶形移位器16的最低端比特的输出的选择器SBL0是从比特b1-b16中选择1比特输出的16-1选择器(从16比特中选择任一比特输出的选择器)，选择的比特根据减法器30(图1)给出的移位量决定。同样、选择器SBL1、SBL2、SBL3、…、SBL15是根据减法器30给出的移位量分别从比特b2-b17、b3-b18、b4-b19、…b16-b31中选择1比特输出的16-1选择器。

另一方面，SBL16-SBL31各选择器不能由用于选择器SBL0-SBL15中那样的16-1选择器构成。原因是，由于选择器SBL16不能从比特b17-b32中选择1比特输出。其理由是，只预先给予桶形移位器16以32比特b0-b31的数据，所以不能选择没有给予桶形移位器16的比特b32。因而，选择器SBL16在受到根据减法器30给出的移位量进行16比特的桶形移位的指示的情况下，不输出比特b32，而代之以输出“0”。也就是说，选择器SBL16是从比特b17-b31或“0”中选择1比特输出的16-1选择器。而选择器SBL17，由于没有将比特b32及比特b33给予桶形移位器16，不能从比特b18-b33中选择1比特输出，从而，在受到用减法器30进行15比特以上的桶形移位的指示时，也就是说，在受到选择比特b32或b33的指示时，输出“0”。换句话说，选择器SBL17是从比特b18-b31或“0”中选择1比特输出的15-1选择器。同样，选择器SBL18、SBL19、SBL20、…SBL30分别是从比特b19-b31或“0”、比特b20-b31或“0”、比特b21-b31或“0”，…比特b31或“0”中选择1比特输出的14-1选择器、13-1选择器、12-1选择器，…2-1选择器。而选择器SBL31是与移位量无关、只输出零的1-1选择器，选择器SBL31的输出被固定于“0”。

这样一来，桶形移位器16按照减法器30(图1)指示的移位量、选择第2寄存器20及第3寄存器22给予的32比特b0-b31或“0”，结果、只桶形移位所要的比特数，这一桶形移位的结果是，溢出的比特失去、变成空白的比特上写入“0”。

又，在第1寄存器12，根据存储数据写入时钟脉冲(下述)装入从存储器(图中未图示)来的存储数据，而来自选择器14的数据根据定时信号发生器18输出的锁存时钟脉冲装入第2寄存器20。三状态门24由从地址解码器(未图示出)输出的CPU读出信号控制。亦即、在该CPU读出信号为“1”时，CPU读出数据由三状态门24取出。上述地址译码器输出表示比特长度可变数据(VBC：Variable Bit-length Code)的处理起动的VBC起动信号，提供给上述定时信号发生器18，同时、也提供给初始计数器26。初始计数器26又接收存储数据写入时钟脉冲，据此产生计数增量。定时信号发生器18根据VBC起动信号而启动、产生VBC请求信号。这VBC请求信号与存储数据写入时钟脉冲同步发生。

在将来自CPU(未图示出)的CPU写入数据给予有效比特数寄存器28的同时，也给予定时信号发生器18。有效比特数据给定为例如4比特，用于决定桶形移位(barrel shift)量。在有效比特数据为“0000”的时候表示“16”的有效比特数；在有效比特数据为“0001”的时候表示“1”的有效比特数；在有效比特数据为“0010”的时候表示“2”的有效比特数；以下相同，在有效比特数据为“1111”的时候表示“15”的有效比特数。又、将来自地址译码器(未图示)的有效比特数写入时钟脉冲提供给有效比特数寄存器28、同时也提供给定时信号发生器18。

装入有效比特数寄存器28的有效比特数的数据提供给减法器30的一个输入端。给予减法器30的另一输入以从余留比特数寄存器32输出的余留比特数的数据。亦即，减法器30是执行“余留比特数-有效比特数”的减法运算的，自己能够了解第2寄存器20的余留比特数。因而，余留比特数数据被减法器30输出，定时信号发生器18又将余留比特数写入时钟脉冲给予余留比特数寄存器32，以此将余留比特数数据保持于余留比特数寄存器32。这样一来，减法器30进行“余留比特数-有效比特数”的运算，将该减法运算结果作为新的余留比特数数据输出，同时、在后者比前者大时，将“1”的借位信号(第1信号)输出；在前者与后者相等时将“1”的零信号(第2信号)输出。而在借位信号及零信号均为“0”时，从减法器30输出的是第3信号。借位信号及零信号一起提供给定时信号发生器18。定时信号发生器18根据借位信号和零信号输出选择信号和闩销时钟信号。

再者，减法器30对桶形移位器16设定应桶形移位的比特数、即移位量。例如，在输出第1信号时，作为移位量最先给出余留比特数据，接着给出“有效比特数-余量比特数”、即减法运算结果的绝对值；在第2信号输出时、作为移位量给出余留比特数数据；在第3信号输出时，作为移位量给出有效比特数数据。

在地址计数器34，响应地址解码器36(图3)给出的初始地址写入时钟脉冲、预置存储于存储器的比特长度可变数据的起始地址数据。在地址计数器34预置的地址数据响应判优器(arbliter)38给出的存储数据写入时钟脉冲而递增。因此，即使是比特长度可变数据在存储器内被连续存储多个字的情况下，只要在地址计数器34一次预置比特长度可变数据的起始地址，以后就能够连续读出涉及多个字的比特长度可变数据并锁存于第1寄存器12中。

地址选择器40将CPU给出的CPU地址总线的地址数据或地址计数器34给出的地址数据中的一个数据加以切换后给予存储器。该切换根据判优器38的选择信号进行。

判优器38是用来控制比特长度可变数据处理电路10的动作及取决于比特长度可变数据处理电路10与CPU的存储器存取的定时的。

如图1所示，将系统时钟脉冲、地址解码器36来的CPU存储要求信号、定时信号发生器18来的选择信号，以及初始标志提供给判优器38。判优器38判定来自定时信号发生器18的选择信号是按照将锁存于第1寄存器12的数据供给第2寄存器20的要求切换选择器14的信号。对此作出响应，判优器38产生使地址计数器34递增的计数信号，接着又产生使存储存器给出的比特长度可变数据锁存于第1寄存器12的存储数据写入时钟信号。但是，在来自时钟脉冲发生器18的初始标志显示初始状态时，计数信号不发生。而判优器38在存储数据写入时钟信号发生之前产生选择信号，对地址选择器40发生将地址计数器34来的地址信号供给存储器的指示。

另一方面判优器38监视来自地址解码器36(图3)的CPU存储请求信号，以此判断CPU是否要求访问存储器。在CPU要求访问存储器，并且地址选择器40按照将来自地址计数器34的地址数据提供给存储器的要求切换时，对CPU提供等待信号，使CPU处于等待状态。

这里，参照图3，在地址解码器36上连接着CPU地址总线、读出信号线和写入信号线，提供给该地址解码器的有来自CPU的地址数据、来自CPU的读出信号和来自CPU的写入信号。CPU具有规定大小的存储空间。在该存储空间内的规定的地址上分配上述存储器、可变长度比特数据处理起动信号、第3寄存器22及有效比特数据寄存器28等。地址解码器36通常监视来自CPU的地址数据、读出信号及写入信号，CPU访问存储器分配地址、并在输出读出信号或写入信号时产生CPU存储请求信号。而地址解码器36，在CPU访问用于使比特长度可变数据处理起动的地址，并且输出读出信号时，产生用来使比特长度可变数据处理电路10开始比特长度可变数据处理的VBC起动信号。又、地址译码器36，在CPU访问地址计数器分配到的地址并输出写入信号时，产生初始地址写入时钟脉冲。再者，地址译码器36、在CPU访问第3寄存器分配到的地址并输出读出信号时，产生CPU读出信号。而且，地址解码器36在CPU访问有效比特数寄存器28分配到的地址并输出写入信号时产生有效比特数写入时钟脉冲信号。

对图1的实施例、参照图4及图5加以说明。再者，图1的实施例实际上用硬件构成，而动作如图4及图5的流程图。因而，也可以用按图4及图5的流程图动作的微电脑代替图1的电路。

从图4的步骤S1到步骤S7是初始设定动作。也就是说，响应CPU，从而响应地址解码器36(图3)的VBC起动信号，定时信号发生器18起动，在步骤S1、定时信号发生器18输出VBC请求信号。而地址解码器36，在如上所述、CPU输出规定的地址数据时输出VBC起动信号。这里，CPU同时对存储地址计数器34(图1)设定存储器读出地址。相应地、在步骤S2，从存储器(未图示)读出存储数据，与存储器数据写入时钟脉冲相应、该存储数据比特并行地装入第1寄存器12。于是、相应于存储数据写入时钟脉冲，地址计数器34递增。还有，比特长度可变数据、亦即有效比特数变化的数据，被高效(无空余)地按照地址依序存储。定时信号发生器18对该存储器数据写入时钟脉冲进行计数，在下面的步骤S3，再度产生VBC请求信号。从而，在下面的步骤S4，来自存储器(未图示)的已递增地址的存储器数据以比特并行的方式装入第1寄存器12，同时、由于来自定时信号发生器18的选择信号是“1”，所以第1寄存器12的数据通过选择器14、比特并行地装入第2寄存器20。定时信号发生器18再次对存储数据写入时钟脉冲进行计数，在下一个步骤S5，再次发生VBC请求信号。而在接着的步骤S6，来自存储器(未图示)的存储数据比特并行地装入第1寄存器12，同时，由于来自定时信号发生器18的选择信号是“1”，第1寄存器12的数据通过选择器14被比特并行地装入第2寄存器20。来自定时信号发生器18的初始标志提供给减法器30，由减法器30将“16”、即“0000”提供给桶形移位器16。第2寄存器20的数据通过桶形移位器16装入第3寄存器22。初始计数器26在此之前一直对三个存储数据写入时钟脉冲进行着计数，因而在下一步骤S7、输出初设定结束(initial end)信号，给予定时信号发生器18。从而时钟信号发生器18结束初期设定动作。

如图6所示，这样一来，第1寄存器12、第2寄存器20及第3寄存器22上分别装入数据。设计其状态为：在第3寄存器22，从最低位依序装入16比特的数据a₀、a₁、a₂、a₃、a₄、b₀、b₁、b₂、b₂、b₄、b₅、b₆、c₀、c₁、c₂、c₃，在第2寄存器20从最低位起依序装入16比特的数据c₄、c₅、c₆、c₇、c₈、c₉、c₁₀、c₁₁、c₁₂、c₁₃、d₀、d₁、d₂、d₃、d₄、d₅、，在第1寄存器12从最低位起依序装入16比特的数据d₆、e₀、f₀、f₁、f₂、f₃、f₄、f₅、f₆、f₇、f₈、f_g、f₁₀、g₀、g₁、g₂。字母a、b、c分别表示不同的数据，数据a的有效比特数为5比特，数据b的有效比特数为7比特，数据c的有效比特数为14比特，数据d的有效比特数为7比特，数据e的有效比特数为1比特，数据f的有效比特数为11比特，而数据g的有效比特数未定。

在下面的步骤S8，CPU(未图示)从第3寄存器22读出有效数据中的a₀-a₄。在步骤S9，数据a的有效比特数“5”作为CPU写入数据从CPU输出。相应地，从地址解码器36(图3)输出有效比特数写入时钟脉冲，因而，“5”的数据被写入有效比特数寄存器28。

在下一步骤S10，减法器执行“余留比特数-有效比特数”的运算。在这里，所谓余留比特数意味着保持于第2寄存器20中的数据中，桶形移位结果产生的“0”以外的数据，例如图6中的c₄-c₁₃及d₀-d₆的16比特的数据或图7中的c₉-c₁₃及d₀-d₅的11比特的数据。在图6的例子中，第2寄存器20的余留比特数为“16”，因而步骤S10的减法运算结果16-5＝11为正，在步骤10被判断为“是”。这时，减法器30对桶形移位器16指出有效比特数“5”，作为桶形移位器16的移位量。从而，在下一步骤S11，将只桶形移位有效比特数“5”的数据装入第2寄存器20及第3寄存器22。其结果示于图7。在图7中，第1寄存器12的数据原封不动没有改变，保持于第3寄存器22的5比特的数据a被从第3寄存器22推出。从而，在第3寄存器22保持着16比特的数据b₀、b₁、b₂、b₃、b₄、b₅、b₆、c₀、c₁、c₂、c₃、c₄、c₅、c₆、c₇、c₈。再者由于来自减法器30的借位信号和零信号都是“0”，所以从定时信号发生器18输出“0”的选择信号。相应地、选择器14选择来自桶形移位器16的数据。从而、在第2寄存器20保持着11比特的数据c₉、c₁₀、c₁₁、c₁₂、c₁₃、d₀、d₁、d₂、d₃、d₄、d₅与5比特的“0”。“0”是借助于桶形移位器16将第2寄存器20的数据桶形移位5比特的结果，被写入第2寄存器20。

在图7的状态下，第3寄存器22的数据b的有效比特数为“7”，第2寄存器20的余留比特数为“11”。从而，在这里再次重复执行步骤S8到步骤S11。结果如图8所示，从第3寄存器22排出7比特的数据b，数据b作为CPU读出数据被取入。于是，在第3寄存器22保持着16比特的数据c₀、c₁、c₂、c₃、c₄、c₅、c₆、c₇、c₈、c₉、c₁₀、c₁₁、c₁₂、c₁₃、d₀、d₁；在第2寄存器20保持着4比特的数据d₂、d₃、d₄、d₅、及12比特的“0”。先前有5比特的“0”，又进行7比特的新的桶形移位，因而在这一阶段第2寄存器20的“0”变成12比特。

在图8的状态下，第3寄存器20的数据c的有效比特数为“14”，第2寄存器20的余留比特数为“4”。因而，减法器30的减法运算结果为“4-14＝-10”，输出借位信号，并在步骤S10被判定为“否”。为此，处理程序进入图5的步骤S12，在这一步骤S12，判断“余留比特数-有效比特数”的减法运算结果为“0”否。在上述例子中，减法运算结果为“-10”因而在该步骤S12判断为“否”，从而处理程序进入步骤S13。

相应于借位信号，定时信号发生器18输出“0”的选择信号。从减法器30得到减法运算结果为负，因而作为移位量将余留比特数“4”提供给桶形移位器16。于是，在步骤S13，如图9所示，首先将第2寄存器20及第3寄存器22的数据桶形移位4比特后，将其装入第2寄存器20及第3寄存器22。这时，桶形移位器16的低端16比特的数据为c₄、c₅、c₆、c₇、c₈、c₉、c₁₀、c₁₁、c₁₂、c₁₃、d₀、d₁、d₂、d₃、d₄、d₅，高端16比特全部为“0”。在这里，接着选择器14响应来自定时信号发生器18的“1”的选择信号选择第1寄存器12的数据，因而，第1寄存器12的数据被比特并行地装入第2寄存器20，在第2存储器20保持着16比特的数据d₆、e₀、f₀、f₁、f₂、f₃、f₄、f₅、f₆、f₇、f₈、f₉、f₁₀、g₀、g₁、g₂。

在下一步骤S14，减法器30向桶形移位器16发出移位量为“有效比特数-余留比特数”的指示。在图8的状态下，第3寄存器22的有效比特数为“14”，第2寄存器20的余留比特数为4，因而这时的移位量为“10”。于是、在步骤S14、将用桶形移位器16把第2寄存器20及第3寄存器22的数据桶形移位10比特的数据通过选择器14装入第2寄存器20及第3寄存器22。结果，在第3寄存器20保持有16比特的数据d₀、d₁、d₃、d₄、d₅、d₆、e₀、f₀、f₁、f₂、f₃、f₄、f₅、f₆、f₇。而在第2寄存器20保持着6比特的数据f₈、f₉、f₁₀、g₀、g₁、g₂和10比特的“0”。

在下一步骤S15，从定时信号发生器18输出VBC请求信号，相应地从存储器(未图示)读出下一个存储数据。因而，在步骤S16，如图10所示，存储数据被比特并行地装入第1寄存器12，在第1寄存器12保持着16比特的数据g₃、g₄、g₅、g₆、g₇、h₀、h₁、h₂、h₃、h₄、h₅、h₆、h₇、h₈、h₉、h₁₀。

再者，定时信号发生器18每当从存储器来的数据装入第1寄存器12，都使存储地址计数器34递增，因此，只要按地址顺序预先存储比特长度可变数据串行存储器内，各比特长度可变数据将自动地依次从存储器装入第1寄存器12。

再次实施步骤S12，则在图9的状态下，第3寄存器22的数据d的有效比特为“7”、余留比特数为“4”，结果，从步骤13到步骤16得以实行。也就是说，通过步骤S13，如图10所示，在第3寄存器22保持着16比特的数据d₆、e₀、f₀、f₁、f₂、f₃、f₄、f₅、f₆、f₇、f₈、f₉、f₁₀、g₀、g₁、g₂，在第2寄存器20保持着16比特的数据g₃、g₄、g₅、g₆、g₇、h₀、h₁、h₂、h₃、h₄、h₅、h₆、h₇、h₈、h₉、h₁₀。同时7比特的数据d作为CPU读出数据被取入。经过其后的步骤S15及步骤S16，如图10所示，在第3寄存器22保持着16比特的数据e₀、f₀、f₁、f₂、f₃、f₄、f₅、f₆、f₇、g₀、g₁、g₂，在第2寄存器20保持着15比特的数据g₄、g₅、g₆、g₇、h₀、h₁、h₂、h₃、h₄、h₅、h₆、h₇、h₈、h₉、h₁₀和1比特的“0”，在第1寄存器12装入来自存储器(未图示)的存储数据h₁₁、h₁₂、h₁₃、h₁₅、i₀、i₁、i₂、i₃、i₄、i₅、i₆、i₇、i₈、i₉、j₀，

在图10的状态下，第3寄存器22的数据e的有效比特数为“1”，余留比特数为“15”，因而在接着执行的步骤S10中被判断为“是”，再次执行步骤S11。结果，如图11所示，在第3寄存器保持着16比特的数据f₀、f₁、f₂、f₃、f₄、f₅、f₆、f₇、f₈、f₉、f₁₀、g₀、g₁、g₂、g₃、g₄，在第二寄存器20保持着14比特的数据g₅、g₆、g₇、h₀、h₁、h₂、h₃、h₄、h₅、h₆、h₇、h₈、h₉、h₉、h₁₀和2比特的“0”。

在图11的状态下，第3寄存器22的数据f的有效比特数为“11”，余留比特数为14，因而在接着执行的步骤S10被判断为“是”，再度执行步骤S11。结果，如图12所示，在图3寄存器22保持着16比特的数据g₀、g₁、g₂、g₃、g₄、g₅、g₆、g₇、h₀、h₁、h₃、h₄、h₅、h₆、h₇。在第2寄存器20，保持着3比特的数据h₈、h₉、h₁₀和13比特的“0”。这时，第1寄存器12的数据仍为h₁₁、h₁₂、h₁₃、h₁₄、h₁₅、i₀、i₁、i₂、i₃、i₄、i₅、i₆、i₇、i₈、i₉、j₀，保持不变。

在图12的状态下，第3寄存器22的数据g的有效比特数为“8”，余留比特数为“3”，因而在接着执行的步骤S10及步骤S12都被判断为“否”。因此，再度执行步骤S13到步骤S16，其结果示于图13。

在图13的状态下，第3寄存器22的数据h的有效比特数为“16”，第2寄存器20的余留比特数为“11”。从而，减法器30的减法运算结果为“11-16”＝-5”，输出借位信号，在步骤S10被判断为“否”。因此，在步骤12判断“余留比特数-有效地特数”的减法运算结果为“0”与否。在上述例子中，减法运算结果为“-5”，因而在步骤S12被判断为“否”，处理程序进入步骤S13。

根据借位信号，定时信号发生器18输出“0”的选择信号。又从减法器30得到的减法运算结果为负，因而作为移位量、给予桶形移位器16以余留比特数“11”。在步骤S13，如图14所示，首先将第2寄存器20及第3寄存器22的数据桶形移位11比特后，装入第2寄存器20及第3寄存器22。这时，桶形移位器16低端16比特的数据为h₁₁、h₁₂、h₁₃、h₁₃、h₁₄、h₁₅、i₀、i₁、i₂、i₃、i₄、i₅、i₆、i₇、i₈、i₉、j₀，高端16比特的数据全部为“0”。此处、响应接着从定时信号发生器18来的选择信号“1”，选择器14选择第1寄存器12的数据，因此，第1寄存器12的数据比特并行地装入第2寄存器20，在第2寄存器20保持着16比特的数据j₁、j₂、j₃、j₄、j₅、j₆、j₇、j₈、k₁、k₂、k₃、k₄、k₅、k₆、k₇。

在下一步骤S14，减法器30给桶形移位器16以“有效比特数-余留比特数”的移位量的指示。在图13的状态下，第3寄存器22的有效比特数为“16”，第2寄存器20的余留比特数为“11”。因而，这时的移位量为“5”。于是，在步骤S14，将由桶形移位器16把第2寄存器20及第3寄存器22的数据桶形移位5比特后的数据通过选择器14装入第2寄存器器20及第3寄存器22。其结果是，在第3寄存器22保持着16比特的数据i₀、i₁、i₂、i₃、i₄、i₅、i₆、i₇、i₈、i₉、j₀、j₁、j₂、j₃、j₄、j₅，在第2寄存器20保持着11比特的数据j₆、j₇、j₈、k₀、k₁、k₂、k₃、k₄、k₅、k₆、k₇及5比特的“0”。

在下一步骤S15，从定时信号发生器18输出VBC请求信号，相应地、从存储器(未图示)读出后面的存储数据。因而，在步骤S16，如图15所示，存储数据被比特并行地装入第1寄存器12，在第1寄存器12保持着16比特的数据l₀、l₁、l₂、l₃、l₄、m₀、m₁、n₀、n₁、n₂、s₀、s₁、s₂、s₃、s₄、s₅。

在图14的状态下，第3寄存器22的数据i的有效比特数为“10”，第2寄存器20的余留比特数为“11”，因而，减法器30的减法运算结果为“11-10＝1”，在步骤S10，被判断为“是”。这时、作为桶形移位器16的移位量，减法器给予桶形移位器16以有效比特数“10”的指示。因而、在下一步骤S11，将只桶形移位有效比特数“10”的数装入第2寄存器20及第3寄存器22。其结果示于图15。在图15第1寄存器12的数据保持原样未变，保持于第3寄存器22的10比特的数据i被从第3寄存器22推出。从而，在第3寄存器22，保持着16比特的数据j₀、j₁、j₂、j₃、j₄、j₅、j₆、j₇、j₈、k₀、k₁、k₂、k₃、k₄、k₅、k₆。再者，从减法器30来的借位信号和零信号均为“0”，因而定时信号发生器18输出选择信号“0”。选择器14相应选择来自桶形移位器16的数据。于是，在第2寄存器20保持着1比特的数据k₇、和15比特的“0”。“0”是由桶形移位器16将第2寄存器20的数据桶形移位10比特的结果，被写入第2寄存器20。

在图15的状态下，第3寄存器22的数据j的有效比特数为“9”，第2寄存器20的余留比特数为“1”。因而，减法器30的减法运算结果为：1-9＝-8”，输出借位信号，在步骤S10被判断为“否”。因此，在步骤S12中，判断“余留比特数-有效比特数”的减法运算结果为“0”否。在上述例子中，减法运算的结果为“-8”，所以，在这一步骤S12被判断为“否”，处理程序进入步骤S13。

根据借位信号，定时信号发生器18输出选择信号“0”。又由于从减法器30得到的减法运算结果为负，所以、作为移位量，给予桶形移位器16以余留比特数“1”。因而、在步骤S13，如图16所示，首先将第2寄存器20及第3寄存器22的数据桶形移位1比特，再将其装入第2寄存器20及第3寄存器22。这时，桶形移位器16的低端16比特的数据为j₁、j₂、j₃、j₄、j₅、j₆、j₇、j₈、k₀、k₁、k₂、k₃、k₄、k₅、k₆、k₇，高端16比特全部为“0”。这里，响应接着从定时信号发生器18来的选择信号“1”，选择器14选择第1寄存器12的数据，因而第1寄存器12的数据被比特并行地装入第2寄存器20，第2寄存器20保持着16比特的数据l₀、l₁、l₂、l₃、l₄、m₀、m₁、n₀、n₁、n₂、s₀、s₁、s₂、s₃、s₄、s₅。

在下一步骤S14，减法器30给予桶形移位器16以“有效比特数-余留比特数”的移位量的指示。在图15的状态下，第3寄存器22的有效比特数为“9”，第2寄存器20的余留比特数为“1”。因而，这时的移位量为“8”。于是、在步骤S14，将由桶形移位器16把第2寄存器20及第3寄存器22的数据桶形移位8比特后的数据通过选择器14装入第2寄存器20及第3寄存器22。结果、保持于第3寄存器22的9比特的数据j被从第3寄存器22推出。于是，如图16所示，在第2寄存器22保持着16比特的数据k₀、k₁、k₂、k₃、k₄、k₅、k₆、k₇、l₀、l₁、l₂、l₃、l₄、m₀、m₁、n₀。在第2寄存器20保持着8比特的数据n₁、n₂、s₀、s₁、s₂、s₃、s₄、s₅和8比特的“0”。

在下一步骤S15、定时信号发生器18输出VBC请求信号，相应地从存储器(未图示)读出下面的存储数据。因而，在步骤S16、如图17所示，存储数据被比特并行地装入第1寄存器12，第1寄存器12保持着16比特的数据s₆、s₇、s₈、s₉、s₁₀、s₁₁、s₁₂、s₁₃、t₀、t₁、u₀、u₁、u₂、u₃、u₄、u₅。

再度执行步骤s12，则在图16的状态下、第3寄存器22的数据k的有效比特数为“8”，余留比特数为“8”，结果，图5的步骤S17到步骤S19得以执行。

首先，在步骤S17，根据来自定时信号发生器18的选择信号“1”，选择器14选择第1寄存器12的数据，因此，第1寄存器12的数据比特并行地装入第2寄存器20，在第2寄存器20保持着16比特的数据s₆、s₇、s₈、s₉、s₁₀、s₁₁、s₁₂、s₁₃、t₀、t₁、u₀、u₁、u₂、u₃、u₄、u₅。也此同时，减法器30给予桶形移位器16以相当于有效比特数的移位量的指示。在图16的状态下，第3寄存器22的有效比特数为“8”。因而、在步骤S17，将由桶形移位器16把第2寄存器20及第3寄存器22的数据桶形移位8比特后的数据通过选择器14装入第2寄存器20及第3寄存器22。结果，保持于第3寄存器22的8比特的数据k被从第3寄存器22推出。于是，如图17所示，在第3寄存器22，保持着16比特的数据l₀、l₁、l₂、l₃、l₄、m₀、m₁、n₀、n₁、n₂、s₀、s₁、s₂、s₃、s₄、s₅，在第2寄存器20保持着16比特的数据s₆、s₇、s₈、s₉、s₁₀、s₁₁、s₁₂、s₁₃、t₀、t₁、u₀、u₁、u₂、u₃、u₄、u₅。

在下一步骤S18，定时信号发生器18输出VBC请求信号，相应地，从存储器(未图示)读出后面的存储数据。因而，在步骤S19，如图18所示，存储数据比特并行地装入第1寄存器12，在第1寄存器12保持在16比特的数据u₆、u₇、v₀、v₁、v₂、v₃、v₄、w₀、w₁、w₂、w₃、w₄、w₅、w₆、w₇、x₀。

在图17的状态下，第3寄存器22的数据“1”的有效比特数为“5”，第2寄存器20的余留比特数为“16”。因而、减法器30的减法运算结果为“16”-5＝11”，在步骤S10判断为“是。这时，减法器30向桶形移位器16指示、以有效比特数5作为桶形移位器16的移位量。因而、在下一步骤S11，将只桶形移位有效比特数“5”后的数据装入第2寄存器20及第3寄存器22。其结果示于图18的上部。在该状态下，第1寄存器12的数据保持原样没有改变，保持于第3寄存器22的5比特的数据1被从第3寄存器22推出。因而，在第3寄存器22保持着16比特的数据m₀、m₁、n₀、n₁、n₂、s₀、s₁、s₂、s₂、s₃、s₄、s₅、s₆、s₇、s₈、s₉、s₁₀。而且来自减法器30的借位信号和零信号都为“0”，因而从定时信号发生器18输出选择信号“0”。相应地、选择器14选择来自桶形移位器16的数据。因而，在第2寄存器20保持着11比特的数据s₁₁、s₁₂、s₁₃、t₀、t₁、u₀、u₁、u₂、u₃、u₄、u₅和5比特的“0”。“0”是用桶形移位器16将第2寄存器20的数据桶形移位10比特的结果，被写入第2寄存器20。

在图18上部的状态下，第3寄存器22的数据m的有效比特数为“2”，第2寄存器20的余留比特数为“11”。因而，减法器减法运算的结果为“11-2＝9”，在步骤10被判断为“是”。这时，减法器30向桶形移位器16指示以有效比特数“2”作为桶形移位器16的移位量。在下一步骤S11，将只桶形移位有效比特数“2”后的数据装入第2寄存器30及第3寄存器22。其结果示于图18的下部。在图18下部，第1寄存器12的数据保持原样不变，保持于第3寄存器22的2比特的数据m被从第3寄存器22推出。因而、在第3寄存器22保持着16比特的数据n₀、n₁、n₂、s₀、s₁、s₂、s₃、s₄、s₅、s₆、s₇、s₈、s₉、s₁₀、s₁₁、s₁₂。还有，来自减法器30的借位信号和零信号均为“0”，因而从定时信号发生器18输出选择信号“0”。相应地，选择器14选择来自桶形移位器16的数据。因而，在第2寄存器20保持着9比特的数据s₁₃、t₀、t₁、u₀、u₁、u₂、u₃、u₄、u₅和7比特的“0”。“0”是用桶形移位器16将第2寄存器20的数据桶形移位10比特的结果、被写入第2寄存器。

如上所述，采用所述实施例只要执行最多两次的桶形移位动作，就能从第3寄存器22取出有效数据。

Claims (7)

1.一种压缩数据扩展电路，其特征在于，具有：

保持由存储器以比特并行方式提供的压缩数据的第1寄存器；

以比特并行方式接收所述第1寄存器来的压缩数据并加以保持的第2寄存器；

装入由有效比特和非有效比特构成的比特长度可变数据的第3寄存器；

将有效比特数与所述第2寄存器保持的数据的余留比特数作比较，并且根据比较结果设定移位量的比较装置；

以所述第2寄存器的数据作为高端数据装入，并且以所述第3寄存器的数据作为低端数据装入，响应从所述比较装置来的所述移位量，使所述高端数据与所述低端数据均桶形移位该移位量之后，将高端数据提供给所述第2寄存器，将低端数据提供给所述第3寄存器的桶形移位装置；

响应所述比较装置的比较结果，从所述第1寄存器的压缩数据及所述桶形移位装置的高端数据中有选择地输出某一数据，以比特并行方式寄存于所述第2寄存器用的选择装置；

从所述第3寄存器取出在所述压缩数据上附加非有效比特的所述比特长度可变数据的输出装置。

2.根据权利要求1所述的压缩数据扩展电路，其特征在于，

所述比较装置是在所述有效比特数比所述余留比特数大时，输出移位所述余留比特数的第1移位量，及只移位所述有效比特数与所述余留比特数之差的第2移位量的比较装置，

所述桶形移位装置是以所述第2寄存器和所述第3寄存器的数据作为高端数据和低端数据装入，响应所述比较装置来的所述第1移位量，使所述高端数据和所述低端数据均桶形移位所述余留比特数后，将低端数据提供给所述第3寄存器的桶形移位装置，

所述选择装置是响应所述比较装置的比较结果，有选择地输出所述第1寄存器的压缩数据，以比特并行方式装入所述第2寄存器的选择装置，

所述桶形移位装置在所述选择装置将所示第1寄存器的压缩数据装入所述第2寄存器之后，将所述第2寄存器和所述第3寄存器的数据作为高端数据和低端数据装入，响应所述比较装置来的所述第2移位量，使所述高端数据和所述低端数据均桶形移位所述有效比特数和所述余留比特数之差的比特数后，将高端数据和低端数据分别提供给第2寄存器和第3寄存器，

所述选择装置有选择地输出所述桶形移位得到的高端数据，以比特并行方式装入所述第2寄存器。

3.根据权利要求1或2所述的压缩数据扩展电路，其特征在于，

所述比较装置是在所述有效比特数与所述余留比特数相等时输出所述第1移位量的比较装置，

所述桶形移位装置是将所述第2寄存器和所述第3寄存器的数据作为高端数据和低端数据装入，响应所述比较装置来的所述第1移位量，使所述高端数据和所述低端数据均桶形移位所述余留比特数后，将低端数据提供给第3寄存器的桶形移位装置，

所述选择装置是响应所述比较装置的比较结果，有选择地输出所述第1寄存器的压缩数据，以比特并行方式装入所述第2寄存器的选择装置。

4.根据权利要求1或2所述的压缩数据扩展电路，其特征在于，

所述比较装置是在所述余留比特数比所述有效比特数大时输出移位所述有效比特数的第3移位量的比较装置，

所述桶形移位装置是将所述第2寄存器及所述第3寄存器的数据作为高端数据和低端数据装入，响应所述比较装置来的第3移位量，使所述高端数据和所述低端数据均桶形移位所述有效比特数后，将高端数据和低端数据分别提供给所述第2寄存器及所述第3寄存器的桶形移位装置，

所述选择装置是有选择地输出所述桶形移位得到的高端数据，以比特并行方式装入所述第2寄存器的选择装置。

5.一种具备保持由存储器以比特并行方式提供的数据的第1寄存器，以比特并行方式接收所述第1寄存器来的压缩数据并加以保持的第2寄存器，以及装入由有效比特和非有效比特构成的比特长度可变数据的第3寄存器的压缩数据扩展电路的扩展方法，其特征在于，

在有效比特数大于所述第2寄存器所保持的数据的余留比特数时，(a)从所述第2寄存器及所述第3寄存器将桶形移位所述余留比特数后的数据装入所述第3寄存器，(b)将所述第1寄存器的数据以比特并行方式装入所述第2寄存器，(c)将所述第2寄存器及所述第3寄存器的数据桶形移位所述有效比特数与所述余留比特数之差的比特数后，装入所述第2寄存器及所述第3寄存器。

6.根据权利要求5所述的扩展方法，其特征在于，所述有效比特数与所述余留比特数相等时，(d)将桶形移位所述余留比特数的所述第2寄存器及所述第3寄存器的数据装入所述第2寄存器及所述第3寄存器，(e)将所述第1寄存器的数据以比特并行方式装入所述第2寄存器。

7.根据权利要求5或6所述的扩展方法，其特征在于，在所述余留比特数比所述有效比特数大时，(f)将所述第2寄存器及所述第3寄存器的数据桶形移位所述有效比特数后，装入所述第2寄存器及所述第3寄存器。

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