CN110832777A - 采用用于校准的脉冲到数字转换器(pdc)的延迟锁定环(dll) - Google Patents

采用用于校准的脉冲到数字转换器(pdc)的延迟锁定环(dll) Download PDF

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Abstract

本公开的方面涉及从同相时钟信号生成正交时钟信号。根据一个方面，延迟锁定环(DLL)包括：第一脉冲到数字转换器(PDC)，生成第一脉冲宽度测量，其中第一脉冲宽度测量包括第一符号和第一幅度；第二脉冲到数字转换器(PDC)，生成第二脉冲宽度测量，其中第二脉冲宽度测量包括第二符号和第二幅度；数字环路滤波器，其被耦合到第一PDC和第二PDC，数字环路滤波器基于第一脉冲宽度测量和第二脉冲宽度测量生成经过滤波的比较输出；以及第一延迟生成块，基于经过滤波的比较输出和同相时钟信号生成正交时钟信号。

Description

采用用于校准的脉冲到数字转换器(PDC)的延迟锁定环(DLL)
相关申请的交叉引用
本申请要求于2017年7月7日提交到美国专利和商标局的申请号为No.15/644,426的美国非临时专利申请的优先权和权益，该申请的全部内容通过引用的方式并入本文、并且如在下文中完整地阐述并用于所有适用目的。
技术领域
本公开大体上涉及延迟锁定环的领域，并且尤其涉及用于从同相时钟信号生成正交时钟信号的延迟锁定环。
背景技术
几种形式的转换器可以被用于电子电路，以将在一个域中的一个信号转化为在另一个域中的另一个信号。例如，脉冲到数字转换器(PDC)是将脉冲宽度(以时间为单位测量)转换为数字表示的电子电路。脉冲到数字转换器的不同实现可以被用于不同的应用中。然而，一些脉冲到数字转换器(PDC)可以具有有限的线性范围，并因此限制了它们的实际应用。参考Hailu等人的美国专利申请No.15/644,285，该公开的内容通过引用并入本文。
发明内容
以下呈现了本公开的一个或多个方面的简化概述，以便提供对这些方面的基本理解。该概述不是本公开的所有预期特征的广泛概述，并且该概述既不旨在标识本公开的所有方面的关键或重要元素，也不旨在描绘本公开的任何或所有方面的范围。该概述的唯一目的是以简化的形式呈现本公开的一个或多个方面的一些概念，作为稍后呈现的更详细描述的序言。
在一个方面中，本公开提供了延迟锁定环(DLL)。因此，延迟锁定环(DLL)包括：第一脉冲到数字转换器(PDC)，其生成第一脉冲宽度测量，其中第一脉冲宽度测量包括第一符号和第一幅度；第二脉冲到数字转换器PDC，其生成第二脉冲宽度测量，其中第二脉冲宽度测量包括第二符号和第二幅度；数字环路滤波器，其被耦合到第一PDC和第二PDC，所述数字环路滤波器基于第一脉冲宽度测量和第二脉冲宽度测量生成经过滤波的比较输出；以及第一延迟生成块，其基于经过滤波的比较输出和同相时钟信号生成正交时钟信号。
在一个示例中，延迟锁定环(DLL)还包括：除法器块，其将所述同相时钟信号除以整数以生成第一屏蔽脉冲，其中该除法器块基于第一屏蔽脉冲生成第二屏蔽脉冲。延迟锁定环(DLL)还可以包括：第一置位复位(SR)锁存器，其基于同相时钟信号生成第一锁存时钟输出；以及第二置位复位(SR)锁存器，其基于正交时钟信号生成第二锁存时钟输出。在一个示例中，延迟锁定环(DLL)包括：第一AND门，其被耦合到第一置位复位(SR)锁存器以执行第二屏蔽脉冲和第一锁存时钟输出的第一逻辑AND操作，从而生成第一时钟输出；以及，第二AND门，其被耦合到第二置位复位(SR)锁存器以执行第一屏蔽脉冲和第二锁存时钟输出的第二逻辑AND操作，从而生成第二时钟输出。
在一个示例中，第一时钟输出被输入到第一脉冲到数字转换器(PDC)以生成第一脉冲宽度测量，以及第二时钟输出被输入到第二脉冲到数字转换器(PDC)以生成第二脉冲宽度测量。在一个示例中，第一脉冲到数字转换器(PDC)包括：第一分数元件和第一积分元件。第一脉冲宽度测量是由第一分数元件生成的第一分数脉冲宽度测量和由第一积分元件生成的第一积分脉冲宽度测量的级联。在一个示例中，第二脉冲到数字转换器(PDC)包括：第二分数元件和第二积分元件。第二脉冲宽度测量是由第二分数元件生成的第二分数脉冲宽度测量和由第二积分元件生成的第二积分脉冲宽度测量的级联。
本公开的另一个方面提供了一种用于从同相时钟信号生成正交时钟信号的方法，该方法包括：生成第一时钟输出的第一脉冲宽度测量，其中第一脉冲宽度测量包括第一符号和第一幅度；生成第二时钟输出的第二脉冲宽度测量，其中第二脉冲宽度测量包括第二符号和第二幅度；基于第一脉冲宽度测量和第二脉冲宽度测量生成经过滤波的比较输出；以及，基于同相时钟信号和经过滤波的比较输出生成正交时钟信号。
在一个示例中，该方法还包括：将同相时钟信号除以整数以生成第一屏蔽脉冲和第二屏蔽脉冲，其中该整数大于或等于一(“1”)。该方法还包括：基于同相时钟信号生成第一锁存时钟输出；执行第二屏蔽脉冲和第一锁存时钟输出的第一逻辑AND操作，以生成第一时钟输出；基于正交时钟信号生成第二锁存时钟输出；以及执行第一屏蔽脉冲和第二锁存时钟输出的第二逻辑AND操作，以生成第二时钟输出；其中第一脉冲宽度测量是第一分数脉冲宽度测量和第一积分脉冲宽度测量的级联；以及其中第二脉冲宽度测量是第二分数脉冲宽度测量和第二积分脉冲宽度测量的级联。
在一个示例中，第一脉冲到数字转换器(PDC)被用于生成第一脉冲宽度测量，第一脉冲到数字转换器(PDC)包括第一分数元件和第一积分元件，第一分数元件生成第一分数脉冲宽度测量，第一积分元件生成第一积分脉冲宽度测量。在一个示例中，第二脉冲到数字转换器(PDC)被用于生成第二脉冲宽度测量，第二脉冲到数字转换器(PDC)包括第二分数元件和第二积分元件，第二分数元件生成第二分数脉冲宽度测量，第二积分元件生成第二积分脉冲宽度测量。
本公开的另一个方面提供了一种用于从同相时钟信号生成正交时钟信号的装置，该装置包括：用于生成第一时钟输出的第一脉冲宽度测量的装置，其中第一脉冲宽度测量包括第一符号和第一幅度；用于生成第二时钟输出的第二脉冲宽度测量的装置，其中第二脉冲宽度测量包括第二符号和第二幅度；用于基于第一脉冲宽度测量和第二脉冲宽度测量生成经过滤波的比较输出的装置；以及用于基于所述同相时钟信号和所述经过滤波的比较输出生成所述正交时钟信号的装置。
该装置还可以包括用于将同相时钟信号除以整数以生成第一屏蔽脉冲和第二屏蔽脉冲的装置；用于基于同相时钟信号生成第一锁存时钟输出的装置；用于执行第二屏蔽脉冲和第一锁存时钟输出的第一逻辑AND操作，以生成所述第一时钟输出的装置；用于基于正交时钟信号生成第二锁存时钟输出的装置；用于执行第一屏蔽脉冲和第二锁存时钟输出的第二逻辑AND操作，以生成第二时钟输出的装置。在一个示例中，第一脉冲宽度测量是第一分数脉冲宽度测量和第一积分脉冲宽度测量的级联，以及第二脉冲宽度测量是第二分数脉冲宽度测量和第二积分脉冲宽度测量的级联。
本公开的另一个方面提供了一种存储计算机可执行代码的计算机可读介质，在包括至少一个处理器和至少一个耦合到至少一个处理器的存储器的设备上可操作，其中至少一个处理器被配置为从同相时钟信号生成正交时钟信号，计算机可执行代码包括：用于导致计算机提供生成第一时钟输出的第一脉冲宽度测量的指令，其中第一脉冲宽度测量包括第一符号和第一幅度；用于导致计算机提供生成第二时钟输出的第二脉冲宽度测量的指令，其中第二脉冲宽度测量包括第二符号和第二幅度；用于导致计算机基于第一脉冲宽度测量和第二脉冲宽度测量生成经过滤波的比较输出的指令；以及，用于导致所述计算机基于所述同相时钟信号和所述经过滤波的比较输出生成所述正交时钟信号的指令。
在一个示例中，计算机可读介质还包括：用于导致计算机将同相时钟信号除以整数以生成第一屏蔽脉冲和第二屏蔽脉冲的指令；用于导致计算机基于同相时钟信号生成第一锁存时钟输出的指令，以及用户基于正交时钟信号生成第二锁存时钟输出的指令；以及，用于导致所述计算机执行第二屏蔽脉冲和第一锁存时钟输出的第一逻辑AND操作以生成所述第一时钟输出的指令，以及执行第一屏蔽脉冲和第二锁存时钟输出的第二逻辑AND操作以生成第二时钟输出的指令。
通过阅读下面的详细描述，将更加充分地理解本发明的这些和其他方面。在结合附图阅读以下对本发明的具体示例性实施例的描述之后，本发明的其他方面、特征和实施例对于本领域技术人员将变得显而易见。尽管可以相对于下面的某些实施例和附图讨论本发明的特征，但是本发明的所有实施例可以包括本文讨论的一个或多个有利特征。换言之，尽管一个或多个实施例可以被讨论为具有某些有利特征，但是根据本文所讨论的本发明的各个实施例，也可以使用一个或多个这样的特征。在相似的方式中，尽管下面可以将示例性实施例作为设备、系统或方法实施例进行讨论，但应当理解的是，可以在各种设备、系统和方法中实现此类示例性实施例。
附图说明
图1图示了延迟锁定环(DLL)的示例，其包括用于DLL输入部分的一些模拟部件。
图2图示了根据本公开的延迟锁定环(DLL)的示例，其包括用于DLL输入部分的脉冲到数字转换器(PDC)。
图3图示了根据本公开的数字环路滤波器的示例。
图4图示了根据本公开的示例脉冲到数字转换器(PDC)。
图5图示了作为时间的函数的同相时钟信号Iclk和正交时钟信号Qclk的第一相对时间偏移的仿真图，以及作为时间的函数的互补同相时钟信号Ibclk和互补正交时钟信号Qbclk的第二相对时间偏移的仿真图的示例。
图6图示了用于使用延迟锁定环(DLL)从同相时钟信号生成正交时钟信号的示例流程图，该延迟锁定环(DLL)包括用于DLL输入部分的脉冲到数字转换器(PDC)。
具体实施方式
下面结合附图阐述的具体实施方式旨在作为对各种配置的描述，而不旨在表示可以实践本文中所描述的概念的唯一配置。具体实施方式包括用于提供对各种概念的透彻理解特定细节。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在某些实例中，为了避免使此类概念模糊，在框图的形式中示出了众所周知的结构和部件。
脉冲到数字转换器(PDC)可以使用诸如RC滤波器、比较器等的模拟部件来提取作为延迟锁定环(DLL)的输入的脉冲宽度测量以用于校准。然而，模拟部件的使用可能无法很好地适应较小的特征尺寸，并且可能会限制其操作速度。将PDC与模拟部件(诸如电阻器电容器(RC)滤波器和比较器)一起使用以提取用于DLL校准的脉冲宽度的DLL可能会遇到大面积使用和一些受限的频率响应。例如，PDC可能具有被限制为大约20MHz或以下的带宽。额外地，作为用于DLL校准的延迟比较的一部分，PDC可能仅提供符号误差，而不提供幅度误差，这可能会引起增加的校准时间。
图1图示了延迟锁定环(DLL)100的示例，其包括用于DLL输入部分的一些模拟部件。在一个示例中，第一置位复位(SR)锁存器110从同相时钟信号Iclk 191接受第一置位输入，并且从正交时钟信号Qclk 192接受第一复位输入。在一个示例中，第一SR锁存器110是上升沿触发的SR锁存器。接下来，第一SR锁存器110将第一锁存时钟输出115提供给第一RC滤波器111。接下来，第一RC滤波器111将第一经过滤波的时钟输出196提供给比较器130的第一比较器输入。在一个示例中，第二置位复位(SR)锁存器120从正交时钟信号Qclk 192接受第二置位输入，并且从互补的同相时钟信号Ibclk 193接受第二复位输入。在一个示例中，第二SR锁存器120是上升沿触发的SR锁存器。接下来，第二SR锁存器120将第二锁存时钟输出125提供给第二RC滤波器121。接下来，第二RC滤波器121将第二经过滤波的时钟输出197提供给比较器130的第二比较器输入。
在一个示例中，比较器130将第一比较器输入与第二比较器输入进行比较，并且比较器130提供比较器输出。在一个示例中，比较器输出是双电平信号，该双电平信号指示哪个比较器输入在较高的电平处。例如，如果第一比较器输入大于第二比较器输入，则比较器输出可以被设置为HIGH，并且如果第二比较器输入大于第一比较器输入，则比较器输出可以被设置为LOW。在一个示例中，比较器130可以由输入时钟信号Fclk 180钟控。例如，输入时钟信号Fclk 180可以具有20MHz或更小的频率。在一个示例中，比较器输出可以仅指示在第一比较器输入和第二比较器输入之间的比较的符号信息。在另一个示例中，比较器输出作为输入被发送到数字环路滤波器140。在一个示例中，数字环路滤波器140可以由输入时钟信号Fclk 180钟控。在一个示例中，数字环路滤波器140将比较器输出滤波并提供经过滤波的比较器输出141。
在一个示例中，经过滤波的比较器输出141作为第一比较输入被发送到第一延迟生成单元150。在一个示例中，同相时钟信号Iclk 191作为第一参考输入被发送到第一延迟生成单元150。第一延迟生成单元150产生相对于第一参考输入(即，同相时钟信号Iclk191)的具有正交延迟的正交时钟信号Qclk 192。在一个示例中，正交延迟等效于90度相位延迟。
在一个示例中，经过滤波的比较器输出141作为第二比较输入被发送到第二延迟生成单元160。在一个示例中，互补同相时钟信号Ibclk 193作为第二参考输入被发送到第二延迟生成单元160。在一个示例中，第二延迟生成单元160产生相对于第二参考输入(即，互补同相时钟信号Ibclk 193)的具有正交延迟的互补正交时钟信号Qbclk 194。在一个示例中，正交延迟等效于90度相位延迟。
本公开涉及例如用于在延迟锁定环(DLL)中使用的脉冲到数字转换器(PDC)。根据本公开，脉冲到数字转换器(PDC)可以被用于将脉冲宽度(以时间为单位测量)转换为数字表示。例如，PDC可以在延迟锁定环(DLL)中被用作用于跟踪波形延迟的输入比较电路的一部分。DLL是通过反馈机制将一个时间延迟锁定到另一个时间延迟的电子电路。例如，DLL可以被用于为诸如串行器/解串器应用的数字接口电路生成正交(例如，同相和正交)时钟。在一个示例中，PDC可以在DLL内被使用以提取用于DLL校准的脉冲宽度。
在本公开中，线性范围被限定为具有数字表示的比例输出范围的脉冲宽度的输入范围。术语“比例”被定义为是指在脉冲宽度中的增量变化引起在数字表示中的比例增量变化。如本文所公开的，脉冲到数字转换器(PDC)的实现有助于扩展延迟锁定环(DLL)的线性范围。
图2图示了根据本公开的延迟锁定环(DLL)200的示例，其包括用于DLL输入部分的脉冲到数字转换器(PDC)。在一个示例中，第一置位复位(SR)锁存器210从同相时钟信号Iclk 291接受第一置位输入，并且第一置位复位(SR)锁存器210从正交时钟信号Qclk 292接受第一复位输入。在一个示例中，第一SR锁存器210是上升沿触发的SR锁存器。接下来，第一SR锁存器210可以将第一锁存时钟输出215提供给AND门211的第一输入。接下来，第一“AND”门211可以将第一时钟输出296提供给第一脉冲到数字转换器(PDC)212。第一PDC 212可以将第一数字字298作为第一输入提供给数字环路滤波器240。在一个示例中，第一数字字298在同相时钟信号Iclk 291和正交时钟信号Qclk 292之间提供第一宽度测量。在一个示例中，第一宽度测量包括符号和幅度信息二者。
在一个示例中，第二置位复位(SR)锁存器220从正交时钟信号Qclk 292接受第二置位输入，并从互补的同相时钟信号Ibclk 293接受第二复位输入。在一个示例中，第二SR锁存器220是上升沿触发的SR锁存器。接下来，第二SR锁存器220可以将第二锁存时钟输出225提供给第二AND门221的第一输入。接下来，第二AND门221可以将第二时钟输出297提供给第二脉冲到数字转换器(PDC)222。第二PDC 222可以将作为第二输入的第二数字字299提供给数字环路滤波器240。在一个示例中，第二数字字299在正交时钟信号Qclk 292和互补同相时钟信号Ibclk 293之间提供第二宽度测量。在一个示例中，第二宽度测量包括符号和幅度信息二者。
在一个示例中，除法器块230可以生成第一屏蔽脉冲Imask和第二屏蔽脉冲Qmask。在一个示例中，到除法器块230的第一输入是同相时钟信号Iclk 291，并且到除法器块230的第二输入是互补同相时钟信号Ibclk 293。在一个示例中，除法器块230通过将同相时钟信号291除以整数M来生成第一屏蔽脉冲Imask，以生成第一屏蔽脉冲Imask。在一个示例中，除法器块230通过将第一屏蔽脉冲Imask移位90度来生成第二屏蔽脉冲Qmask。在另一个示例中，除法器块230对同相时钟信号Iclk 291和互补同相时钟Ibclk 293进行插补以生成第二屏蔽脉冲Qmask。
第一屏蔽脉冲Imask可以是第二AND门221的第二输入。第二屏蔽脉冲Qmask可以是第一AND门211的第二输入。在一个示例中，除法器块230可以创建时钟Fclk 231以控制第一PDC 212、第二PDC 222以及数字环路滤波器240多久处理一次其输入。在一个示例中，除法器块230的单位设置可以允许两个PDC(即，第一PDC 212和第二PDC 222)和数字环路滤波器240以最大时钟速率操作。在一个示例中，最大时钟速率引起最短的校准时间。
在一个示例中，数字环路滤波器240接受第一数字字298和第二数字字299作为用于比较的输入。在一个示例中，数字环路滤波器240产生经过滤的比较输出241。在一个示例中，经过滤波的比较输出241包括用于比较的符号和幅度信息二者。接下来，经过滤波的比较输出241作为第一输入被发送到第一延迟生成块250，并且经过滤波的比较输出241作为第一输入被发送到第二延迟生成块260。额外地，同相时钟信号Iclk 291作为第二输入被发送到第一延迟生成块250，并且互补同相时钟信号Ibclk 293作为第二输入被发送到第二延迟生成块260。在一个示例中，正交时钟信号Qclk 292是第一延迟生成块250的输出，并且互补正交时钟信号Qbclk 294是第二延迟生成块B60的输出。在一个示例中，正交时钟信号Qclk 292通过反馈回路270被提供给第一置位复位(SR)锁存器210和第二置位复位(SR)锁存器220。
在一个示例中，第一PDC 212和第二PDC 222各自创建表示脉冲宽度测量的n比特数字字(例如，第一数字字298和第二数字字299)。亦即，第一数字字298是第一脉冲宽度测量，第二数字字299是第二脉冲宽度测量。接下来，数字环路滤波器240接受两个n比特数字字，并生成用于两个延迟生成块(例如，第一延迟生成块250和第二延迟生成块260)的带符号的k比特数字控制信号(例如，经过滤波的比较输出241)。在一个示例中，k比特数字控制信号包括符号和幅度信息二者。
图3图示了根据本公开的数字环路滤波器300的示例。在一个示例中，数字环路滤波器300被实现为在图2中公开的数字环路滤波器240。如在图3中示出的，数字环路滤波器300包括减法器310和积分器/抽取器320。在一个示例中，减法器310获取第一减法器输入in0 301和第二减法器输入in1 302的差。该差是减法器310的输出，并被标记为减法器输出311。减法器输出311可以被用作积分器/抽取器320的输入(在图3中被标记为“in”)。在一个示例中，第一减法器输入in0 301是第一数字字298，并且第二减法器输入in1 302是第二数字字299。
在一个示例中，积分器/抽取器320将减法器输出311积分，并且积分器/抽取器320将减法器输出311抽取。在一个示例中，积分减法器输出311被限定为对减法器输出311求平均。平均可以包括也可以不包括加权；亦即，具有减法器输出311的加权平均值。在一个示例中，抽取被限定为减少采样密度。亦即，在一个示例中，减法器输出311的数量基于期望的分辨率而被减少，该期望的分辨率可以由特定应用或由用户决定。在一个示例中，积分器/抽取器320与输入时钟信号322(在图3中被标记为“clk”)同步地操作。积分器/抽取器320的输出321(在图3中被标记为“out”)与经过滤波的比较输出241(在图2中示出)相同。
图4图示了根据本公开的示例脉冲到数字转换器(PDC)400。在一个示例中，在图4中示出的脉冲到数字转换器(PDC)400被用作在图2中示出的两个PDC(即PDC 212和PDC222)。在一方面中，脉冲到数字转换器(PDC)400包括三个特征：分数元件、积分元件和抗干扰电路。
如在图4中示出的，输入脉冲信号411和外部复位信号ext_reset 412用作到PDC400的输入。输入脉冲信号411和反相外部复位信号(由反相器413生成)被发送到第一AND门414以产生第一波形w1。在一个示例中，第一波形w1被生成为在输入脉冲信号411和反相外部复位信号上的逻辑AND操作。在一个示例中，第一波形w1是具有脉冲宽度W的脉冲波形。接下来，第一波形w1被发送到第一延迟元件461以产生第二波形w2。第二波形w2是第一波形w1的延迟副本。在第一波形w1和第二波形w2之间的时间延迟由T1给出。
接下来，第二波形w2被发送到第二延迟元件462以产生第三波形w3。在一个示例中，第三波形w3是第二波形w2的延迟副本。在一个示例中，在第二波形w2和第三波形w3之间的时间延迟由T2给出。接下来，第三波形w3被发送到第三延迟元件463以产生第四波形w4。第四波形w4是第三波形w3的延迟副本。在一个示例中，在第三波形w3和第四波形w4之间的时间延迟由T3给出。在图4的示例中，在第四波形w4和第一波形w1被输入到OR门415。在一个示例中，OR门输出是第五波形w5。
如在图4中示出的，第五波形w5被输入到门控环形振荡器420。在一个示例中，门控环形振荡器420的输入被用作在图4中标记为“en”的启动信号。在一个示例中，门控环形振荡器420输出第一状态字a<n:0>421。在一个示例中，第一状态字a<n:0>421包括(n+1)比特。例如，第一状态字a<n:0>421表示门控环形振荡器状态转变的积累计数。在一个示例中，门控环形振荡器状态转变是门控环形振荡器的状态转变。状态转变是数字电子电路的状态的变化。在具有两种状态的数字电子电路中，状态转变是从LOW到HIGH或HIGH高到LOW的转变。在一个示例中，门控环形振荡器420具有两种状态。在一个示例中，当门控环形振荡器420的输入为HIGH(即，启动)时，门控环形振荡器420具有振荡周期T。
接下来，第一状态字a<n:0>421可以用作第一触发器430的输入。在一个示例中，第一触发器430接收正被用作第一时钟信号c1的第一波形w1和正被用作在第一触发器430中被标记为“rst_b”的第一复位信号的第四波形w4。在一个示例中，第一触发器430是下降沿触发的触发器。在一个示例中，第一触发器输出是第二状态字b<n:0>431。在一个示例中，第二状态字b<n:0>431包括(n+1)个比特。例如，第二状态字b<n:0>431可以表示门控环形振荡器状态转变的锁存累积计数。
接下来，第二状态字b<n:0>431可以用作二进制转换器440的输入。二进制转换器可以将相位转换为温度计代码，然后转换为二进制代码。在一个示例中，二进制转换器440将第二状态字b<n:0>431转换为温度计代码，并且然后转换为二进制代码。二进制转换器440的输出是第三状态字c<log2(n)-1:0>441。在一个示例中，第三状态字c<log2(n)-1:0>441包括log2(n)比特。例如，第三状态字c<log2(n)-1:0>441可以表示门控环形振荡器状态转变的二进制累积计数。
接下来，第三状态字c<log2(n)-1:0>441可以用作第二触发器450的输入。在一个示例中，第二触发器450接收正被用作第二时钟信号c2的第三波形w3，并且第二触发器450还从外部复位信号ext_reset 412接收第二复位信号(在第二触发器450中被标记为“ext_rst”)。在一个示例中，第二触发器450是下降沿触发的触发器。在一个示例中，第二触发器输出是第四状态字d<log2(n)-1:0>451。在一个示例中，第四状态字d<log2(n)-1:0>451包括log2(n)比特。例如，第四状态字d<log2(n)-1:0>451表示门控环形振荡器状态转变的同步二进制累积计数。
在一个示例中，脉冲到数字转换器(PDC)400的分数元件包括：门控环形振荡器420、第一触发器430、二进制转换器440和第二触发器450。例如，分数元件使用门控环形振荡器状态转变的内部插补状态来测量输入脉冲信号411的脉冲宽度(作为振荡周期T的分数)以产生由第四状态字d<log2(n)-1:0>451给出的分数测量。分数元素提供输入脉冲信号411的分数脉冲宽度测量。在一个示例中，分数脉冲宽度测量提供了输入脉冲信号411的脉冲宽度测量的精细时间分辨率。在一个示例中，精细的时间分辨率相对于没有插补器的门控环形振荡器的时间分辨率而被测量。
额外地，例如，第一状态字a<n:0>421和第二波形w2被输入到第二AND门416。第二AND门416可以生成如第三时钟信号c3和第四时钟信号c4示出的时钟信号。在一个示例中，第三时钟信号c3和第四时钟信号c4是相同的时钟信号。第三时钟信号c3用作最高有效位(MSB)计数器470的时钟输入。额外地，MSB计数器470可以接收第四波形w4，该第四波形w4被用作在MSB计数器470中标记为“rst_b”的第三复位信号。在一个示例中，MSB计数器470输出是第五状态字e<k:0>471。在一个示例中，第五状态字e<k:0>471包括(k+1)个比特。例如，第五状态字e<k:0>471表示门控环形振荡器MSB转变的MSB计数。在一个示例中，门控环形振荡器的MSB转变是第一状态字a<n:0>421的最高有效位(MSB)从HIGH状态到LOW状态的状态改变。
由于第一状态字a<n:0>421是从PDC的分数元件导出的，并且由于MSB计数器470的时钟输入是从第一状态字a<n:0>421(通过第二AND门416)导出的，所以MSB计数器470的时钟输入是从PDC400的分数元件导出的。因此，通过第三时钟信号c3，在PDC 400的分数元件和积分元件之间存在耦合。
接下来，第五状态字e<k:0>471被用作第三触发器480的输入。在一个示例中，第三触发器480从第二AND门416接收第四时钟信号c4，并且第三触发器480接收第四波形w4，该第四波形w4被用作在第三触发器480中标记为“rst_b”的第四复位信号。在一个示例中，第三触发器480是下降沿触发的触发器。在一个示例中，第三触发器480输出是第六状态字f<k:0>481。在一个示例中，第六状态字f<k:0>481包括(k+1)个比特。例如，第六状态字f<k:0>481可以代表门控环形振荡器MSB转变的锁存MSB计数。
接下来，第五状态字e<k:0>471可以被用作到多路复用器490的第一输入，并且第六状态字f<k:0>481可以被用作到多路复用器490的第二输入。多路复用器490的输出可以由多路复用器控制器495选择。在一个示例中，多路复用器490使用比较逻辑来选择多路复用器输出。在一个示例中，多路复用器控制器495可以使用比较逻辑来比较第五状态字e<k:0>471和第六状态字f<k:0>481以选择多路复用器490的输出。在一个示例中，多路复用器控制器495可以使用以下比较逻辑来选择多路复用器输出：
if(f<k:0>＝e<k:0>)then mux control＝1,or
if(f<k:0>≠e<k:0>)then:
if a<(n+1)/2-1>＝1then mux control＝0or
if a<(n+1)/2-1>＝0then mux control＝1
在该示例中，mux control＝0选择输出为多路复用器490的第二输入，并且muxcontrol＝1选择输出为多路复用器490的第一输入。另外，在该示例中，a<(n+1)/2-1>表示具有(n+1)比特的第一状态字a<n:0>421的中间比特。例如，如果n＝7则第一状态字是中间比特a<(n+1)/2-1>＝a<3>。
在一个示例中，多路复用器490输出第七状态字h<k:0>491。在一个示例中，第七状态字h<k:0>491包括(k+1)个比特。例如，第七状态字h<k:0>491表示门控环形振荡器MSB转变的被选择的锁存MSB计数。
接下来，第七状态字h<k:0>491可以被用作第四触发器497的输入。在一个示例中，第四触发器497接收被用作第五时钟信号c5的第三波形w3，并且第四触发器497从外部复位信号ext_reset 412接收第五复位信号(在第四触发器中标记为“ext_rst”)。在一个示例中，第四触发器497是下降沿触发的触发器。在一个示例中，第四触发器497的输出是第八状态字i<k:0>498。在一个示例中，第八状态字i<k:0>498包括(k+1)个比特。例如，第八状态字i<k:0>498表示门控环形振荡器MSB转变的同步MSB计数。
在一个示例中，脉冲到数字转换器(PDC)400的积分元件包括：MSB计数器470、第三触发器480、多路复用器490和第四触发器497。MSB计数器470与第三触发器480、多路复用器490和第四触发器497一起提供输入脉冲信号411的脉冲宽度测量的增加的线性范围。例如，积分元件使用门控环形振荡器状态转变的MSB转变来测量作为振荡周期T的倍数的输入脉冲信号411的脉冲宽度，以产生由第八状态字i<k:0>498给出的积分测量。积分元件提供输入脉冲信号411的积分脉冲宽度测量。在一个示例中，积分脉冲宽度测量提供了输入脉冲信号411的脉冲宽度测量的时间范围，该时间范围可以通过将可扩展的q数量的比特添加到MSB计数器而被加宽；亦即，更宽的时间范围。在一个示例中，q是整数。
在一个示例中，脉冲到数字转换器(PDC)400的输出可以被表示为门控环形振荡器MSB转变的同步MSB计数和门控环形振荡器状态转变的同步二进制累积计数的级联。在一个示例中，PDC 400的输出可以表示为{i<k:0>,d<log2(n)-1:0>}，其中{x,y}表示状态字x和状态字y的级联。在一个示例中，级联是将两个有序元件接合到一个较大的单个有序元件中。在一个示例中，级联可以由两个寄存器(例如两个移位寄存器)的级联来实现。
在一个示例中，PDC 400的抗干扰电路485包括：第三触发器480、多路复用器490和多路复用器控制器495。抗干扰电路将输入脉冲信号411与门控环形振荡器420的计时同步。亦即，如果在相同时钟转变处有多于一个的计数器比特正在改变状态，则多路复用器控制器495将当前计数器状态与先前计数器状态进行比较以消除计数器转变的歧义。抗干扰电路485获取单调的输入-输出关系以避免与在输入脉冲信号411和门控环形振荡器420的计时之间的异步性相关联的问题。抗干扰电路485的部件在图4中的虚线矩形内示出。
图5图示了作为时间的函数的同相时钟信号Iclk(例如，在图2中示出的Iclk 291)和正交时钟信号Qclk(例如，在图2中示出的Qclk 292)的第一相对时间偏移(以皮秒为单位)的仿真图500，以及作为时间的函数的互补同相时钟信号Ibclk(例如在图2中示出的Ibclk 293)和互补正交时钟信号Qbclk(例如在图2中示出的Qbclk 294)的第二相对时间偏移(以皮秒为单位)的仿真图500。
在一个示例中，仿真图500示出了使用脉冲到数字转换器的DLL校准的结果。例如，具有3GHz的频率的时钟信号将会引起在同相时钟信号Iclk和正交时钟信号Qclk之间的间隔为83皮秒。并且，在互补同相时钟信号Iclk和互补正交时钟信号Qclk之间的间隔也为83皮秒。在仿真图500中，延迟锁定环(DLL)200(如在图2中示出的)在小于200纳秒中达到稳态操作。在仿真图500中，除法器块230设置被设置为10，并且数字环路滤波器240和两个PDC212、222各自在300MHz的频率进行操作。
图6图示了用于使用延迟锁定环(DLL)从同相时钟信号生成正交时钟信号的示例流程图600，该延迟锁定环包括用于DLL输入部分的脉冲到数字转换器(PDC)。在框610中，接收同相时钟信号。在一个示例中，同相时钟信号由除法器块(例如，在图2中示出的除法器块230)接收。
在框620中，同相时钟信号被除以整数M以生成第一屏蔽脉冲Imask和第二屏蔽脉冲Qmask。在一个示例中，除法器块(例如，在图2中示出的除法器块230)对同相时钟信号进行除法运算。在一个示例中，整数M的值可以是大于或等于一(“1”)的任何整数值。例如，可以基于设备能力来选择整数M的值。
在一个示例中，除法器块通过将同相时钟信号除以整数M来生成第一屏蔽脉冲Imask，并且除法器块通过将第一屏蔽脉冲Imask移位90度来生成第二掩模脉冲Qmask。在另一个示例中，除法器块对同相时钟信号和互补同相时钟(例如，如在图2中示出的Ibclk293)进行插补以生成第二屏蔽脉冲Qmask。
在框630中，基于同相时钟信号生成第一锁存时钟输出，并且基于伪正交时钟信号生成第二锁存时钟输出。在一个示例中，第一锁存时钟输出和第二锁存时钟输出分别由两个置位复位(SR)锁存器生成。两个SR锁存器可以是在图2中示出的SR锁存器210、220。在一个示例中，在生成正交时钟信号之前(如在框670中描述的)，伪正交时钟信号可以是相对于同相时钟信号具有任意相位的时钟信号。一旦正交时钟信号(如在框670中描述的)被生成，则伪正交时钟信号就是该正交时钟信号。
在框640中，执行第二屏蔽脉冲Qmask和第一锁存时钟输出的第一逻辑AND操作以生成第一时钟输出，并且执行第一屏蔽脉冲Imask和第二锁存时钟的第二逻辑AND操作以输出以生成第二时钟输出。在一个示例中，第一逻辑AND操作和第二逻辑AND操作由两个AND门(例如，在图2中示出的AND门211、221)执行。
在框650中，生成第一时钟输出的第一脉冲宽度测量，其中第一脉冲宽度测量包括第一符号和第一幅度；以及生成第二时钟输出的第二脉冲宽度测量，其中第二脉冲宽度测量包括第二符号和第二幅度。在一个示例中，第一脉冲宽度测量和第二脉冲宽度测量由两个脉冲到数字转换器(PDC)(例如，在图2中示出的PDC 212、222)生成。在一个示例中，两个PDC的每个PDC包括分数元件和积分元件。并且，在一个示例中，两个PDC的一个或多个PDC包括抗干扰电路。
在一个示例中，PDC生成时钟输出的分数脉冲宽度测量和积分脉冲宽度测量，并且PDC将分数脉冲宽度测量和积分脉冲宽度测量级联以生成带有符号和幅度的脉冲宽度测量。
在框660中，基于第一脉冲宽度测量和第二脉冲宽度测量生成经过滤波的比较输出。在一个示例中，由数字环路滤波器(例如，在图2和图3中示出的数字环路滤波器240)生成经过滤波的比较输出。如在图3中示出的，数字环路滤波器可以包括减法器和积分器/抽取器。在一个示例中，通过获取第一脉冲宽度测量与第二脉冲宽度测量之间的差，并且然后积分并抽取该差，经过滤波的比较输出被生成。在一个示例中，该差是在图3中示出的减法器输出311。
在框670中，基于同相时钟信号和经过滤波的比较输出来生成正交时钟信号。在一个示例中，正交时钟信号由延迟生成块(例如，在图2中示出的第一延迟生成块250)生成。在一个示例中，基于互补同相时钟信号和经过滤波的比较输出还生成了互补正交时钟信号。在一个示例中，互补正交时钟信号由延迟生成块(例如，在图2中示出的第二延迟生成块260)生成。
在框680中，提供了正交时钟信号以替换在框630中的伪正交时钟信号。在一个示例中，通过反馈回路(例如，如在图2中示出的反馈回路270)将正交时钟信号提供给两个SR锁存器中的一个或多个SR锁存器。
在一方面中，在图6中的使用延迟锁定环(DLL)的用于从同相时钟信号生成正交时钟信号的步骤的一个或多个步骤可以由一个或多个处理器(其可以包括硬件、软件、固件等)执行，该延迟锁定环(DLL)包括针对DLL输入部分的脉冲到数字转换器(PDC)。在一方面中，在图6中的步骤的一个或多个步骤可以由一个或多个处理器执行，处理器可以包括硬件、软件、固件等。例如，一个或多个处理器可以被使用以执行在图14的流程图中的步骤所需执行的软件或固件。软件应广义地解释为指：指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行文件、执行线程，过程，功能等，无论是被称为软件、固件、中间件、微码、硬件描述语言还是其他形式。该软件可以驻留在计算机可读介质上。计算机可读介质可以是非暂时性计算机可读介质。非暂时性计算机可读介质例如包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，光盘(CD)或数字通用盘(DVD))、智能卡、闪存设备(例如卡，棒或键驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦除的PROM(EPROM)、电可擦除的PROM(EEPROM)、寄存器、可移动磁盘、以及用于存储软件和/或可由计算机访问和读取的指令的任何其他合适的介质。例如，计算机可读介质还可以包括载波、传输线以及用于传输可以被计算机访问和读取的软件和/或指令的任何其他合适的介质。计算机可读介质可以驻留在处理系统中、在处理系统外部或被分布在跨包括处理系统的多个实体中。计算机可读介质可以被嵌入在计算机程序产品中。由示例的方式，计算机程序产品可以包括在包装材料中的计算机可读介质。计算机可读介质可以包括用于从同相时钟信号生成正交时钟信号的软件或固件。取决于特定应用和叠加于整个系统的总体设计约束，本领域技术人员将认识到如何最佳地实现贯穿本公开呈现的所描述的功能性。
仅作为示例提供了包括在(一个或多个)处理器中的任何电路，并且用于承载所描述的功能的其他装置可以被包括在本公开的各个方面内，包括但不限于存储在计算机可读介质中的、或本文所述的任何其他适合的装置或装置，并利用例如与示例流程图相关的本文所述的过程和/或算法。
在本公开内，词“示例性”被用于定义“用作示例，实例或说明”。本文所述的“示例性”的任何实现方式或方面不必须被解释为比本公开的其他方面优选或有利。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。本文使用术语“耦合”来指两个对象之间的直接或间接耦合。例如，如果对象A物理接触对象B，而且对象B接触对象C，则即使对象A和C彼此之间没有直接物理接触，它们仍然可以视为彼此耦合。例如，即使第一管芯从不直接与第二管芯物理接触，也可以将第一管芯耦合到封装中的第二管芯。术语“电路”和“回路”被广义地使用，并且旨在包括电气设备和导体二者的硬件实现方式，当其被连接且配置时，使得无需限制电子电路的类型而能够执行在本公开中所描述的功能，以及信息和指令的软件实现方式，当其由处理器执行时，使得在本公开中所描述的功能能够被执行。
在附图中图示的一个或多个部件、步骤、特征和/或功能可以被重新布置和/或组合到单个部件、步骤、特征或功能中，或者嵌入在几个部件，步骤或功能中。在不脱离本文公开的新颖特征的情况下，还可以添加额外的元件、部件、步骤和/或功能。在附图中图示的装置、设备和/或部件可以被配置为执行本文所述的方法、特征或步骤中的一个或多个方法、特征或步骤。本文描述的新颖算法也可以有效地被实现在软件中和/或嵌入在硬件中。
应理解的是，所公开的方法中的步骤的特定顺序或层次是示例性过程的图示。基于设计偏好，应当理解的是，在方法中的步骤的特定顺序或层次可以被重新布置。随附的方法权利要求在样本顺序中呈现了各个步骤的元素，并且除非在其中具体叙述了，否则并不意味着被限于所呈现的特定顺序或层次。

Claims (30)

1.一种延迟锁定环DLL，包括：
第一脉冲到数字转换器PDC，生成第一脉冲宽度测量，其中所述第一脉冲宽度测量包括第一符号和第一幅度；
第二脉冲到数字转换器PDC，生成第二脉冲宽度测量，其中所述第二脉冲宽度测量包括第二符号和第二幅度；
数字环路滤波器，被耦合到所述第一PDC和所述第二PDC，所述数字环路滤波器基于所述第一脉冲宽度测量和所述第二脉冲宽度测量生成经过滤波的比较输出；以及
第一延迟生成块，基于所述经过滤波的比较输出和同相时钟信号生成正交时钟信号。
2.根据权利要求1所述的延迟锁定环DLL，还包括：除法器块，所述除法器块将所述同相时钟信号除以整数以生成第一屏蔽脉冲。
3.根据权利要求2所述的延迟锁定环DLL，其中所述除法器块基于所述第一屏蔽脉冲生成第二屏蔽脉冲。
4.根据权利要求3所述的延迟锁定环DLL，还包括：第一置位复位SR锁存器，所述第一置位复位SR锁存器基于所述同相时钟信号生成第一锁存时钟输出；以及第二置位复位SR锁存器，所述第二置位复位SR锁存器基于所述正交时钟信号生成第二锁存时钟输出。
5.根据权利要求4所述的延迟锁定环DLL，还包括：
第一AND门，被耦合到所述第一置位复位SR锁存器，以执行所述第二屏蔽脉冲和所述第一锁存时钟输出的第一逻辑AND操作，从而生成第一时钟输出，以及
第二AND门，被耦合到所述第二置位复位SR锁存器，以执行所述第一屏蔽脉冲和所述第二锁存时钟输出的第二逻辑AND操作，从而生成第二时钟输出。
6.根据权利要求5所述的延迟锁定环DLL，其中所述第一时钟输出被输入到所述第一脉冲到数字转换器PDC，以生成所述第一脉冲宽度测量，以及所述第二时钟输出被输入到所述第二脉冲到数字转换器PDC，以生成所述第二脉冲宽度测量。
7.根据权利要求1所述的延迟锁定环DLL，其中所述第一脉冲到数字转换器PDC包括第一分数元件和第一积分元件。
8.根据权利要求7所述的延迟锁定环DLL，其中所述第一脉冲宽度测量是由所述第一分数元件生成的第一分数脉冲宽度测量和由所述第一积分元件生成的第一积分脉冲宽度测量的级联。
9.根据权利要求8所述的延迟锁定环DLL，其中所述第二脉冲到数字转换器PDC包括第二分数元件和第二积分元件。
10.根据权利要求9所述的延迟锁定环DLL，其中所述第二脉冲宽度测量是由所述第二分数元件生成的第二分数脉冲宽度测量和由所述第二积分元件生成的第二积分脉冲宽度测量的级联。
11.一种用于从同相时钟信号生成正交时钟信号的方法，包括：
生成第一时钟输出的第一脉冲宽度测量，其中所述第一脉冲宽度测量包括第一符号和第一幅度；
生成第二时钟输出的第二脉冲宽度测量，其中所述第二脉冲宽度测量包括第二符号和第二幅度；
基于所述第一脉冲宽度测量和所述第二脉冲宽度测量生成经过滤波的比较输出；以及
基于所述同相时钟信号和所述经过滤波的比较输出生成所述正交时钟信号。
12.根据权利要求11所述的方法，还包括：将所述同相时钟信号除以整数，以生成第一屏蔽脉冲和第二屏蔽脉冲。
13.根据权利要求12所述的方法，其中所述整数大于或等于一(“1”)。
14.根据权利要求12所述的方法，还包括：基于所述同相时钟信号生成第一锁存时钟输出。
15.根据权利要求14所述的方法，还包括：执行所述第二屏蔽脉冲和所述第一锁存时钟输出的第一逻辑AND操作，以生成所述第一时钟输出。
16.根据权利要求15所述的方法，还包括：基于所述正交时钟信号生成第二锁存时钟输出。
17.根据权利要求16所述的方法，还包括：执行所述第一屏蔽脉冲和所述第二锁存时钟输出的第二逻辑AND操作，以生成所述第二时钟输出。
18.根据权利要求17所述的方法，其中所述第一脉冲宽度测量是第一分数脉冲宽度测量和第一积分脉冲宽度测量的级联。
19.根据权利要求18所述的方法，其中所述第二脉冲宽度测量是第二分数脉冲宽度测量和第二积分脉冲宽度测量的级联。
20.根据权利要求19所述的方法，其中第一脉冲到数字转换器PDC被用于生成所述第一脉冲宽度测量，所述第一脉冲到数字转换器PDC包括第一分数元件和第一积分元件，所述第一分数元件生成所述第一分数脉冲宽度测量，所述第一积分元件生成所述第一积分脉冲宽度测量。
21.根据权利要求20所述的方法，其中第二脉冲到数字转换器PDC被用于生成所述第二脉冲宽度测量，所述第二脉冲到数字转换器PDC包括第二分数元件和第二积分元件，所述第二分数元件生成所述第二分数脉冲宽度测量，所述第二积分元件生成所述第二积分脉冲宽度测量。
22.一种用于从同相时钟信号生成正交时钟信号的装置，所述装置包括：
用于生成第一时钟输出的第一脉冲宽度测量的装置，其中所述第一脉冲宽度测量包括第一符号和第一幅度；
用于生成第二时钟输出的第二脉冲宽度测量的装置，其中所述第二脉冲宽度测量包括第二符号和第二幅度；
用于基于所述第一脉冲宽度测量和所述第二脉冲宽度测量生成经过滤波的比较输出的装置；以及
用于基于所述同相时钟信号和所述经过滤波的比较输出生成所述正交时钟信号的装置。
23.根据权利要求22所述的装置，还包括用于将所述同相时钟信号除以整数以生成第一屏蔽脉冲和第二屏蔽脉冲的装置。
24.根据权利要求23所述的装置，还包括用于基于所述同相时钟信号生成第一锁存时钟输出的装置。
25.根据权利要求24所述的装置，还包括用于执行所述第二屏蔽脉冲和所述第一锁存时钟输出的第一逻辑AND操作以生成所述第一时钟输出的装置。
26.根据权利要求25所述的装置，还包括用于基于所述正交时钟信号生成第二锁存时钟输出的装置。
27.根据权利要求26所述的装置，还包括用于执行所述第一屏蔽脉冲和所述第二锁存时钟输出的第二逻辑AND操作以生成所述第二时钟输出的装置。
28.根据权利要求27所述的装置，其中所述第一脉冲宽度测量是第一分数脉冲宽度测量和第一积分脉冲宽度测量的级联，以及所述第二脉冲宽度测量是第二分数脉冲宽度测量和第二积分脉冲宽度测量的级联。
29.一种存储计算机可执行代码的计算机可读介质，在包括至少一个处理器和至少一个耦合到所述至少一个处理器的存储器的设备上可操作，其中所述至少一个处理器被配置为从同相时钟信号生成正交时钟信号，所述计算机可执行代码包括：
用于导致所述计算机提供生成第一时钟输出的第一脉冲宽度测量的指令，其中所述第一脉冲宽度测量包括第一符号和第一幅度；
用于导致所述计算机提供生成第二时钟输出的第二脉冲宽度测量的指令，其中所述第二脉冲宽度测量包括第二符号和第二幅度；
用于导致所述计算机基于所述第一脉冲宽度测量和所述第二脉冲宽度测量生成经过滤波的比较输出的指令；以及
用于导致所述计算机基于所述同相时钟信号和所述经过滤波的比较输出生成所述正交时钟信号的指令。
30.根据权利要求29所述的计算机可读介质，还包括：
用于导致所述计算机将所述同相时钟信号除以整数以生成第一屏蔽脉冲和第二屏蔽脉冲的指令；
用于导致所述计算机基于所述同相时钟信号生成第一锁存时钟输出、以及基于所述正交时钟信号生成第二锁存时钟输出的指令；以及
用于导致所述计算机执行所述第二屏蔽脉冲和所述第一锁存时钟输出的第一逻辑AND操作以生成所述第一时钟输出、以及执行所述第一屏蔽脉冲和所述第二锁存时钟输出的第二逻辑AND操作以生成所述第二时钟输出的指令。
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