CN110824891B - 一种适用于双星编队的半物理仿真校时系统及校时方法 - Google Patents

Abstract

本发明公开了一种适用于双星编队的半物理仿真校时系统及校时方法，该系统包含以下：外部时钟源、若干时钟信号处理模块、及若干实时仿真机；且所述外部时钟源与所述若干时钟信号处理模块串行连接；所述若干实时仿真机分别并联在所述时钟信号处理模块上，并与该时钟信号处理模块形成闭合回路。该系统将若干时钟信号处理模块串行连接，根据外部时钟源信号建立统一的晶振信号，通过外部时钟源信号替代若干个实时仿真CPU的晶振频率，实现各个硬件频率时钟信号的统一，实现对所述若干时钟信号处理模块进行一致授时，并提供对外软硬件接口，适用于不同的仿真环境和系统环境，使用方便，提高了系统的仿真频率，从而提高仿真精度。

Description

一种适用于双星编队的半物理仿真校时系统及校时方法

技术领域

本发明涉及卫星测试技术领域，具体涉及一种适用于双星编队的半物理仿真校时系统及校时方法。

背景技术

单颗卫星的半物理测试系统中比较成熟的校时方案为软授时方式。该授时方案一般以姿态/轨道实时仿真系统的软件运行时间或姿轨控系统CPU的运行时间为基准，通过模拟时间信号的传输过程，向对方进行软授时。

双星编队测试工程应用较少，多为数字化仿真，不需要校时系统。在双星编队测试工程化应用中，单星的授时方案具有局限性，其不能够解决分布式系统中多仿真系统绝对时间的一致性，从而导致长时间仿真后，各仿真系统之间的时间误差很大，影响系统的实时性和仿真结果。

发明内容

本发明的目的是提供外部时钟基准的硬件授时方法，统一系统中各实时操作系统的晶振频率，从而提高系统仿真时的一致性，保障系统的仿真正确性。

为了达到上述目的，本发明提供了一种适用于双星编队的半物理仿真校时系统及校时方法，该系统包含以下：外部时钟源、若干时钟信号处理模块、及若干实时仿真机；

所述外部时钟源与所述若干时钟信号处理模块串行连接；所述若干实时仿真机分别与所述时钟信号处理模块信号交互，并与该时钟信号处理模块形成闭合回路；

其中，所述时钟源发出第一信号，该第一信号分为两路输出，一路输出至分频电路，记为第二信号；另一路输出至下一个贯序串联的时钟信号处理模块，记为第三信号；

所述时钟信号处理模块包含分频电路、FPGA驱动模块；且所述分频电路、实时仿真机和FPGA驱动模块依次连接形成信号闭合回路；

所述实时仿真机包含实时仿真CPU和DA板卡，该DA卡板将第二信号转化为第四信号，并输出给所述FPGA驱动模块；

所述FPGA驱动模块接收所述第四信号，对第四信号进行任务处理，并输出第五信号至所述分频电路；

所述分频电路对所述第五信号进行分频处理，输出第六信号至所述实时仿真机，所述第六信号取代所述实时仿真机的实时晶振频率。

较佳地，所述时钟源的输出端采用高频信号输出，同时具备正弦和/或方波信号输出。

较佳地，所述的分频电路接收的第一信号均来源于所述时钟源。

较佳地，所述实时仿真CPU上设有驱动程序。

较佳地，所述若干个实时仿真机的仿真步长ti均一致，对应的初始化电压Vi均一致，所述若干个实时仿真机的初始化频率f0一致。

本发明还提供一种适用于双星编队的半物理仿真校时系统的校时方法，该方法包括如下步骤：

S1：确定所述时钟源的信号特性和时钟源信号输出接口；

S2：确定各仿真系统的应用接口；

S3：根据实时仿真系统确定实时仿真程序的操作系统；

S4：将时钟源与各个时钟信号处理模块串行连接；

S5：给所述仿真校时系统通电，进行自主校时控制。

较佳地，该方法进行自主校时控制的具体步骤如下：

S5.1，时钟源发出第一信号至第一时钟信号处理模块后，所述第一信号分为两路信号，其中一路信号经进入分频电路，记为第二信号，分频电路将所述第二信号传输至所述实时仿真机；另一路信号经直接转接输出至下一个贯序的时钟信号处理模块，记为第三信号；

S5.2，所述实时仿真机，通过DA板卡将第二信号转化为第四信号，并输出给所述FPGA驱动模块；

S5.3，所述FPGA驱动模块对第四信号进行任务处理，并输出第五信号至所述分频电路进行分频处理；

S5.4，分频电路输出第六信号至实时仿真机，取代所述实时仿真机中的实时晶振频率。

较佳地，所述时钟信号处理模块进行如下任务处理：

步骤一，设定所述实时仿真机的仿真步长ti及其对应的初始化电压Vi；

Vi＝Ф(ti)，其中，i为仿真步长的数量，且i为大于1的整数；

步骤二，设定好FPGA驱动模块中初始化电压Vi对应的初始化频率fi；

fi＝ф(Vi)；

步骤三，FPGA驱动模块采集第四信号的频率f0，并将其与所述初始化频率fi进行判断：

如果fi/f0≥k，则不对第四信号的频率f0进行分频处理；

如果fi/f0＜k，则对第四信号的频率f0进行2^{ln(100*(fi/f0))}的分频处理；

其中，k为最低分频参考系数。

本发明具有如下有益效果：

本发明提供的一种适用于双星编队的半物理仿真校时系统及校时方法，该系统根据外部时钟源信号，若干时钟信号处理模块串行连接，建立统一的晶振信号，通过外部时钟源信号替代实时仿真CPU的晶振频率，实现硬件频率时钟信号的统一，实现对所述若干时钟信号处理模块进行一致授时，并提供对外软硬件接口，适用于不同的仿真环境和系统环境，使用方便，提高了系统的仿真频率，从而提高仿真精度。

附图说明

图1为本发明的适用于双星编队的半物理仿真校时系统的结构示意图。

具体实施方式

下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。如图1所示，为本发明的一种适用于双星编队的半物理仿真校时系统的结构示意图。

实施例

本发明提供的一种适用于双星编队的半物理仿真校时系统，该系统包含以下：

外部时钟源、若干时钟信号处理模块、及若干实时仿真机；

且所述外部时钟源与所述若干时钟信号处理模块串行连接；所述若干实时仿真机分别并联在所述时钟信号处理模块上，并与该时钟信号处理模块形成闭合回路；

其中，所述时钟源发出第一信号，所述第一信号，分为两路输出，一路输出至分频电路，记为第二信号；另一路输出至下一个贯序串联的时钟信号处理模块，记为第三信号；

所述时钟信号处理模块，其包含分频电路、FPGA驱动模块；且所述分频电路、实时仿真机和FPGA驱动模块依次连接形成信号闭合回路；

所述实时仿真机，其包含实时仿真CPU和DA板卡，所述实时仿真CPU上设有驱动程序，可自主确定分频频率，通过DA卡板将第二信号转化为第四信号，并输出给所述FPGA驱动模块；

所述FPGA驱动模块接收所述第四信号，并输出第五信号至所述分频电路，输出第六信号，传递至所述实时仿真机，并取代所述实时仿真机的实时晶振频率。

进一步地，本发明提供的适用于双星编队的半物理仿真校时系统包含独立的外部时钟源用于向测试系统提供标准的晶振信号。且本发明外部时钟源的接口采用标准的高频信号输出接口。

进一步地，本发明提供的适用于双星编队的半物理仿真校时系统包含时钟信号处理模块，时钟信号处理模块外还并联有实时仿真机；时钟信号处理模块包含分频电路、FPGA驱动模块；且所述分频电路、实时仿真机和FPGA驱动模块依次连接形成信号闭合回路；

进一步地，本发明提供的适用于双星编队的半物理仿真校时系统具备选择多种传输方式。本发明提供对外软硬件接口，适用于不同的仿真环境和系统环境，使用方便，经济性好。

另一方面，本发明提供一种适用于双星编队的半物理仿真校时系统的校时方法，该方法具体包含：

S1：确定所述时钟源的信号特性和时钟源信号输出接口；

具体来说，在卫星工程实践中，常用的时钟源为高频正弦或方波信号，应用接口为标准的高频信号接口。本实施例的默认状态同时具备正弦或方波信号的处理能力。

S2：确定各仿真系统的应用接口；

具体来说，在卫星工程实践中，常用的仿真系统应用接口为PCI接口。本例中实现方法是在标准的PCI接口板卡上集成了时钟信号分频电路、FPGA驱动模块等，其中时钟信号的分频功能由FPGA驱动模块控制，FPGA驱动模块可由外部状态控制，达到自动控制分频电路的功能。以上应用接口确定后，选择对应的接口板卡(例如PCI接口)并安装即可。

S3：根据实时仿真机的操作系统选择对应的驱动程序；

具体来说，根据卫星实时仿真系统的应用情况，时钟信号硬件驱动配置程序适用于常用的实时仿真操作系统，例如xPC、Vxworks等系统。本实例采用Vxworks实时操作系统，则选择其对应的驱动程序。

S4：将时钟源与各个时钟信号处理模块串行连接；

具体来说，时钟信号处理模块支持两种时钟信号传输方式：一是使用‘Y’形电缆连接方式，该方式通过多分插头实现一对多的信号传输。由于多分插头对高频信号的衰减性，该方式不适合长距离使用。本发明采用串行连接方式。该方式中，时钟信号从时钟源输出后，经第一时钟信号处理模块的输出端转接输出至下一个时钟信号处理模块，实现硬件上的各个时钟信号处理模块的串行输出。该过程为全程硬件信号，无软件干预处理，保证信号的实时性。

S5：给所述仿真校时系统通电，进行自主校时控制；

另一方面，本发明提供的适用于双星编队的半物理仿真校时系统的工作原理：

1)时钟源发出第一信号至第一时钟信号处理模块后，所述第一信号分为两路信号，其中一路信号经进入分频电路，记为第二信号，分频电路将所述第二信号传输至所述实时仿真机；另一路信号经直接转接输出至第二时钟信号处理模块(下一个贯序的时钟信号处理模块)，记为第三信号。此时本发明仿真校时系统内所有时钟信号处理模块都来源于同一个时钟源，具备相同的晶振频率，从而保障本发明仿真校时系统内各实时仿真机相对时间的稳定性和精度。

2)所述第二信号传输至所述实时仿真机后：所述实时仿真机，其包含实时仿真CPU和DA板卡，所述实时仿真CPU上设有实时仿真程序，可自主确定分频频率，通过DA卡板将第二信号转化为第四信号，并输出给所述FPGA驱动模块；

3)所述FPGA驱动模块接收所述第四信号，并输出第五信号至所述分频电路；

具体来说，其功能按如下方式实施：

步骤一，如图1所示，设定所述实时仿真机的仿真步长(ti)及其对应的初始化电压(Vi)；若干个实时仿真机的仿真步长(ti)及其对应的初始化电压(Vi)均一致；

Vi＝Ф(ti)，其中i＝1，2，3，…，i为仿真步长的数量；

步骤二，设定好FPGA驱动模块中初始化电压(Vi)对应的初始化频率(fi)：

fi＝ф(Vi)，其中i＝1，2，3，…，i为电压信号的数量；

步骤三，FPGA驱动模块采集第四信号的频率f0，并将其与所述初始化频率(fi)进行判断：

如果fi/f0≥k，则不对第四信号的频率f0(时钟源数模转化后的信号)进行分频处理；

如果fi/f0＜k，则对第四信号的频率f0(时钟源数模转化后的信号)进行2^{ln(100 *(fi/f0))}的分频处理；

其中，k为最低分频参考系数，根据实际需求精度设定。

4)最后，分频电路输出第六信号，传递至所述实时仿真机，并取代所述实时仿真机的实时晶振频率。

综上所述，本发明提供的一种适用于双星编队的半物理仿真校时系统及校时方法，该系统将若干时钟信号处理模块串行连接，根据外部时钟源信号建立统一的晶振信号，通过外部时钟源信号替代若干个实时仿真CPU的晶振频率，实现各个硬件频率时钟信号的统一，实现对所述若干时钟信号处理模块进行一致授时，并提供对外软硬件接口，适用于不同的仿真环境和系统环境，使用方便，提高了系统的仿真频率，从而提高仿真精度。

尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (8)

1.一种适用于双星编队的半物理仿真校时系统，其特征在于，该系统包含以下：外部时钟源、若干时钟信号处理模块、及若干实时仿真机；

所述外部时钟源与所述若干时钟信号处理模块串行连接；所述若干实时仿真机分别与所述时钟信号处理模块信号交互，并与该时钟信号处理模块形成闭合回路；

其中，所述时钟源发出第一信号，该第一信号分为两路输出，一路输出至分频电路，记为第二信号；另一路输出至下一个贯序串联的时钟信号处理模块，记为第三信号；

所述时钟信号处理模块包含分频电路、FPGA驱动模块；且所述分频电路、实时仿真机和FPGA驱动模块依次连接形成信号闭合回路；

所述实时仿真机包含实时仿真CPU和DA板卡，该DA卡板将第二信号转化为第四信号，并输出给所述FPGA驱动模块；

所述FPGA驱动模块接收所述第四信号，对第四信号进行任务处理，并输出第五信号至所述分频电路；

所述分频电路对所述第五信号进行分频处理，输出第六信号至所述实时仿真机，所述第六信号取代所述实时仿真机的实时晶振频率。

2.如权利要求1所述的适用于双星编队的半物理仿真校时系统，其特征在于，所述时钟源的输出端采用高频信号输出，同时具备正弦和/或方波信号输出。

3.如权利要求1述的适用于双星编队的半物理仿真校时系统，其特征在于，所述的分频电路接收的第一信号均来源于所述时钟源。

4.如权利要求1述的适用于双星编队的半物理仿真校时系统，其特征在于，所述实时仿真CPU上设有驱动程序。

5.如权利要求4所述的适用于双星编队的半物理仿真校时系统，其特征在于，所述若干个实时仿真机的仿真步长ti均一致，对应的初始化电压Vi均一致，所述若干个实时仿真机的初始化频率f0一致。

6.一种如权利要求1～5任一所述的适用于双星编队的半物理仿真校时系统的校时方法，其特征在于，该方法包括如下步骤：

S1：确定所述时钟源的信号特性和时钟源信号输出接口；

S2：确定各仿真系统的应用接口；

S3：根据实时仿真系统确定实时仿真程序的操作系统；

S4：将时钟源与各个时钟信号处理模块串行连接；

S5：给所述仿真校时系统通电，进行自主校时控制。

7.如权利要求6所述的适用于双星编队的半物理仿真校时系统的校时方法，其特征在于，在S5步骤中，进行自主校时控制的具体步骤如下：

S5.1，时钟源发出第一信号，所述第一信号分为两路信号，其中一路信号进入分频电路，记为第二信号，分频电路将所述第二信号传输至所述实时仿真机；另一路信号经直接转接输出至下一个贯序的时钟信号处理模块，记为第三信号；

S5.2，所述实时仿真机，通过DA板卡将第二信号转化为第四信号，并输出给所述FPGA驱动模块；

S5.3，所述FPGA驱动模块对第四信号进行任务处理，并输出第五信号至所述分频电路进行分频处理；

S5.4，分频电路输出第六信号至实时仿真机，取代所述实时仿真机中的实时晶振频率。

8.如权利要求7述的适用于双星编队的半物理仿真校时系统，其特征在于，所述时钟信号处理模块进行如下任务处理：

步骤一，设定所述实时仿真机的仿真步长ti及其对应的初始化电压Vi；

Vi＝Ф(ti)，其中，i为仿真步长的数量，且i为大于1的整数；

步骤二，设定好FPGA驱动模块中初始化电压Vi对应的初始化频率fi；

fi＝ф(Vi)；

步骤三，FPGA驱动模块采集第四信号的频率f0，并将其与所述初始化频率fi进行判断：

如果fi/f0≥k，则不对第四信号的频率f0进行分频处理；

如果fi/f0＜k，则对第四信号的频率f0进行2^{ln(100*(fi/f0))}的分频处理；

其中，k为最低分频参考系数。

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