CN211857209U - 半实物仿真设备 - Google Patents

Abstract

本实用新型的实施例提供了一种半实物仿真设备，采用模型解算FPGA芯片运行仿真模型，利用FPGA的高速并行计算能力，仿真步长能够达到纳秒级别，相比于CPU运行仿真模型，缩短了仿真步长的时间。且采用高速仿真板卡进行仿真模型的解算，并通过模拟量IO设备和数字量IO设备进行对外信号的输入输出，实现了模型解算与IO接口分离，使得运行在模型解算FPGA芯片上的仿真模型运行更加稳定，同时减少了实际物理信号的传输失真。进一步的，设置多个高速仿真板卡，对于复杂的仿真模型，可以拆分为多个子仿真模型，每个子仿真模型运行在一个高速仿真板卡；且在联合仿真时，通过接入外部的同步时钟，解决了联合仿真时，仿真步长同步的问题。

Description

半实物仿真设备

技术领域

本实用新型涉及仿真技术领域，更具体地说，涉及半实物仿真设备。

背景技术

半实物仿真包括HIL(Hardware-in-the-Loop，硬件在环仿真)和RCP(RapidControl Prototyping，快速控制原型)。实际控制器+虚拟对象＝HIL；虚拟控制器+实际对象＝RCP。

随着仿真技术的发展，半实物仿真的应用越来越广泛。传统的半实物仿真主要使用CPU(central processing unit，中央处理器)来运行仿真模型。仿真模型生成C或C++代码并编译成可执行程序，在CPU的RTOS(Real-time operating system，实时操作系统)上运行。由于受RTOS底层调度限制，仿真步长最小只能在几十微秒。

而为了仿真电力电子器件特性，一般要求半实物仿真的仿真步长要小于1微秒。因此，传统采用CPU运行仿真模型的仿真设备，无法满足这样的仿真应用需求。

实用新型内容

有鉴于此，本实用新型提出一种半实物仿真设备，欲缩短仿真步长时间。

为了实现上述目的，现提出的方案如下：

一种半实物仿真设备，包括：

上位机；

与所述上位机通信连接的实时仿真机，所述实时仿真机包括CPU；

与所述实时仿真机通信连接的高速仿真板卡，所述高速仿真板卡包括时钟电路、主控单元和模型解算FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)芯片，所述主控单元和所述模型解算FPGA芯片通信连接，所述时钟电路与所述模型解算FPGA芯片连接；

与所述高速仿真板卡通信连接的FPGA模型数据交互设备，所述FPGA模型数据交互设备包括寄存器；以及，

与所述高速仿真板卡通信连接的预设IO(Input Output、输入输出)设备，所述预设IO设备包括模拟量IO设备和/或数字量IO设备，所述模拟量IO设备用于连接第一待测实物设备，所述数字量IO设备用于连接第二待测实物设备。

可选的，所述主控单元为基于FPGA或ARM(Advanced RISC Machines，RISC微处理器)的主控单元。

可选的，所述高速仿真板卡与所述模拟量IO设备和/或所述数字量IO设备，通过光纤通信方式连接。

可选的，所述时钟电路为可编程时钟电路；

所述主控单元还与所述可编程时钟电路连接。

可选的，所述高速仿真板卡的数量为至少两个；

所述半实物仿真设备还包括：与所有所述高速仿真板卡通信连接的FPGA模型数据交互设备，所述FPGA模型数据交互设备包括寄存器；

所述高速仿真板卡还包括：与所述可编程时钟电路连接的外部时钟输入接口。

可选的，所述FPGA模型数据交互设备还包括：不少于所述高速仿真板卡的数量的同步时钟输出接口；

每个所述外部时钟输入接口分别与一个所述同步时钟输出接口连接。

可选的，所述实时仿真机通过PCI(Peripheral Component Interconnect，外设部件互连标准)总线或PCIe(peripheral component interconnect express，高速串行计算机扩展总线标准)总线与所述CPU进行通信连接。

可选的，所述高速仿真板卡还与所述上位机通信连接。

与现有技术相比，本实用新型的技术方案具有以下优点：

上述技术方案提供的一种半实物仿真设备，采用模型解算FPGA芯片运行仿真模型，利用FPGA的高速并行计算能力，仿真步长能够达到纳秒级别，相比于CPU运行仿真模型，缩短了仿真步长的时间。且采用高速仿真板卡进行仿真模型的解算，并通过模拟量IO设备和数字量IO设备进行对外信号的输入输出，实现了模型解算与IO接口分离，使得运行在模型解算FPGA芯片上的仿真模型运行更加稳定，同时减少了实际物理信号的传输失真。

进一步的，主控单元与可编程时钟电路连接，根据上位机发送的配置参数控制可编程时钟电路，通过锁相和倍频等处理可以产生相应的时钟频率作为模型解算FPGA芯片的运行时钟，也就是说在模型解算FPGA芯片上运行的仿真模型的仿真步长由该运行时钟决定；通过这种方式，使得仿真步长与仿真模型本身不直接关联，如果需要更改仿真步长通过上位机进行配置即可，不需要重新对仿真模型进行编译，节约了编译调试时间，从而提高了仿真效率。

进一步的，设置多个高速仿真板卡，因此对于复杂的仿真模型，可以拆分为多个子仿真模型，每个子仿真模型运行在一个高速仿真板卡的模型解算FPGA芯片中，然后进行联合仿真；且在联合仿真时，通过接入外部的同步时钟，解决了联合仿真时，仿真步长同步的问题；以及在联合仿真时，所有的高速仿真板卡与同一个FPGA模型数据交互设备通信连接，实现了仿真数据的交互。

又进一步的，通过光纤通信方式，可以保证仿真数据能够实时传输且延迟低；以及光纤总线的传输长度可达百米，使得模拟量IO设备和数字量IO设备可以部署在靠近待测实物侧，从而减少了电气信号的传输失真。

当然，实施本实用新型的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本实用新型实施例提供的一种半实物仿真设备的结构示意图；

图2为本实用新型实施例提供的另一种半实物仿真设备的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

参见图1所示，为本实施例提供的一种半实物仿真设备。该半实物仿真设备包括上位机11、实时仿真机12、高速仿真板卡13、模拟量IO设备14和数字量IO设备15。

上位机11具体可以是计算机。在上位机11运行仿真软件进行仿真模型的编译、下载以及仿真过程的监控。在本实用新型中将仿真模型拆分为X86仿真模型和FPGA仿真模型。FPGA仿真模型的仿真步长要求小于X86仿真模型。X86仿真模型在上位机11中编译后，下载到实时仿真机12的CPU中运行。FPGA仿真模型在上位机11中编译后，下载到高速仿真板卡13的模型解算FPGA芯片132中运行。

实时仿真机12与上位机11通信连接。在一个具体实施例中，实时仿真机12通过以太网与上位机11通信连接。实时仿真机12包括CPU。

高速仿真板卡13与实时仿真机12通信连接。这样高速仿真板卡13的模型解算FPGA芯片132中运行的FPGA仿真模型的仿真过程数据，可以与实时仿真机12的CPU中运行的X86仿真模型的仿真过程数据进行交互。以及FPGA仿真模型可以先下载到实时仿真机12中，然后发送给高速仿真板卡13。在一个具体实施例中，高速仿真板卡13可以安装在实时仿真机12中，高速仿真板卡13与实时仿真机12的CPU通过PCI总线或PCIe总线进行通信连接，以进行数据交互。另外，高速仿真板卡13还可以直接与上位机11进行通信连接，进行FPGA仿真模型的下载。

高速仿真板卡13包括主控单元131、模型解算FPGA芯片132和时钟电路133。主控单元131和模型解算FPGA芯片132通信连接。主控单元131采用FPGA或ARM实现。主控单元131作用是对模型解算FPGA芯片132加载FPGA仿真模型，并将FPGA仿真模型解算数据转发给实时仿真机12的CPU。

时钟电路133与模型解算FPGA芯片132连接。时钟电路133向模型解算FPGA芯片132发送时钟信号，该时钟信号作为模型解算FPGA芯片的工作时钟。模型解算FPGA芯片132采用FPGA实现，用于运行FPGA仿真模型。采用单独的一个FPGA芯片运行FPGA仿真模型，保证了FPGA仿真模型的运行稳定性。

高速仿真板卡13与模拟量IO设备14和数字量IO设备15通信连接。高速仿真板卡13具有多路扩展接口，以连接模拟量IO设备14和数字量IO设备15。这样高速仿真板卡13的FPGA仿真模型解算数据发送给这些设备，也可以从这些设备中获得相应数据。在一个具体实施例中，扩展接口的物理层采用光纤通信，以实现长距离数据传输。扩展接口的协议层采用Aurora、PCIe等高速串行通讯协议来实现，传输带宽可达Gbps级别，从而保证FPGA仿真模型解算数据，能实时地传输到模拟量IO设备14和数字量IO设备15。

模拟量IO设备14用于连接第一待测实物设备，以与第一待测实物设备进行模拟量信号的交互。数字量IO设备15用于连接第二待测实物设备，以与第二待测实物设备进行数字量信号的交互。

本实施例提供的半实物仿真设备，在上位机11中运行的仿真软件将FPGA仿真模型生成VHDL或者Verilog等硬件描述语言，然后编译成模型解算FPGA芯片132的固件程序，并下载到模型解算FPGA芯片132中进行运行。下载时，上位机11通过以太网将固件程序发给实时仿真机12的CPU。实时仿真机12的CPU通过PCI或PCIe总线，将固件程序发给高速仿真板卡13的主控单元131。主控单元131通过FPGA加载电路将固件程序烧写到模型解算的FPGA芯片中。这样，就完成了模型解算FPGA芯片132的FPGA仿真模型部署。

在完成FPGA仿真模型部署后，开始进行FPGA仿真模型的仿真。仿真模型运行过程中，高速仿真板卡13通过高速串行通道与模拟量IO设备14、数字量IO设备15进行数据交互，从而得到外部输入的电气信号，并将FPGA仿真模型解算得到的数据对外输出。模型解算FPGA芯片132只负责FPGA仿真模型的运行，而数据的输入输出则通过高速总线接口进行传输。由于高速总线接口的逻辑时序固定，本实施例可以将高速总线接口固化在模型解算FPGA芯片132中，而不需要参与到FPGA仿真模型的编译过程，从而不会影响FPGA仿真模型的时序，提高了FPGA仿真模型运行的稳定性。

一般来说，FPGA仿真模型编译时间较长，约在几十分钟。因此如果需要修改FPGA仿真模型的仿真步长，则需要重新编译FPGA仿真模型。因此，增加了编译调试时间，从而降低了仿真效率。为了解决该技术问题，将时钟电路133具体设置为可编程时钟电路；主控单元131与可编程时钟电路连接。主控单元131根据上位机11发送的配置参数，控制可编程时钟电路，使得该可编程时钟电路通过锁相和倍频产生10MHz、20MHz、50MHz或100MHz等时钟频率，作为模型解算FPGA芯片132的工作时钟。因此，FPGA仿真模型的仿真步长由该工作时钟决定。通过这种方法，可以使得FPGA仿真模型支持多种仿真步长，且该仿真步长与FPGA仿真模型本身不直接关联。因此，如果需要更改仿真步长时，不需要重新对FPGA仿真模型进行编译，节约编译调试的时间，从而提高仿真效率。

针对仿真模型比较复杂，一个FPGA芯片无法进行稳定运行的情况。本实施例提供了另一种半实物仿真设备，相比于图1示出的半实物仿真设备，高速仿真板卡13的数量为至少两个，以及还包括与所有高速仿真板卡通信连接的FPGA模型数据交互设备16，FPGA模型数据交互设备16包括寄存器。因此对于复杂的仿真模型，可以拆分为多个子仿真模型，每个子仿真模型运行在一个高速仿真板卡13的模型解算FPGA芯片132中，然后进行联合仿真。

对于每个高速仿真板卡13，高速仿真板卡13通过扩展接口将模型数据发送给FPGA模型数据交互设备16，并从FPGA模型数据交互设备16获取其它高速仿真板卡13的模型数据，从而实现多个高速仿真板卡13之间的数据交互。

在一个具体实施例中，FPGA模型数据交互设备16包括与每个高速仿真板卡13对应的N个可写的寄存器。如果FPGA模型数据交互设备16支持M个高速仿真板卡13进行数据交互，则FPGA模型数据交互设备上共有M*N个寄存器。这样每个高速仿真板卡13可以往FPGA模型数据交互设备16中的N个寄存器写入数据，并从另外(M-1)*N个寄存器读取数据，从而实现了数据交互。

在实现本实用新型过程中，发明人发现，各个高速仿真板卡13采用各自的本地晶振作为时钟源生成模型解算FPGA芯片132的工作时钟时，由于各个高速仿真板卡13的本地晶振的时钟频率存在固有偏差，因此，各个高速仿真板卡13的时钟频率存在细微的不同，在实际仿真过程中，会产生时间累积误差，进而影响联合仿真。针对该技术问题，高速仿真板卡13还设置有与可编程时钟电路连接的外部时钟输入接口，外部时钟输入接口接入外部时钟。因此只要保证各个高速仿真板卡13接入的外部时钟为同步时钟，即可解决仿真步长同步的问题。

在一个具体实施例中，FPGA模型数据交互设备16还包括不少于高速仿真板卡13的数量的同步时钟输出接口；每个外部时钟输入接口分别与一个同步时钟输出接口连接。FPGA模型数据交互设备16通过多个同步时钟输出接口，输出多个同步时钟，将该同步时钟接入到高速仿真板卡13的外部时钟输入接口，这样各个高速仿真板卡13的模型解算FPGA芯片132可以具有无频率偏差的工作时钟，从而保证联合仿真过程的模型运行的仿真步长一致，进而不会产生累积误差。

在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的设备中还存在另外的相同要素。

本说明书中各个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对实用新型所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种半实物仿真设备，其特征在于，包括：

上位机；

与所述上位机通信连接的实时仿真机，所述实时仿真机包括CPU；

与所述实时仿真机通信连接的高速仿真板卡，所述高速仿真板卡包括时钟电路、主控单元和模型解算FPGA芯片，所述主控单元和所述模型解算FPGA芯片通信连接，所述时钟电路与所述模型解算FPGA芯片连接；以及，

与所述高速仿真板卡通信连接的预设IO设备，所述预设IO设备包括模拟量IO设备和/或数字量IO设备，所述模拟量IO设备用于连接第一待测实物设备，所述数字量IO设备用于连接第二待测实物设备。

2.根据权利要求1所述的半实物仿真设备，其特征在于，所述主控单元为基于FPGA或ARM的主控单元。

3.根据权利要求1所述的半实物仿真设备，其特征在于，所述高速仿真板卡与所述模拟量IO设备和/或所述数字量IO设备，通过光纤通信方式连接。

4.根据权利要求1所述的半实物仿真设备，其特征在于，所述时钟电路为可编程时钟电路；

所述主控单元还与所述可编程时钟电路连接。

5.根据权利要求4所述的半实物仿真设备，其特征在于，所述高速仿真板卡的数量为至少两个；

所述半实物仿真设备还包括：与所有所述高速仿真板卡通信连接的FPGA模型数据交互设备，所述FPGA模型数据交互设备包括寄存器；

所述高速仿真板卡还包括：与所述可编程时钟电路连接的外部时钟输入接口。

6.根据权利要求5所述的半实物仿真设备，其特征在于，所述FPGA模型数据交互设备还包括：不少于所述高速仿真板卡的数量的同步时钟输出接口；

每个所述外部时钟输入接口分别与一个所述同步时钟输出接口连接。

7.根据权利要求1所述的半实物仿真设备，其特征在于，所述实时仿真机通过PCI总线或PCIe总线与所述CPU进行通信连接。

8.根据权利要求1所述的半实物仿真设备，其特征在于，所述高速仿真板卡还与所述上位机通信连接。

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