CN110768647B - 一种基于边沿控制的降低脉冲信号抖动方法及系统 - Google Patents

Abstract

本公开提出了一种基于边沿控制的降低脉冲信号抖动方法及系统,方法包括：采用固定的采样率，根据脉冲的频率控制字，通过累加的方式实时生成数字脉冲信号的相位信息序列；根据相位信息序列与脉冲的占空比控制字生成数字脉冲序列；对数字脉冲序列的边沿进行调节；将边沿调节后的数字脉冲序列进行数字平均运算，获得新的数字脉冲序列，将新的数字脉冲序列进行数模转换输出脉冲信号。通过实时边沿数值控制和实时数字平均方法，针对FPGA与DAC能力范围内的任何频率、任何占空比的脉冲信号，无需提升或改变采样率，可以实现对任何采样率下连续输出脉冲信号的降抖动，控制灵活，能有效解决FPGA产生脉冲信号固有的抖动过大的问题。

Description

一种基于边沿控制的降低脉冲信号抖动方法及系统

技术领域

本公开涉及电子测试测量相关技术领域，具体的说，是涉及一种基于边沿控制的降低脉冲信号抖动方法及系统。

背景技术

本部分的陈述仅仅是提供了与本公开相关的背景技术信息，并不必然构成在先技术。

脉冲信号与方波信号(方波是一种占空比为1:2的特殊脉冲)是应用非常广泛的信号，在雷达、数字信号传输、工业探伤等领域有着十分广泛的应用。现代脉冲信号的频率与占空比多种多样，高频可达到GHz级，低频可低至μHz级，由于在现场可编程门阵列(FPGA)中便于通过直接数字频率合成方式产生低频到高频的脉冲信号，因此现代脉冲信号主要采用FPGA与数模转换器(DAC)来实现，先在FPGA中产生脉冲数字采样信号，通过并行或串行接口发送至DAC，由DAC完成数字脉冲信号到模拟脉冲信号的转换，生成所需的脉冲信号。

脉冲信号的电平理论上只有两个取值：高电平、低电平，占空比＝高电平时间/脉冲周期。在FPGA中产生数字脉冲信号时，要以一个固定采样率去产生数字脉冲采样序列，序列中各样本点的数值通常对应两个取值：+1或-1(归一化值)，序列中这两个数值的切换时刻就是脉冲的边沿。在FPGA中，当采样率与脉冲信号的频率不为整数倍关系时，脉冲边沿的时刻会落在两个采样时刻的中间某个位置，这时，这两个采样时刻的取值无论是取-1，还是取+1，都会导致实际边沿与理想边沿不一致，在时域上体现为脉冲边沿会在两个采样时刻的中间抖动，从而导致了实际产生的脉冲信号的边沿抖动。抖动误差的大小取决于FPGA中的采样率，例如当采样率为200MHz时，典型输出抖动为1/200MHz＝5ns。

在雷达、工业探伤等领域中，脉冲抖动直接影响了测量精度，例如在雷达中，1ns的抖动误差就会带来约0.3米的距离测量误差，对测量精度的伤害非常大。如何在FPGA中有效降低脉冲信号的输出抖动到ps以下(一般几百fs级)一直是需要突破的技术难题。

现有的脉冲信号降低抖动方法主要是通过“提高采样率”或者“改变脉冲信号的采样率”来实现。其中，“提高采样率”方式受到FPGA与DAC的采样率限制，很难有较大幅度的提升，现代FPGA与DAC很难通过提高采样率的方式将抖动降低到ps以下；“改变脉冲信号采样率”的方式一般是根据脉冲信号的频率来选择采样率，选择的采样率对应的周期正好可以整除脉冲周期，这种方式对特殊占空比的脉冲信号很有效，例如脉冲信号周期为100ns，占空比为1:2，则脉冲高电平与低电平的持续时间都为50ns，如果选择采样周期为5ns，则可以在数字域上消除抖动。但这种方式有一个非常明显的缺陷，即当占空比所对应的脉冲高电平时间或低电平时间与采样周期不为整数倍关系时，就会在上升沿或者下降沿中的一个边沿上存在抖动。因此，现有的通过“提高采样率”或“改变脉冲信号采样率”的方法仍不能完全避免抖动。

发明内容

本公开为了解决上述问题，提出了一种基于边沿控制的降低脉冲信号抖动方法及系统,在FPGA中通过实时数字信号处理方法实现降低脉冲信号输出抖动,主要在FPGA中通过脉冲边沿采样点数值控制、采样点数字平均来实现，针对FPGA与DAC能力范围内的任何频率、任何占空比的脉冲信号，无需提升或改变采样率，即可显著降低输出脉冲信号的抖动,可以实现对任何采样率下连续输出脉冲信号的降抖动，典型抖动可下降到500fs以下，降抖动效果明显。适用于雷达及电子设备中的脉冲信号降抖动处理，而且该方法通过FPGA数字信号处理软件来实现，控制灵活，能有效解决FPGA产生脉冲信号固有的抖动过大的问题。

为了实现上述目的，本公开采用如下技术方案：

一个或多个实施例提供了一种基于边沿控制的降低脉冲信号抖动方法,包括如下步骤:

采用固定的采样率，根据脉冲的频率控制字，通过累加的方式实时生成数字脉冲信号的相位信息序列；

根据相位信息序列与脉冲的占空比控制字生成数字脉冲序列；

对数字脉冲序列的边沿进行调节：计算理想边沿时刻与实际采样时刻的误差，根据误差来修正输出的边沿时刻，生成边沿调节后的数字脉冲序列；

将边沿调节后的数字脉冲序列进行数字平均运算，获得新的数字脉冲序列，将新的数字脉冲序列进行数模转换输出脉冲信号。

进一步地，数模转换之前的步骤可以在FPGA中实现，脉冲的频率控制字与占空比控制字是生成数字脉冲的两个特征参数。

进一步地，根据相位信息序列与脉冲的占空比控制字生成数字脉冲序列方法具体为：相位信息的数值低于占空比控制字时取值为低电平值-1，相位信息的数值高于占空比控制字时取值为高电平值+1。

进一步地，通过累加的方式实时生成数字脉冲信号的相位信息序列的方法，包括如下步骤：

初始化数字脉冲信号的相位信息序列的相位值；

每来一个处理时钟，相位值累加一个脉冲的频率控制字，形成相位信息序列。

进一步地，计算理想边沿时刻与实际采样时刻的误差，根据误差来修正输出的边沿时刻的方法，可以具体为：

根据相位信息序列与脉冲的占空比控制字计算生成理想边沿时刻在实际采样序列中的时间位置；

根据时间位置计算出理想边沿时刻与左相邻采样时刻的时间差△T_left，同时计算出理想边沿时刻与右相邻采样时刻的时间差△T_right，根据△T_left与△T_right的比值按比例计算生成调节额度，对左相邻采样点的数值进行调节。

进一步地，对左相邻采样点的数值进行调节的步骤还包括将调节范围归一化在-1～+1之间。

进一步地，将边沿调节后的数字脉冲序列进行数字平均运算，平均点数不低于3且为奇数。

进一步地，将边沿调节后的数字脉冲序列进行数字平均运算的步骤，包括：

设置平均点数N的数值，根据平均点数N计算生成平均系数，平均系数k＝1/N；

针对边沿调节后的数字脉冲序列，每来一个处理时钟，将脉冲序列中的N个脉冲数字值各自乘以平均系数k，再将这N个乘积相加，生成一个新的脉冲值作为N个脉冲数字值最中间的脉冲数字值，从而形成新的数字脉冲序列。

一种基于边沿控制的降低脉冲信号抖动系统，包括FPGA器件和数模转换器，所述FPGA器件的芯片处理器包括：

相位信息序列生成模块：用于采用固定的采样率，根据脉冲的频率控制字，通过累加的方式实时生成数字脉冲信号的相位信息序列；

第一脉冲序列生成模块：用于根据相位信息序列与脉冲的占空比控制字生成数字脉冲序列；

边沿数值调节模块：用于对数字脉冲序列的边沿进行调节，计算理想边沿时刻与实际采样时刻的误差，根据误差来修正输出的边沿时刻，生成边沿调节后的数字脉冲序列；

数字平均模块：用于将边沿调节后的数字脉冲序列进行数字平均运算，获得新的数字脉冲序列。

进一步地，边沿数值调节模块包括：

用于根据相位信息序列与脉冲的占空比控制字计算生成理想边沿时刻在实际采样序列中的时间位置的模块；

用于根据时间位置计算出理想边沿时刻与左相邻采样时刻的时间差△T_left，同时计算出理想边沿时刻与右相邻采样时刻的时间差△T_right，根据△T_left与△T_right的比值按比例计算生成调节额度，对左相邻采样点的数值进行调节的模块。

与现有技术相比，本公开的有益效果为：

本公开通过脉冲边沿采样点数值控制、采样点数字平均来实现降抖动，可以在FPGA中通过数字信号运算实现，针对FPGA与DAC能力范围内的任何频率、任何占空比的脉冲信号，无需提升或改变采样率，即可显著降低输出脉冲信号的抖动,可以实现对任何采样率下连续输出脉冲信号的降抖动，典型抖动可下降到500fs以下，降抖动效果明显。

本公开创新的根据相位信息与占空比控制字计算生成理想边沿时刻与实际采样时刻的误差，可实现对脉冲边沿位置的实时调节，而且调节精度高，并且在FPGA中实现较为简单，无需占用很多的FPGA资源。

附图说明

构成本公开的一部分的说明书附图用来提供对本公开的进一步理解，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的限定。

图1是根据一个或多个实施方式的方法流程图；

图2是本公开实施例1的通过边沿数值调节与数字平均实现边沿偏移效果图；

图3是本公开实施例1的边沿时刻误差提取技术原理示意图；

图4是本公开实施例2的系统框图。

具体实施方式：

下面结合附图与实施例对本公开作进一步说明。

应该指出，以下详细说明都是示例性的，旨在对本公开提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本公开所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本公开的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。需要说明的是，在不冲突的情况下，本公开中的各个实施例及实施例中的特征可以相互组合。下面将结合附图对实施例进行详细描述。

在一个或多个实施方式中公开的技术方案中，如图1所示，一种基于边沿控制的降低脉冲信号抖动方法,包括如下步骤:

S1、采用一个固定的采样率f_s，根据脉冲的频率控制字，通过累加的方式实时生成数字脉冲信号的相位信息序列；

S2、根据相位信息序列与脉冲的占空比控制字生成数字脉冲序列；

S3、对数字脉冲序列的边沿进行调节：计算理想边沿时刻与实际采样时刻的误差，根据误差来修正输出的边沿时刻，生成边沿调节后的数字脉冲序列；

S4、将边沿调节后的数字脉冲序列进行数字平均运算，获得新的数字脉冲序列，将新的数字脉冲序列进行数模转换输出脉冲信号。

本实施例，可选的，上述步骤中数模转换之前的步骤可以在FPGA中实现，脉冲的频率控制字与占空比控制字是生成数字脉冲的两个特征参数。

步骤S2中，根据相位信息序列与脉冲的占空比控制字生成数字脉冲序列，生成的数字脉冲数值只有两个取值，要么等于高电平值+1，要么等于低电平值-1，相位信息的数值低于占空比控制字时取值为低电平值-1，相位信息的数值高于占空比控制字时取值为高电平值+1。

作为进一步的改进，通过累加的方式实时生成数字脉冲信号的相位信息序列的方法，包括如下步骤：

S11、初始化数字脉冲信号的相位信息序列的相位值；

可选的，在脉冲参数改变时，在FPGA中置初始相位值为0；脉冲参数为脉冲的频率控制字与占空比控制字。

S12、每来一个处理时钟，相位值累加一个脉冲的频率控制字，形成相位信息序列。

在FPGA中，每来一个处理时钟，相位值累加一个脉冲的频率控制字，形成相位信息序列。

步骤S3中，计算理想边沿时刻与实际采样时刻的误差，根据误差来修正输出的边沿时刻的方法，可以具体为：

根据相位信息序列与脉冲的占空比控制字计算生成理想边沿时刻在实际采样序列中的时间位置；

根据时间位置计算出理想边沿时刻与左相邻采样时刻的时间差△T_left，同时计算出理想边沿时刻与右相邻采样时刻的时间差△T_right，根据△T_left与△T_right的比值按比例计算生成调节额度，对左相邻采样点的数值进行调节。

根据△T_left与△T_right的比值按比例计算生成调节额度，对左相邻采样点的数值进行调节,获得左相邻采样点调整后的数值D，通过如下公式计算:

在一些实施例中，对左相邻采样点的数值进行调节的步骤还包括将调节范围归一化,归一化在-1～+1之间。

步骤S4中，将边沿调节后的数字脉冲序列进行数字平均运算，平均点数不低于3。

可选的，将边沿调节后的数字脉冲序列进行数字平均运算的步骤，包括：

1、设置平均点数N的数值，根据平均点数N计算生成平均系数，平均系数k＝1/N；N的数值一般取奇数。

2、针对边沿调节后的数字脉冲序列，每来一个处理时钟，将脉冲序列中的N个脉冲数字值各自乘以平均系数k，再将这N个乘积相加，生成一个新的脉冲值作为N个脉冲数字值最中间的脉冲数字值，从而形成新的数字脉冲序列。

具体的若边沿调节后的数字脉冲序列为(A1,A2,A3,A4,A5,A6,A7,A8),N＝5；则更新A3的值为

更新A4的值为

序列中其他数值A5,A6更新采用相同的方法。对于只有1和-1脉冲数字值的数字脉冲序列，只在由1到-1或者由-1到1的变化点处的数值变化。

下面对上述步骤的过程及原理进行说明:

对于一般的数字脉冲序列，其取值要么+1(归一化值)，要么是-1。如果采样周期不能整除脉冲高电平时间或低电平时间，则“+1到-1”以及“-1到+1”的数值变化就会导致上升或下降边沿时刻与理想时刻存在偏差，而且这种偏差不固定，在脉冲序列连续输出过程中，会在一个采样周期内变化，从而导致了抖动。本实施例汇总采用边沿数值调节技术，通过调节上升或下降边沿时刻前的一个采样点的数值,执行步骤S3后的边沿时刻前的一个采样点的新值为D，再利用数字平均的方式即可移动边沿的时间位置，该时间位置由调节额度所决定，可以通过调节额度控制边沿位置与理想位置无限重合，从而降低抖动。降低抖动的效果取决于采样周期与D的分辨率，例如采样周期为200ps，D的分辨率1/512，则抖动可降低至200ps/512＝390fs,但D的分辨率越高，消耗的FPGA资源越多，而且抖动还受到DAC的限制，综合考虑以上因素，一般选择500fs以下的抖动精度所对应的分辨率。表1中，对一个连续的原始采样数字脉冲序列(……，-1，-1，-1，+1，+1，+1，……)的上升沿进行边沿数值调节与数字平均，将变化点前后的序列值进行数值平均：5个值数字平均对应的平均系数k为0.2，将各采样点与其相邻采样点共5个采样点都乘以平均系数0.2，再将这5个乘积相加后得到新的数值，从而生成新序列，其输出的新序列对应的边沿时刻位置会发生期望的偏移，与理想位置一致，如图2所示。新值D的取值范围在-1到+1之间，对应的边沿时间可调节范围为一个采样周期。

表1“边沿数值调节与数字平均”前后的脉冲序列对比表

调节额度	调节后的新序列	经过5个值数字平均后的新序列
			未调节	…,-1,-1,-1,-1,+1,+1,+1,+1,…	…,-1,-0.6,-0.2,+0.2,+0.6,+1,…
将-1调节为0	…,-1,-1,-1,0,+1,+1,+1,+1,…	…,-0.8,-0.4,0,+0.4,+0.8,+1,…
			将-1调节为+1	…,-1,-1,-1,+1,+1,+1,+1,+1,…	…,-0.6,-0.2,+0.2,+0.6,+1,+1…

要在FPGA中实现降低抖动，必须让FPGA处理器知道理想边沿时刻与实际采样时刻的误差，才能根据误差来修正输出的边沿时刻，从而实现降低抖动。

本实施例首先利用相位累加方法来产生脉冲相位信息，并根据相位信息与占空比控制字计算生成理想边沿时刻与实际采样时刻的误差,根据误差值实现对脉冲边沿的实时调节。为便于说明技术原理，如图3所示，设脉冲频率控制字为8’h25(8位，对应的频率＝f_s×0x25÷0xFF)，占空比控制字为8’h7F(对应占空比＝1:2)，在FPGA中将相位值P初始化到0，以后每来一次采样时钟，相位值P增加8’h25，当加到溢出之后即大于8’hFF为溢出，表明一个脉冲周期已完成；同时下一个周期已经开始，在一个脉冲周期内，P值会有一个上升过程，同时会有一个下降过程；占空比控制字8’h7F的数值线与上升过程直线的交汇点即是理想的上升沿时刻，即为溢出值0xFF与上升过程直线的交汇点是理想的下降沿时刻，此时刻与左相邻采样时刻的差值即为△T_left，与右相邻采样时刻的差值即为△T_right，△T_left与△T_right即表征了理想边沿时刻分别与相邻两个真实采样时刻的时间误差。

根据△T_left与△T_right调节左边相邻采样点的值，左边相邻采样点当前值为0x6F。调节额度取决于△T_left与△T_right的比值。在FPGA中由于除法运算会有较大延时，我们采用查表的方法来得出△T_left与△T_right的比值，只有一个时钟周期的延时，便于在FPGA中实现。对于图3中的上升沿，△T_left＝0x7F-0x6F＝0x10，△T_right＝0x94-0x7F＝0x15，△T_left与△T_right的比值为16:21，则△T_left/(△T_left+△T_right)＝16/(16+21)≈0.43,按照总体技术原理中的比例关系，按公式0.43×((+1)-(-1))-1＝-0.14即可计算得出新数值，将上升沿前的采样点的数值由-1调节为-0.14，再经过数字平均后，即可达到如图2所示的边沿偏移效果，从而降低抖动。

可见，上述方法的所有处理过程可以都在FPGA中通过数字信号运算实现，实现方便，本方法解除了采用提高采样率或者改变脉冲信号采样率方法的限制，适用于FPGA与DAC带宽范围内的任何频率与占空比的脉冲降抖动处理，应用范围广，可实现500fs以下的低抖动，降脉冲抖动效果显著。

实施例2

本实施例提供一种基于边沿控制的降低脉冲信号抖动系统，如图4所示，包括FPGA器件和数模转换器，所述FPGA器件的芯片处理器包括：

相位信息序列生成模块：用于采用固定的采样率，根据脉冲的频率控制字，通过累加的方式实时生成数字脉冲信号的相位信息序列；

第一脉冲序列生成模块：用于根据相位信息序列与脉冲的占空比控制字生成数字脉冲序列；

边沿数值调节模块：用于对数字脉冲序列的边沿进行调节，计算理想边沿时刻与实际采样时刻的误差，根据误差来修正输出的边沿时刻，生成边沿调节后的数字脉冲序列；

数字平均模块：用于将边沿调节后的数字脉冲序列进行数字平均运算，获得新的数字脉冲序列。

进一步地,边沿数值调节模块包括：

用于根据相位信息序列与脉冲的占空比控制字计算生成理想边沿时刻在实际采样序列中的时间位置的模块；

用于根据时间位置计算出理想边沿时刻与左相邻采样时刻的时间差△T_left，同时计算出理想边沿时刻与右相邻采样时刻的时间差△T_right，根据△T_left与△T_right的比值按比例计算生成调节额度，对左相邻采样点的数值进行调节的模块。

以上所述仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

上述虽然结合附图对本公开的具体实施方式进行了描述，但并非对本公开保护范围的限制，所属领域技术人员应该明白，在本公开的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本公开的保护范围以内。

Claims (9)

1.一种基于边沿控制的降低脉冲信号抖动方法,其特征是，包括如下步骤:

采用固定的采样率，根据脉冲的频率控制字，通过累加的方式实时生成数字脉冲信号的相位信息序列；

根据相位信息序列与脉冲的占空比控制字生成数字脉冲序列；

对数字脉冲序列的边沿进行调节：计算理想边沿时刻与实际采样时刻的误差，根据误差来修正输出的边沿时刻，生成边沿调节后的数字脉冲序列；具体为：根据相位信息序列与脉冲的占空比控制字计算生成理想边沿时刻在实际采样序列中的时间位置；

根据时间位置计算出理想边沿时刻与左相邻采样时刻的时间差△T_left，同时计算出理想边沿时刻与右相邻采样时刻的时间差△T_right，根据△T_left与△T_right的比值按比例计算生成调节额度，对左相邻采样点的数值进行调节,获得左相邻采样点调整后的数值D，通过如下公式计算:

将边沿调节后的数字脉冲序列进行数字平均运算，获得新的数字脉冲序列，将新的数字脉冲序列进行数模转换输出脉冲信号。

2.如权利要求1所述的一种基于边沿控制的降低脉冲信号抖动方法，其特征是：数模转换之前的步骤可以在FPGA中实现，脉冲的频率控制字与占空比控制字是生成数字脉冲的两个特征参数。

3.如权利要求1所述的一种基于边沿控制的降低脉冲信号抖动方法，其特征是：根据相位信息序列与脉冲的占空比控制字生成数字脉冲序列方法具体为：相位信息的数值低于占空比控制字时取值为低电平值-1，相位信息的数值高于占空比控制字时取值为高电平值+1。

4.如权利要求1所述的一种基于边沿控制的降低脉冲信号抖动方法，其特征是：通过累加的方式实时生成数字脉冲信号的相位信息序列的方法，包括如下步骤：

初始化数字脉冲信号的相位信息序列的相位值；

每来一个处理时钟，相位值累加一个脉冲的频率控制字，形成相位信息序列。

5.如权利要求1所述的一种基于边沿控制的降低脉冲信号抖动方法，其特征是：对左相邻采样点的数值进行调节的步骤还包括将调节范围归一化在-1～+1之间。

6.如权利要求1所述的一种基于边沿控制的降低脉冲信号抖动方法，其特征是：将边沿调节后的数字脉冲序列进行数字平均运算，平均点数不低于3且为奇数。

7.如权利要求1所述的一种基于边沿控制的降低脉冲信号抖动方法，其特征是：将边沿调节后的数字脉冲序列进行数字平均运算的步骤，包括：

设置平均点数N的数值，根据平均点数N计算生成平均系数，平均系数k＝1/N；

针对边沿调节后的数字脉冲序列，每来一个处理时钟，将脉冲序列中的N个脉冲数字值各自乘以平均系数k，再将这N个乘积相加，生成一个新的脉冲值作为N个脉冲数字值最中间的脉冲数字值，从而形成新的数字脉冲序列。

8.一种基于边沿控制的降低脉冲信号抖动系统，其特征是：包括FPGA器件和数模转换器，所述FPGA器件的芯片处理器包括：

相位信息序列生成模块：用于采用固定的采样率，根据脉冲的频率控制字，通过累加的方式实时生成数字脉冲信号的相位信息序列；

第一脉冲序列生成模块：用于根据相位信息序列与脉冲的占空比控制字生成数字脉冲序列；

边沿数值调节模块：用于对数字脉冲序列的边沿进行调节，计算理想边沿时刻与实际采样时刻的误差，根据误差来修正输出的边沿时刻，生成边沿调节后的数字脉冲序列；具体为：根据相位信息序列与脉冲的占空比控制字计算生成理想边沿时刻在实际采样序列中的时间位置；

根据时间位置计算出理想边沿时刻与左相邻采样时刻的时间差△T_left，同时计算出理想边沿时刻与右相邻采样时刻的时间差△T_right，根据△T_left与△T_right的比值按比例计算生成调节额度，对左相邻采样点的数值进行调节,获得左相邻采样点调整后的数值D，通过如下公式计算:

数字平均模块：用于将边沿调节后的数字脉冲序列进行数字平均运算，获得新的数字脉冲序列。

9.如权利要求8所述的一种基于边沿控制的降低脉冲信号抖动系统，其特征是，边沿数值调节模块包括：

用于根据相位信息序列与脉冲的占空比控制字计算生成理想边沿时刻在实际采样序列中的时间位置的模块；

用于根据时间位置计算出理想边沿时刻与左相邻采样时刻的时间差△T_left，同时计算出理想边沿时刻与右相邻采样时刻的时间差△T_right，根据△T_left与△T_right的比值按比例计算生成调节额度，对左相邻采样点的数值进行调节的模块。

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