CN110752259A - 半导体器件 - Google Patents

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赵南奎
金锡勋
姜明一
慎居明
李承勋
李正允
崔珉姬
崔正鍲
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Abstract

一种半导体器件包括：在衬底上沿第一方向延伸的有源鳍；沿第二方向延伸并与有源鳍交叉的栅电极；在栅电极的两个侧壁上的栅极间隔层；以及在栅电极的至少一侧的有源鳍的凹陷区域中的源极/漏极区域。源极/漏极区域可以包括基层，该基层与有源鳍接触并且具有在凹陷区域的内侧壁上在第一方向上彼此相对的内端和外端。源极/漏极区域可以包括基层上的第一层。第一层可以包括浓度高于基层中包括的锗(Ge)的浓度的锗(Ge)。基层的外端可以与第一层接触，并且可以具有在平面上朝向栅电极的外部凸出的形状。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年7月23日在韩国知识产权局提交的韩国 专利申请No.10-2018-0085563的优先权，其公开内容通过引用整体 并入本文。
技术领域
本发明构思涉及半导体器件。
背景技术
随着对半导体器件的高性能、高速和/或多功能性的需求增加， 半导体器件的集成度已增加。当制造对应于半导体器件的高集成趋势 的半导体器件时，该半导体器件可包括具有精细宽度或精细分隔距离 的图案。此外，为了调整由于平面金属氧化物半导体FET(MOSFET) 的尺寸减小而导致的操作特性，已经开发了包括具有三维结构的沟道 的FinFET的半导体器件。
发明内容
本发明构思的一个方面是提供一种具有改善的电气特性的半导 体器件。
根据本发明构思的一个方面，一种半导体器件包括：衬底；在 衬底上的有源鳍，所述有源鳍沿第一方向延伸，所述有源鳍包括凹陷 区域；在衬底上的栅电极，所述栅电极与有源鳍交叉，使得有源鳍的 凹陷区域位于栅电极的至少一侧，所述栅电极沿第二方向延伸，所述 栅电极包括侧壁；在所述栅电极的侧壁上的栅极间隔层；以及位于所 述有源鳍的凹陷区域中的源极/漏极区域。源极/漏极区域可以包括与 有源鳍接触的基层和在所述基层上的第一层。基层可以包括在第一方 向上彼此相对的内端和外端。基层可以位于凹陷区域的内侧壁上。第 一层可以包括浓度高于基层中包括的锗(Ge)的浓度的锗(Ge)，并 且基层的外端可以与第一层接触。基层的外端可以具有在平面上朝向 栅电极的外部向外凸出的形状。
根据本发明构思的一个方面，一种半导体器件包括：衬底；在 衬底上的有源鳍，所述有源鳍在衬底上沿一个方向延伸，所述有源鳍 包括凹陷区域；在衬底上的栅电极，所述栅电极延伸并与有源鳍交叉， 使得有源鳍的凹陷区域位于栅电极的至少一侧；以及位于有源鳍的凹 陷区域中的源极/漏极区域。源极/漏极区域可以包括具有不同浓度的 锗(Ge)的第一层和第二层。第一层的端部可以具有在平面上朝向栅 电极的外部凸出的区域，在所述第一层的端部中，第一层可与位于凹 陷区域的内侧壁上的第二层接触。
根据本发明构思的一个方面，一种半导体器件包括：衬底；在 衬底上的有源鳍，所述有源鳍在衬底上沿一个方向延伸，所述有源鳍 包括凹陷区域；在衬底上的栅电极，所述栅电极延伸并与有源鳍交叉， 使得有源鳍的凹陷区域位于栅电极的至少一侧；以及在有源鳍的凹陷 区域中的外延层。有源鳍的端部和外延层的端部中的至少一个可以具 有在平面上朝向栅电极的外部凸出的区域。有源鳍的端部可以通过栅 电极的至少一侧中的凹陷区域限定。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的 上述和其他方面、特征和其他效果，附图中：
图1是示出根据示例实施例的半导体器件的平面图；
图2A至图2D是示出根据示例实施例的半导体器件的截面图；
图3是示出根据示例实施例的半导体器件的局部放大平面图；
图4A和图4B是示出根据示例实施例的半导体器件的一部分的 截面图；
图5A至图6B是示出根据示例实施例的半导体器件的平面图和 截面图；
图7A和图7B是示出根据示例实施例的半导体器件的平面图和 截面图；
图8是示出根据示例实施例的半导体器件的平面图；
图9A和图9B是示出根据示例实施例的半导体器件的平面图和 截面图；
图10A和图10B是示出根据示例实施例的半导体器件的平面图 和截面图；
图11A至图20B是示出根据示例实施例的制造半导体器件的方 法的工艺顺序的图；
图21A至图23B是示出根据示例实施例的制造半导体器件的方 法的工艺顺序的图；
图24是包括根据示例实施例的半导体器件的SRAM单元的电路 图；
图25是示出包括根据示例实施例的半导体器件的电子装置的框 图；和
图26是包括根据示例实施例的半导体器件的系统的示意图。
具体实施方式
在下文中，将参考附图详细描述本发明构思的示例实施例。
图1是示出根据示例实施例的半导体器件的平面图。
图2A至图2D是示出根据示例实施例的半导体器件的截面图。 图2A至图2D示出了沿线IIa-IIa'、线IIb-IIb'、线IIc-IIc'和线 IId-IId'截取的图1的半导体器件的横截面。为了便于说明，在图1 至图2D中仅示出了半导体器件的一些组件。
参考图1至图2D，半导体器件100可以包括衬底101、有源鳍 105、元件隔离层110、源极/漏极区域150、栅极结构160和层间绝 缘层190。栅极结构160可以包括栅极介电层162、栅电极165和栅 极间隔层166。半导体器件100可以包括FinFET元件——在其中有 源鳍105具有鳍结构的晶体管。FinFET元件可以包括基于有源鳍105 和栅极结构160的位置设置的彼此交叉的晶体管。例如，晶体管可以 是PMOS晶体管。
衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101 可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或 II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。 衬底101可以被提供为体晶圆、外延层、绝缘体上硅(SOI)层、绝 缘体上半导体(SeOI)层等。
元件隔离层110可以在衬底101中限定有源鳍105。可以使用例 如浅沟槽隔离(STI)工艺来形成元件隔离层110。根据示例实施例， 元件隔离层110可以包括在有源鳍105之间朝向衬底101的下部延伸 得更深的区域。元件隔离层110可以具有弯曲的上表面，该上表面具 有朝向有源鳍105而变得更高的水平，但是，元件隔离层110的上表 面的形状不限于此。元件隔离层110可以由绝缘材料形成。元件隔离 层110可以是例如氧化物、氮化物、或者它们的组合。
有源鳍105可以在衬底101中由元件隔离层110限定，并且可 以在第一方向(例如，X方向)上延伸。有源鳍105可以具有从衬底 101突出的有源鳍的结构。有源鳍105的上端可以从元件隔离层110 的上表面突出所需的(和/或可替换地，预定的)量。有源鳍105可 以由衬底101的一部分形成，并且可以包括从衬底101生长的外延层。 同时，衬底101上的有源鳍105的一部分可以在栅极结构160的两侧 是凹陷的，并且源极/漏极区域150可以设置在凹陷的有源鳍105上。 因此，通过比较图2C和图2D可以看出，有源鳍105可以在栅极结构 160下方具有相对高的高度。根据示例实施例，有源鳍105可包括杂 质。
源极/漏极区域150可以设置在位于栅极结构160的两侧中和/ 或邻近栅极结构160的两侧的凹陷区域RC上，在凹陷区域RC中，每 个有源鳍105凹陷。凹陷区域RC在栅极结构160之间在X方向上延 伸，并且可以具有在X方向上位于两端的内侧壁和位于内侧壁之间的 底表面。源极/漏极区域150可以被提供为晶体管的源极区域或漏极 区域。源极/漏极区域150的上表面可以位于与栅极结构160的下表 面相同或相似的高度水平处，如图2A所示。同时，根据示例实施例， 可以不同地改变源极/漏极区域150和栅极结构160的相对高度。例如，源极/漏极区域150可以具有升高的源极/漏极的形式，其中上表 面位于比栅极结构160(具体地，栅电极165)的下表面高的位置。
如图2D所示，源极/漏极区域150可以具有在Y方向上截取的 五边形或类似形状的横截面。同时，在示例实施例中，源极/漏极区 域150可以具有各种形状，例如，多边形、圆形和矩形中的一种。此 外，源极/漏极区域150可以具有在X方向上截取的带有平坦上表面 的横截面，如图2A所示，并且可以在该上表面下方具有圆形形状、 椭圆形形状或类似形状。同时，在示例实施例中，可以根据相邻栅极 结构160之间的距离、有源鳍105的高度等不同地改变上述形状。
源极/漏极区域150可以包括顺序堆叠在凹陷区域RC中的基层 151和第一层至第五层152、153、154、155和156。基层151和第一 层至第五层152、153、154、155和156可以包括硅(Si)，并且可 以具有不同浓度的锗(Ge)。同时，在示例实施例中，可以不同地改 变形成源极/漏极区域150的层的数量。
例如，基层151仅由硅(Si)形成，或者还可包括锗(Ge)。 当基层151包括锗(Ge)时，锗(Ge)的浓度可以低于第一层至第五 层152、153、154、155和156中的每一个中的锗(Ge)的浓度，并 且可以高于有源鳍105中的锗(Ge)的浓度。例如，基层151中的锗 (Ge)的浓度可以等于或小于20at.％。在本说明书中，锗(Ge) 的浓度是指原子浓度(原子百分比)。基层151还可以包括诸如硼(B) 或镓(Ga)的掺杂元素。在这种情况下，该掺杂元素的浓度可以低于第一层至第五层152、153、154、155和156中的每一个中的掺杂元 素的浓度，并且可以高于有源鳍105中的掺杂元素的浓度。
在第一层至第四层152、153、154和155中，锗(Ge)的浓度 可以向上增加。第一层152包括具有第一浓度的锗(Ge)，第二层 153包括具有高于第一浓度的第二浓度的锗(Ge)，第三层154包括 具有高于第二浓度的第三浓度的锗(Ge)，并且第四层155可以包括 具有高于第三浓度的第四浓度的锗(Ge)。例如，第一浓度在20at. ％到40at.％的范围内，第二浓度在35at.％到55at.％的范围内， 第三浓度在45at.％到65at.％的范围内，并且第四浓度在50at. ％到70at.％的范围内。此外，在第一层至第四层152、153、154 和155中，诸如硼(B)或镓(Ga)的掺杂元素的浓度也可以向上增 加。第五层156可以包括浓度低于第四层155中的锗(Ge)的浓度的 锗(Ge)，或者可以不包括锗(Ge)。例如，根据示例实施例，第五 层156可以由硅(Si)形成，并且还可以包括除硅(Si)之外的杂质。
基层151和第一层至第五层152、153、154、155和156可以具 有相同的厚度或不同的厚度。例如，基层151和第五层156可以具有 相对薄的厚度，而第三层154可以形成为相对厚。基层151可以具有 例如在3nm至5nm的范围中的厚度。
基层151的至少一个区域位于栅电极165下方，并且第一层152 的至少一个区域可以位于栅极间隔层166下方。在平面上，基层151 可以具有从栅电极165向外凸出的区域。这将在下面参考图3至图 4B更详细地描述。
栅极结构160可以设置在有源鳍105上方以在一个方向(例如， Y方向)上延伸，同时与有源鳍105交叉。晶体管的沟道区可以设置 在有源鳍105中，与栅极结构160交叉。栅极结构160可以包括栅极 介电层162、栅电极165和栅极间隔层166。
栅极介电层162可以设置在有源鳍105和栅电极165之间，并 且可以设置为覆盖栅电极165的下表面和两个侧表面。可替换地，在 一些示例实施例中，栅极介电层162可以仅形成在栅电极165的下表 面上。栅极介电层162可以包括氧化物、氮化物或高k材料。高k 材料可以指其介电常数高于氧化硅(SiO2)膜的介电常数的介电材料。 高k材料可以被提供为氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛 (TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、 氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝 (LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)和氧化镨 (Pr2O3)中的一种。
栅电极165可以包括导电材料，并且可以包括例如金属氮化物 (例如氮化钛(TiN)膜、氮化钽(TaN)膜或氮化钨(WN)膜)、和/或金属材料(例如铝(Al)、钨(W)、钼(Mo)等)、或者半导体 材料(例如掺杂的多晶硅)。栅电极165可以包括诸如两层或更多层 的多层结构。根据示例实施例，还可以在栅电极165上方设置覆盖层， 并且覆盖层的下表面和侧表面可以分别被栅电极165和栅极间隔层 166围绕。
栅极间隔层166可以设置在栅电极165的两个侧表面上。栅极 间隔层166可以允许源极/漏极区域150与栅电极165隔离。根据示 例实施例，栅极间隔层166可以具有多层结构。栅极间隔层166可以 由氧化物、氮化物和氮氧化物中的至少一种形成，具体地，由低k膜形成。
层间绝缘层190可以设置为覆盖元件隔离层110、源极/漏极区 域150和栅极结构160的上表面。层间绝缘层190可以包括例如氧化 物、氮化物和氮氧化物中的至少一种，并且可以包括低k材料。层间 绝缘层190的材料可以与栅极间隔层160的材料不同。
图3是示出根据示例实施例的半导体器件的局部放大平面图。 在图3中，放大并示出了图1的“C”区域。
图4A和图4B是示出根据示例实施例的半导体器件的一部分的 截面图。图4A和图4B分别示出了沿线A-A'和线B-B'截取的图3的 半导体器件的横截面。
首先，参考图3，示出了有源鳍105、设置在有源鳍105的凹陷 区域RC中的源极/漏极区域150、以及栅极结构160。详细地，在图 3中，详细示出了形成源极/漏极区域150的基层151和第一层至第 五层152、153、154、155和156在平面上的布置。
有源鳍105的凹陷区域RC形成为在栅极结构160之间从栅极结 构160向下延伸，并且凹陷区域RC的在X方向上的端部可以位于栅 极结构160下方。凹陷区域RC的端部可以具有从栅极结构160向外 凹入的形状。换句话说，凹陷区域RC的端部可以具有宽度从栅极结构160的下部朝向栅极结构160的侧表面或侧壁增加的形状。
基层151设置在凹陷区域RC的最下部，并且可以设置为与凹陷 区域RC的内侧壁和底表面接触。因此，基层151的内端151E1可以 具有以与凹陷区域RC的端部类似的方式向外凹入的形状。在本说明 书中，在源极/漏极区域150的描述中，“端部”用作表示凹陷区域 RC的内侧壁上的与其他垂直层接触的点的用语。此外，在端部的描 述中，基于栅极结构160或栅电极165在X方向上的中心，将更靠近 该中心的部分被称为“内侧”，并且远离该中心的部分被称为“外侧”。 基层151的外端151E2可以具有从栅极结构160或栅电极165向外凸 出的形状。根据示例实施例，基层151的外端151E2的一部分可以与 有源鳍105的晶面重合。然而，即使在这种情况下，从基层151沿X 方向生长的表面也可以不是由沿晶面形成的切面(facet)形成的， 并且切面可以至少具有弛豫(relaxed)的形式。例如，当衬底101 或有源鳍105的上表面是<100>方向时，基层151不仅可以由在对应 于X方向的<110>方向上的诸如{111}切面的切面形成。
第一层152可以设置在基层151上，并且第一层152的内端 152E1可以与基层151的外端151E2大体相同。因此，第一层152的 内端152E1可以具有从栅极结构160或栅电极165向外凸出的形状。 第一层152的外端152E2也可以具有从栅极结构160或栅电极165 向外凸出的形状，并且X方向上的表面可以不是由切面形成的。第一 层152形成在不具有切面的基层151上，并且因此可以不具有切面。 因此，可以改善凹陷区域RC中的厚度的均匀性。基层151和第一层 152的至少一部分可以在平面上设置在栅极间隔层166下方。
第二层153可以设置在第一层152上，并且可以具有朝向栅电 极165的外部区域凸出的形状的外端。然而，外端的位置不限于此。 第二层153在Y方向上的宽度可以类似于或大于第一层152的宽度。 第三层至第五层154、155和156可以顺序地设置在第二层153上，并且在示例实施例中，可以不同地改变第二层至第五层153、154、 155和156的相对位置关系。
参考图4A和图4B，在基层151的内端151E1中，图4A中所示 的最靠近栅电极165在X方向上的中心的最外部分EC可以位于栅电 极165下方。此外，第一层152的至少一部分可以位于栅极间隔层 166的下方。在凹陷区域RC的内侧壁上，基层151的内端151E1和 第一层152的内端152E1可以具有垂直于衬底101的上表面延伸的区 域。可替换地，在凹陷区域RC的内侧壁上，基层151的内侧表面和 第一层152的内侧表面可以具有垂直于衬底101的上表面延伸的区 域。
图4A中所示的有源鳍105的在有源鳍105在Y方向上的中心处 的长度L1可以短于图4B中所示的有源鳍105的在边缘中的长度L2。 在位于源极/漏极区域150之间的有源鳍105在Y方向上的中心处栅 电极165的侧表面与基层151的最外部分EC之间的间隔距离D1可以 大于在边缘处的间隔距离D2。此外，图3和图4A中所示的在栅电极 165的两侧处的两个基层151的外端151E2之间的在有源鳍105在Y 方向上的中心处的长度L3可以大于图3和图4B中所示的在外端 151E2之间的在边缘处的长度L4。
第二层至第五层153、154、155和156的至少一部分可以位于 栅极间隔层166下方，但是不限于此。基层151以及第一层152和第 二层153中的每一个可以在凹陷区域RC中具有均匀的厚度，或者可 以根据区域具有不同的厚度。与其他层相比，第三层154可以具有相对厚的厚度。第四层155和第五层156可以设置在与源极/漏极区域 150的上表面相邻的区域中，并且与其他层相比可以具有相对薄的厚 度。
第一层152不具有切面。因此，与形成在切面上方的情况相比， 包括形成在第一层152上方的第二层153的上层可以具有改善的厚度 均匀性。当第一层152具有切面时，第二层153可能在凹陷区域RC 的底表面上形成得相对较厚。然而，根据示例实施例，对于第二层153来说，在有源鳍105的侧壁上的厚度可以不与在凹陷区域RC的 底表面上的厚度显著不同，并且可以是大体均匀的。
第一层至第三层152、153和154可用于将应力施加到晶体管的 沟道区域。因此，根据示例实施例，包括第一层152和第二层153 的层形成为具有均匀的厚度，并且基层151的内侧表面和第一层152 的内侧表面具有与衬底101的上表面垂直的区域。因此，应力均匀地传递到沟道区域，因此可以改善半导体器件的电气特性，例如沟道区 域的电阻、漏极感应势垒降低(DIBL)特性等。此外，与形成在切面 上方形成的情况相比，例如，第三层154的体积可相对增加。当第三 层154用作用于向沟道区域施加应力的主层时，如果第三层154的体积增加，则可以将应力充分地施加到沟道区域。
图5A至图6B是示出根据示例实施例的半导体器件的平面图和 截面图。在图5A至图6B中，示出了与图3和图4A中的区域相对应 的区域。
参考图5A和图5B，在半导体器件100a的源极/漏极区域150a 中，基层151的最外部分EC可以位于栅电极165和栅极介电层162 之间的界面下方或者在该界面的外面。例如，基层151的最外部分 EC可以位于栅极介电层162下方。第一层152的至少一部分可以位 于栅极间隔层166下方。第二层至第五层153、154、155和156的至 少一部分可以位于栅极间隔层166下方，但不限于此。在示例实施例 中，第三层至第五层154、155和156可以不位于栅极间隔层166下 方。
参考图6A和图6B，在半导体器件100b的源极/漏极区域150b 中，第一层152可以包括位于在有源鳍105的侧壁上的栅极间隔层 166的下部外面的区域。换句话说，在平面上，与栅极间隔层166相 比，第一层152的外端152E2可以位于外部。因此，第二层至第五层153、154、155和156可以不位于在有源鳍105的侧壁上的栅极间隔 层166下方。
以与参照图5A至图6B描述的方式类似的方式，在示例实施例 中，可以不同地改变基层151的内端151E1的位置、第一层152的内 端152E1和外端152E2的位置等。
图7A和图7B是示出根据示例实施例的半导体器件的平面图和 截面图。在图7A和图7B中，示出了与图3和图4A中的区域相对应 的区域。
参考图7A和图7B，以与图1至图4B的示例实施例不同的方式， 半导体器件100c的源极/漏极区域150c可以不包括基层151。源极/ 漏极区域150c可以由第一层至第五层152、153、154、155和156 形成。此外，有源鳍105的凹陷区域RCa的端部可以具有在平面上从 栅极结构160向外凸出的形状。换句话说，凹陷区域RCa的端部可以 具有宽度朝向栅极结构160的侧壁减小的形状。如上所述，当凹陷区 域RCa的端部具有从栅极结构160向外凸出的形状时，即使源极/漏 极区域150c不包括基层151，也可以确保半导体器件100c的电气特性。
第一层152可以设置在凹陷区域RCa中以与有源鳍105接触。 第一层152的至少一部分可以位于栅极间隔层166下方。但是，第一 层152的位置不限于此。例如，在示例实施例中，第一层152可以位 于栅电极165下方。第一层152的内端152E1和外端152E2可以具有 从栅极结构160或栅电极165向外凸出的形状。第二层153的端部可 以具有向外凸出的形状。
图8是示出根据示例实施例的半导体器件的平面图。在图8中， 示出了与图3中的区域对应的区域。
参考图8，以与图1至图4B的示例实施例不同的方式，半导体 器件100d的源极/漏极区域150d可以不包括基层151。源极/漏极区 域150d可以由第一层至第五层152、153、154、155和156形成。此 外，有源鳍105的凹陷区域RCb的端部可以具有在平面上与栅极结构160的侧壁大体平行的形状。如上所述，当凹陷区域RCb的端部具有 在栅极结构160的Y方向上延伸为平坦的形状时，即使源极/漏极区 域150d不包括基层151，也可以确保半导体器件100d的电气特性。
第一层152可以设置在凹陷区域RCb中以与有源鳍105接触。 第一层152的至少一部分可以位于栅极间隔层166下方。然而，第一 层152的位置不限于此。例如，在示例实施例中，第一层152可以位 于栅电极165下方。第一层152的内端152E1可以具有与栅极结构 160的侧壁大体平行的线形。第一层152的外端152E2可以具有从栅 极结构160或栅电极165向外凸出的形状。然而，根据示例实施例， 第一层152的外端152E2可以具有与栅极结构160的侧壁大体平行的 线形。
图9A和图9B是示出根据示例实施例的半导体器件的平面图和 截面图。图9B示出了沿线IId1-IId1'和线IId2-IId2'截取的图9A 的半导体器件的横截面。
参考图9A和图9B，半导体器件100e可以包括具有第一区域I 和第二区域II的衬底101、第一有源鳍105A和第二有源鳍105B、元 件隔离层110、第一源极/漏极区域150A和第二源极/漏极区域150B、 栅极结构160、以及层间绝缘层190。在半导体器件100e中，PMOS 晶体管可以设置在第一区域I中，而NMOS晶体管可以设置在第二区 域II中。
第一有源鳍105A和第二有源鳍105B可以分别设置在第一区域I 和第二区域II中，并且可以包括具有不同导电类型的杂质。根据示 例实施例，栅极结构160可以在第一区域I和第二区域II中具有不 同的结构。例如，栅电极165的材料和功函数可以不同。
第一源极/漏极区域150A和第二源极/漏极区域150B可以分别 设置在第一区域I和第二区域II中。第一源极/漏极区域150A和第 二源极/漏极区域150B可以由具有不同导电类型的半导体材料形成。 例如，第一源极/漏极区域150A可以包括掺杂有p型杂质的硅锗(SiGe)，而第二源极/漏极区域150B可以包括掺杂有n型杂质的硅 (Si)。第二源极/漏极区域150B可以不包括锗(Ge)。可以将参考 图2至图4B描述的源极/漏极区域150的描述类似地应用于第一源极 /漏极区域150A。第二源极/漏极区域150B可以由单层形成，或者可 以包括多个区域，所述多个区域包括具有不同浓度的掺杂元素。
如图9B所示，第一源极/漏极区域150A和第二源极/漏极区域 150B可以具有横截面不同的形状。例如，第一源极/漏极区域150A 可以具有五边形或与其类似的形状，而第二源极/漏极区域150B可以 具有六边形或与其类似的形状。
图10A和图10B是示出根据示例实施例的半导体器件的平面图 和截面图。图10B示出了沿线IId-IId'截取的图10A的半导体器件 的横截面。
参考图10A和图10B，在半导体器件100f中，源极/漏极区域 150f可以在两个有源鳍105上彼此连接或合并，以形成单个源极/漏 极区域150f。但是，设置在如上所述连接的单个源极/漏极区域150f 下方的有源鳍105的数量不限于图中所示的数量，并且可以在示例实 施例中不同地改变。
例如，在源极/漏极区域150f中，基层151以及第一层152和 第二层153可以设置在每个有源鳍105上，并且第三层到第五层154、 155和156可以在两个有源鳍105上具有连接形式。因此，基层151 以及第一层152和第二层153的平面布置可以与根据图1至图4B的 示例实施例的平面布置相同。
图11A至图20B是示出根据示例实施例的制造半导体器件的方 法的工艺顺序的图。在图11A至图20B中，将描述用于制造上面参考 图1至图2D描述的半导体器件的方法。
参考图11A和图11B，将衬底101图案化以形成有源鳍105和元 件隔离层110。
首先，在衬底101上形成用于图案化衬底101的掩模层，并且 使用掩模层对衬底101进行各向异性蚀刻以形成沟槽TI。沟槽TI可 以形成在除有源鳍105之外的区域中。沟槽TI具有高纵横比，并且 因此可以具有向下变窄的宽度。因此，有源鳍105可以具有向上变窄的形状。
然后，可以执行用绝缘材料填充沟槽TI并平坦化的操作。然后， 部分地去除填充沟槽TI的绝缘材料，因此有源鳍105可以从元件隔 离层110突出。可以使用例如湿法蚀刻工艺来执行上述操作。因此， 有源鳍105可以从元件隔离层110的上部突出期望的(和/或可替换 地，预定的)高度，并且在示例实施例中可以不同地改变突出高度。
参考图12A和图12B，可以在有源鳍105和元件隔离层110中形 成牺牲栅极结构170。
牺牲栅极结构170可以是形成在通过后续操作设置如图1所示 的栅极介电层162和栅电极165的区域中的牺牲层。牺牲栅极结构 170可以被图案化以具有在Y方向上延伸的线的形状，同时与有源鳍 105交叉。
牺牲栅极结构170可以包括顺序堆叠的第一牺牲层172和第二 牺牲层174以及掩模图案层176。掩模图案层176可以是在第一牺牲 层172和第二牺牲层174被图案化之后剩余的硬掩模层。第一牺牲层 172和掩模图案层176可以是绝缘层，而第二牺牲层174可以是导电 层，但是示例实施例不限于此。例如，第一牺牲层172可以包括氧化 硅，第二牺牲层174可以包括多晶硅，并且掩模图案层176可以包括 氮化硅。根据示例实施例，可以不同地改变形成牺牲栅极结构170 的层的数量以及层的材料。
参考图13A和图13B，可以在牺牲栅极结构170的侧表面上形成 栅极间隔层166。
沿着有源鳍105、元件隔离层110和牺牲栅极结构170的上表面 和/或侧表面沉积间隔物形成材料至均匀厚度，然后可以各向异性地 蚀刻间隔物形成材料以形成栅极间隔层166。
栅极间隔层166可以由绝缘材料形成。例如，栅极间隔层166 可以由低介电常数材料形成，并且可以包括SiO、SiN、SiCN、SiOC、 SiON和SiOCN中的至少一种。在示例实施例中，栅极间隔层166可 以具有其中堆叠多个膜的结构。在形成栅极间隔层166期间，还可以 在有源鳍105的侧表面上形成间隔物。
参考图14A和图14B，在牺牲栅极结构170之间使有源鳍105 凹陷以形成凹陷区域RC。
已经暴露的有源鳍105在牺牲栅极结构170之间从有源鳍105 的上表面凹陷到期望的(和/或可替换地，预定的)深度，以形成凹 陷区域RC。例如，可以通过顺序地应用干法蚀刻工艺和湿法蚀刻工 艺来执行凹陷工艺。因此，与牺牲栅极结构170下方的有源鳍105的水平相比，有源鳍105可以在牺牲栅极结构170之间具有较低的水 平。
凹陷区域RC可以朝向栅极间隔层166和牺牲栅极结构170的下 部延伸。因此，与栅极间隔层166之间的空间相比，凹陷区域RC可 以形成在有源鳍105中的扩展区域上方。在凹陷区域RC中，X方向 上的端部可以在平面上位于栅极间隔层166和牺牲栅极结构170下 方，并且可以具有从牺牲栅极结构170向外凹入的形状。根据示例实 施例，凹陷区域RC的上表面的两端位于栅极间隔层166或牺牲栅极 结构170下方，并且因此可以包括底切区域。
选择性地，在提供凹陷区域RC之后，可以使用单独的操作来执 行固化有源鳍105的凹陷表面的操作。此外，在凹陷操作之前或之后， 可以执行将杂质注入到有源鳍105中的操作。可以使用牺牲栅极结构 170和栅极间隔层166作为掩模来执行杂质注入操作。
参考图15A和图15B，可以在凹陷区域RC中设置源极/漏极区域 150的基层151。
例如，可以使用选择性外延生长(SEG)工艺从有源鳍105生长 基层151。基层151可以是例如硅(Si)层。可替换地，基层151可 以是例如硅锗(SiGe)层。在这种情况下，基层151可以包括锗(Ge)， 其浓度低于要在基层151上形成的第一层152中锗(Ge)的浓度。基 层151还可以包括诸如硼(B)的掺杂元素，并且基层151中的掺杂 元素的浓度可以高于有源鳍105中的掺杂元素的浓度。掺杂元素可以 在基层151的生长期间原位掺杂，或者可以在生长后单独注入。
基层151可以形成在凹陷区域RC的整个表面上，并且最外部分 EC可以位于牺牲栅极结构170下方。根据蚀刻条件，可以不同地改 变牺牲栅极结构170之间的距离、有源鳍105等的宽度、基层151 与凹陷区域RC的内侧壁上的有源鳍105接触处的内端151E1的平面 上的形状。然而，在这种情况下，内端151E1可以具有通常从牺牲栅 极结构170向外凹入的形状。基层151可以具有位于凹陷区域RC的 内侧壁上的外端151E2，如图15A中的虚线所示，并且外端151E2可 以具有凸出弯曲形状而没有切面。
参考图16A和图16B，可以在源极/漏极区域150的基层151上 形成第一层152。
可以使用例如SEG工艺来形成第一层152。第一层152可以是例 如硅锗(SiGe)层。例如，当基层151是硅锗(SiGe)层时，第一层 152可以包括浓度高于基层151中的锗(Ge)的浓度的锗(Ge)。第 一层152还可以包括诸如硼(B)的掺杂元素。
第一层152可以形成在基层151的在凹陷区域RC中的表面上， 并且在平面上与基层151接触的最外部分可以位于栅极间隔层166 下方。第一层152的内端152E1可以具有通常从牺牲栅极结构170 向外凸出的形状。第一层152形成在不具有切面的基层151上，因此即使不与基层151接触的外端152E2也可以具有凸起形状而没有切 面。
参考图17A和图17B，在第一层152上形成第二层至第五层153、 154、155和156，因此可以提供源极/漏极区域150。
可以使用例如SEG工艺形成第二层至第五层153、154、155和 156。第二层至第四层153、154和155可以是例如硅锗(SiGe)层， 而第五层156可以是硅(Si)层。在第二层至第四层153、154和155 中，锗(Ge)的浓度可以顺序地增加。第二层至第五层153、154、 155和156还可以包括诸如硼(B)的掺杂元素。在第二层至第四层 153、154和155中，可以顺序地增加掺杂元素的浓度。
第二层153可以形成在第一层152的表面上，并且第三层154 可以形成得相对较厚，以便主要填充凹陷区域RC。第四层155和第 五层156可以在凹陷区域RC的表面上形成得相对较薄。
源极/漏极区域150在牺牲栅极结构170之间在平面上的Y方向 上的宽度可以大于在牺牲栅极结构170下方的宽度，并且可以具有宽 度增加的区域。
参考图18A和图18B，在牺牲栅极结构170、栅极间隔层166、 元件隔离层110和源极/漏极区域150上方形成层间绝缘层190，并 且可以从中去除第一牺牲层172和第二牺牲层174。
在沉积绝缘材料以覆盖牺牲栅极结构170、栅极间隔层166、元 件隔离层110和源极/漏极区域150之后，第二牺牲层174的上表面 通过平坦化工艺暴露，因此可以提供层间绝缘层190。因此，可以在 该操作中去除牺牲栅极结构170的掩模图案层176。层间绝缘层190 可以包括例如氧化物、氮化物和氮氧化物中的至少一种，并且可以包 括低k材料。
然后，牺牲栅极结构170的第一牺牲层172和第二牺牲层174 相对于位于它们下方的元件隔离层110和有源鳍105被选择性地去 除，因此可以提供暴露元件隔离层110和有源鳍105的开口GR。第 一牺牲层172和第二牺牲层174的去除操作可以是干法蚀刻工艺和湿法蚀刻工艺中的至少一种。
参考图19A和图19B，在开口GR中形成栅极介电层162和栅电 极165，从而最终形成栅极结构160。
栅极介电层162可以沿着开口GR的侧壁和下表面大体共形地形 成。栅极介电层162可以包括氧化物、氮化物或高k材料。可以形成 栅电极165以填充栅极介电层162内的空间。栅电极165可以包括金 属或半导体材料。
在形成栅极介电层162和栅电极165之后，可以使用诸如化学 机械抛光(CMP)工艺的平坦化工艺将保留在层间绝缘层190上的材 料从其去除。
参考图20A和图20B，将层间绝缘层190图案化以形成接触孔， 并且可以在接触孔中嵌入导电材料以形成接触插塞180。
首先，可以在层间绝缘层190和栅极结构160上进一步形成上 绝缘层195。然后，可以形成诸如光刻胶图案的单独的掩模层，并且 从栅极结构160的两侧去除层间绝缘层190和上绝缘层195，因此可 以提供接触孔。接触孔的下表面可以允许源极/漏极区域150的至少 一部分凹陷。
然后，在接触孔中沉积导电材料，因此可以提供电连接到源极/ 漏极区域150的接触插塞180。在沉积导电材料之前，可以将杂质注 入接触孔的下部以减小接触电阻。因此，与接触插塞180的下端相邻 的区域中的杂质浓度与形成源极/漏极区域150之后的杂质浓度相比 可以增加。在示例实施例中，可以不同地改变接触插塞180的形状和 布置。
图21A至图23B是示出根据示例实施例的制造半导体器件的方 法的工艺顺序的图。在图21A至图23B中，将描述用于制造上面参考 图7A和图7B描述的半导体器件的方法。
参考图21A和图21B，在牺牲栅极结构170之间使有源鳍105 凹陷以形成凹陷区域RCa。
首先，以相同的方式执行上面参考图11A至图13B描述的操作， 因此可以提供有源鳍105、牺牲栅极结构170和栅极间隔层166。
然后，已经暴露的有源鳍105在牺牲栅极结构170之间从有源 鳍105的上表面凹陷到期望的(和/或可替换地，预定的)深度，以 形成凹陷区域RCa。例如，可以使用干法蚀刻工艺和/或湿法蚀刻工 艺来执行凹陷工艺。凹陷区域RCa可以在有源鳍105中朝向栅极间隔层166和牺牲栅极结构170的下部延伸。在凹陷区域RCa中，X方向 上的端部可以在平面上位于栅极间隔层166下方，并且可以具有从牺 牲栅极结构170向外凸出的形状。然而，在凹陷区域RCa中，根据示 例实施例，可以改变在平面上X方向上的端部的位置，并且该位置可 以位于牺牲栅极结构170下方。
参考图22A和图22B，源极/漏极区域150的第一层152可以设 置在凹陷区域RCa中。
例如，可以使用SEG工艺从有源鳍105生长第一层152。第一层 152可以是例如硅锗(SiGe)层。第一层152还可以包括诸如硼(B) 的掺杂元素。
第一层152可以形成在凹陷区域RCa的整个表面上，并且最外 部分EC可以位于栅极间隔层166下方。第一层152的与有源鳍105 接触的内端152E1可以具有根据凹陷区域RCa的形状在平面上通常从 牺牲栅极结构170向外凸出的形状。第一层152可以具有位于凹陷区 域RCa的内侧壁上的外端152E2(在图22A中由交替的长短虚线示 出)，并且外端152E2可以具有凸出弯曲形状而没有切面。
参照图23A和图23B，在第一层152上形成第二层至第五层153、 154、155和156，因此可以提供源极/漏极区域150c。
可以使用与上面参考图17A和图17B描述的工艺类似的工艺来 提供第二层至第五层153、154、155和156。因此，可以提供包括第 一层至第五层152、153、154、155和156的源极/漏极区域150c。
图24是包括根据示例实施例的半导体器件的SRAM单元的电路 图。
参考图24，在SRAM元件中，单个SRAM单元可以由第一驱动晶 体管TN1和第二驱动晶体管TN2、第一负载晶体管TP1和第二负载晶 体管TP2、以及第一存取晶体管TN3和第二存取晶体管TN4形成。在 这种情况下，第一驱动晶体管TN1和第二驱动晶体管TN2的源极可 以连接到接地电压线Vss，而第一负载晶体管TP1和第二负载晶体管 TP2的源极可以连接到电源电压线Vdd。
由NMOS晶体管形成的第一驱动晶体管TN1和由PMOS晶体管形 成的第一负载晶体管TP1可以形成第一反相器，而由NMOS晶体管形 成的第二驱动晶体管TN2和由PMOS晶体管形成的第二负载晶体管 TP2可以形成第二反相器。根据各种示例实施例，第一负载晶体管TP1 和第二负载晶体管TP2的至少一部分可以包括如上面参考图1至图 10B所述的半导体器件。
第一反相器和第二反相器的输出端子可以连接到第一存取晶体 管TN3和第二存取晶体管TN4的源极。此外，第一反相器和第二反相 器可以在输入端子和输出端子交叉的同时彼此连接以形成单个锁存 电路。另外，第一存取晶体管TN3和第二存取晶体管TN4的漏极可以 连接到第一位线BL和第二位线/BL。
图25是示出包括根据示例实施例的半导体器件的电子装置的框 图。
参考图25，根据示例实施例的电子装置1000可以包括通信单元 1010、输入单元1020、输出单元1030、存储器1040和处理器1050。
通信单元1010可以包括有线/无线通信模块，例如无线互联网 模块、本地通信模块、全球定位系统(GPS)模块或移动通信模块。 包括在通信单元1010中的有线/无线通信模块可以基于各种通信标 准连接到外部通信网络以发送和接收数据。
输入单元1020可以包括机械开关、触摸屏、语音识别模块等， 作为提供给用户以控制电子装置1000的操作的模块。此外，输入单 元1020还可以包括鼠标或基于轨迹球或激光指示器操作的手指鼠标 装置，并且还可以包括使用户能够输入数据的各种传感器模块。
输出单元1030可以以音频格式或视频格式输出由电子装置 1000处理的信息，并且存储器1040可以存储用于处理或控制处理器1050的程序、或数据。输出单元1030可以包括扬声器、天线、连接 结构(例如，端子、microUSB等)等中的至少一个，用于向电子装 置输出信息。处理器1050可以根据所需操作向存储器1040发送指令 以向存储器1040存储数据或从存储器1040取回数据。
存储器1040可以嵌入在电子装置1000中，或者可以通过附加 接口与处理器1050通信。当存储器1040通过附加接口与处理器1050 通信时，处理器1050可以通过诸如安全数字(SD)、安全数字高容 量(SDHC)、安全数字扩展容量(SDXC)、micro SD、通用串行总线(USB)等的各种接口标准将数据存储在存储器1040中或从存储器 1040取回数据。
处理器1050控制包括在电子装置1000中的每个组件的操作。 处理器1050可以执行与语音呼叫、视频呼叫、数据通信等相关联的 控制和处理，或者可以进行用于多媒体复制和管理的控制和处理。处 理器1050还可以处理用户通过输入单元1020输入的输入，并通过输 出单元1030输出其结果。此外，如上所述，处理器1050可以将控制 电子装置1000的操作所需的数据存储到存储器1040中或者从存储器 1040取回该数据。处理器1050和存储器1040中的至少一个可以包 括根据各种示例实施例的如上面参考图1至图10B所述的半导体器 件。
图26是包括根据示例实施例的半导体器件的系统的示意图。
参考图26，系统2000可以包括控制器2100、输入/输出(I/O) 装置2200、存储器2300和接口2400。系统2000可以是移动系统、 或者发送或接收信息的系统。移动系统可以是个人数字助理(PDA)、 便携式计算机、平板电脑、无线电话、移动电话、数字音乐播放器、存储卡等。
控制器2100可以用于执行程序并控制系统2000。控制器2100 可以是例如微处理器、数字信号处理器、微控制器或与它们类似的装 置。
I/O装置2200可以用于输入或输出系统2000的数据。系统2000 可以使用I/O装置2200连接到外部装置(例如个人计算机或网络)， 以与外部装置通信数据。I/O装置2200可以是例如按键、键盘或显 示器。
存储器2300可以存储用于控制器2100的操作的代码和/或数 据，并且/或者可以存储由控制器2100处理的数据。
接口2400可以是系统2000与其他外部装置之间的数据传输路 径。控制器2100、I/O装置2200、存储器2300和接口2400可以使 用总线2500彼此通信。
控制器2100和存储器2300中的至少一个可以包括根据各种示 例实施例的如上面参考图1至图10B所述的半导体器件。
如上所述，根据本发明构思的示例实施例，控制源极/漏极区域 的结构和形状，因此可以提供具有改善的电气特性的半导体器件。
虽然上面已经示出和描述了示例实施例，但是对于本领域技术 人员来说显而易见的是，在不脱离由所附权利要求限定的本公开的范 围的情况下，可以进行修改和变化。

Claims (25)

1.一种半导体器件，包括：
衬底；
在所述衬底上的有源鳍，所述有源鳍沿第一方向延伸，所述有源鳍包括凹陷区域；
在所述衬底上的栅电极，所述栅电极与所述有源鳍交叉，使得所述有源鳍的所述凹陷区域位于所述栅电极的至少一侧，所述栅电极沿第二方向延伸，所述栅电极包括侧壁；
在所述栅电极的所述侧壁上的栅极间隔层；以及
在所述有源鳍的所述凹陷区域中的源极/漏极区域，
所述源极/漏极区域包括与所述有源鳍接触的基层和在所述基层上的第一层，
所述基层包括在所述第一方向上彼此相对的内端和外端，
所述基层位于所述凹陷区域的内侧壁上，
所述第一层包括浓度高于所述基层中的锗(Ge)的浓度的锗(Ge)，
所述基层的外端与所述第一层接触，并且
所述基层的外端具有在平面上朝向所述栅电极的外部向外凸出的形状。
2.根据权利要求1所述的半导体器件，其中，所述基层的内端的至少部分位于所述栅电极下方。
3.根据权利要求1所述的半导体器件，其中
所述第一层具有在所述凹陷区域的内侧壁上在所述第一方向上彼此相对的内端和外端，并且
所述第一层的外端具有在平面上从所述栅电极向外凸出的区域。
4.根据权利要求3所述的半导体器件，其中，所述第一层的内端的至少一部分位于所述栅极间隔层下方。
5.根据权利要求1所述的半导体器件，其中，所述基层和所述第一层的至少一部分位于所述凹陷区域的内侧壁上的所述栅极间隔层下方。
6.根据权利要求1所述的半导体器件，其中，所述基层由硅(Si)形成。
7.根据权利要求1所述的半导体器件，其中，所述基层的外端不由所述有源鳍的晶面限定。
8.根据权利要求1所述的半导体器件，其中，所述第一层是硅锗(SiGe)层，所述硅锗(SiGe)层包括在20at.％到40at.％的范围内的锗(Ge)。
9.根据权利要求1所述的半导体器件，其中
所述源极/漏极区域还包括在所述第一层上的第二层，
所述第二层填充所述凹陷区域，并且
所述第二层包括浓度高于所述第一层中的锗(Ge)的浓度的锗(Ge)。
10.根据权利要求1所述的半导体器件，其中，所述基层的内端包括垂直于所述衬底的上表面延伸的区域。
11.根据权利要求1所述的半导体器件，其中，所述基层包括浓度高于所述有源鳍中的锗(Ge)的浓度的锗(Ge)。
12.根据权利要求1所述的半导体器件，其中，所述基层包括浓度高于所述有源鳍中的锗(Ge)的浓度的硼(B)或镓(Ga)。
13.根据权利要求1所述的半导体器件，其中，所述基层具有在3nm至5nm的范围内的厚度。
14.根据权利要求1所述的半导体器件，其中
所述栅电极包括第一侧和与所述第一侧相对的第二侧，
所述源极/漏极区域位于所述栅电极的第一侧和第二侧二者处，
沿着所述有源鳍在所述第二方向上的中心从位于一侧的所述基层的外端到位于另一侧的所述基层的外端的长度大于沿着所述有源鳍在所述第二方向上的边缘从位于一侧的所述基层的外端到位于另一侧的所述基层的外端的长度。
15.根据权利要求1所述的半导体器件，其中
所述源极/漏极区域具有在所述第二方向上的第一宽度和在所述第二方向上的第二宽度，
所述第一宽度在邻近所述栅电极的区域中，
所述第二宽度在与所述栅极间隔层间隔开的区域中，并且
所述第二宽度大于所述第一宽度。
16.根据权利要求1所述的半导体器件，还包括：
在所述源极/漏极区域上的接触插塞，其中
所述接触插塞连接到所述源极/漏极区域。
17.一种半导体器件，包括：
衬底；
在所述衬底上的有源鳍，所述有源鳍在所述衬底上沿一个方向延伸，所述有源鳍包括凹陷区域；
在所述衬底上的栅电极，所述栅电极延伸并与所述有源鳍交叉，使得所述有源鳍的凹陷区域位于所述栅电极的至少一侧；以及
在所述有源鳍的凹陷区域中的源极/漏极区域，所述源极/漏极区域包括具有不同浓度的锗(Ge)的第一层和第二层，
所述第一层的在其中所述第一层与位于所述凹陷区域的内侧壁上的所述第二层接触的端部具有在平面上朝向所述栅电极的外部凸出的区域。
18.根据权利要求17所述的半导体器件，其中
由所述凹陷区域限定的所述有源鳍的端部具有在平面上朝向所述栅电极的外部凸出的区域。
19.根据权利要求17所述的半导体器件，还包括：
在所述第一层下方的基层，其中
所述基层与所述有源鳍接触，并且
所述基层包括浓度低于所述第一层中包括的锗(Ge)的浓度的锗(Ge)。
20.根据权利要求19所述的半导体器件，其中，所述基层的在其中所述基层与位于所述凹陷区域的内侧壁上的所述有源鳍接触的端部具有在平面上朝向所述栅电极的外部凹入的区域。
21.一种半导体器件，包括：
衬底；
在所述衬底上的有源鳍，所述有源鳍在所述衬底上沿一个方向延伸，所述有源鳍包括凹陷区域；
在所述衬底上的栅电极，所述栅电极延伸并与所述有源鳍交叉，使得所述有源鳍的凹陷区域位于所述栅电极的至少一侧；以及
在所述有源鳍的凹陷区域中的外延层，
由所述栅电极的至少一侧中的所述凹陷区域限定的所述有源鳍的端部和所述外延层的端部中的至少一个具有在平面上朝向所述栅电极的外部凸出的区域。
22.根据权利要求21所述的半导体器件，其中
所述有源鳍的端部具有在平面上朝向所述栅电极的外部凹入的区域，并且
所述外延层的端部具有在平面上朝向所述栅电极的外部凸出的区域。
23.根据权利要求21所述的半导体器件，还包括：
在所述凹陷区域中的所述外延层上的第一层和第二层，其中
所述第一层和所述第二层具有不同浓度的锗(Ge)，并且
所述外延层、所述第一层和所述第二层形成源极/漏极区域。
24.根据权利要求23所述的半导体器件，其中，所述外延层包括浓度低于所述第一层中的锗(Ge)的浓度的锗(Ge)。
25.根据权利要求21所述的半导体器件，其中，所述外延层是硅(Si)。
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