CN110728999A - 电路、集成电路和形成锁存电路的方法 - Google Patents

电路、集成电路和形成锁存电路的方法 Download PDF

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Abstract

由存储器单元形成的锁存器包括配置为接收时钟信号的时钟输入端子、互补第一和第二数据端子以及锁存电路。锁存电路具有第一反相器和第二反相器。第一反相器具有耦合到第一数据端子的输入端子，并且第二反相器具有耦合到第二数据端子的输入端子。第一传输门晶体管耦合在第二反相器的输出端子和第一数据端子之间，并且第二传输门晶体管耦合在第一反相器的输出端子和第二数据端子之间。第一传输门晶体管和第二传输门晶体管的每个都具有耦合到时钟输入端子的栅极端子。第一反相器的输入端子不直接连接到第二反相器的输出端子，并且第二反相器的输入端子不直接连接到第一反相器的输出端子。本发明的实施例还涉及电路、集成电路和形成锁存电路的方法。

Description

电路、集成电路和形成锁存电路的方法
技术领域
本发明的实施例涉及电路、集成电路和形成锁存电路的方法。
背景技术
普通类型的集成电路存储器是静态随机存取存储器(SRAM)器件。典型的SRAM存储器器件具有存储器单元或“位单元”的阵列。在一些示例中，每个存储器单元使用连接在上参考电位和下参考电位(通常接地)之间的六个晶体管，使得两个存储节点中的一个可以被要存储的信息占据，其中互补信息存储在另一存储节点中。SRAM单元中的每个位存储在四个晶体管上，四个晶体管形成两个交叉耦合的反相器。另外两个晶体管连接到存储器单元字线，以通过选择性地将单元连接到其位线来控制在读取和写入操作期间对存储器单元的存取。在读取操作中，例如，将存储器单元位线预充电到预定阈值电压。当字线被使能时，连接到位线的感测放大器感测并且输出存储的信息。当处理存储器单元数据时，通常使用连接到位线的输入/输出电路(诸如锁存器)。这种电路通常位于存储器单元阵列的区域之外和周边的外周区域中。
发明内容
本发明的实施例提供了一种电路，包括：时钟输入端子，配置为接收时钟信号；互补的第一数据端子和第二数据端子；第一锁存电路，包括：第一反相器和第二反相器，所述第一反相器具有耦合到所述第一数据端子的输入端子，所述第二反相器具有耦合到所述第二数据端子的输入端子；以及第一传输门晶体管和第二传输门晶体管，所述第一传输门晶体管耦合在所述第二反相器的输出端子和所述第一数据端子之间，所述第二传输门晶体管耦合在所述第一反相器的输出端子和所述第二数据端子之间，所述第一传输门晶体管和所述第二传输门晶体管的每个具有耦合到所述时钟输入端子的栅极端子；其中，所述第一反相器的输入端子不直接连接到所述第二反相器的输出端子，并且其中，所述第二反相器的输入端子不直接连接到所述第一反相器的输出端子。
本发明的另一实施例提供了一种集成电路，包括：衬底，具有位单元区域和位于所述位单元区域外部的外周区域；多个静态随机存取存储器位单元，形成在所述位单元区域中；以及锁存电路，形成在所述位单元区域中并且耦合到所述多个静态随机存取存储器位单元中的至少一个。
本发明的又一实施例提供了一种形成锁存电路的方法，包括：在衬底的位单元区域中提供第一存储器单元，所述第一存储器单元包括：字线；互补的第一位线和第二位线；第一反相器和第二反相器，所述第一反相器包括第一PMOS/NMOS晶体管对，所述第二反相器包括第二PMOS/NMOS晶体管对；第一传输门晶体管，耦合在所述第一位线和所述第二反相器的输出之间，并且具有耦合到所述字线的栅极；第二传输门晶体管，耦合在所述第二位线和所述第一反相器的输出之间，并且具有耦合到所述字线的栅极；将所述第一PMOS/NMOS晶体管对的栅极直接耦合到所述第一位线；将所述第二PMOS/NMOS晶体管对的栅极直接耦合到所述第二位线；以及耦合所述字线以接收时钟信号。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。另外，附图是示出性的，作为本发明的实施例的示例，而不旨在是限制性的。
图1A是示出根据一些实施例的集成电路器件的示例的框图。
图1B是示出根据一些实施例的一些公开的示例中使用的示例6T存储器单元的电路图。
图2A是示出根据一些实施例的可以对6T存储器单元进行的修改以形成锁存电路的示例的电路图。
图2B是示出根据一些实施例的可以对6T存储器单元进行的层修改以形成锁存电路的示例的布局图。
图3A是示出根据一些实施例的利用锁存电路的示例锁存器的电路图。
图3B是示出根据一些实施例的另一示例锁存电路的电路图。
图4是示出根据一些实施例的利用锁存电路的示例锁存器的电路图
图5是示出根据一些实施例的示例锁存器的电路图。
图6A是示出根据一些实施例的可以对两个6T存储器单元进行的修改以形成锁存电路的示例的电路布局图。
图6B是示出根据一些实施例的可以对一对6T存储器单元进行的层修改以形成锁存电路的示例的布局图。
图7A是示出根据一些实施例的示例锁存电路的电路图。
图7B是示出根据一些实施例的另一示例锁存电路的电路图。
图8A是示出根据一些实施例的主从锁存器配置中的示例触发器的电路图。
图8B是示出根据一些实施例的主从锁存器配置中的示例触发器的电路图。
图8C是示出根据一些实施例的图8A和图8B中所示的示例触发器的操作的真值表。
图9是根据一些实施例的用于形成锁存电路的示例方法的流程图。
图10是根据一些实施例的用于形成锁存电路的另一种方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或示例。下面描述了组件和布置的具体实施例或示例以简化本发明。当然这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
静态随机存取存储器(SRAM)器件具有存储器单元的阵列，存储器单元包括连接在上参考电位和下参考电位之间的晶体管，使得两个存储节点中的一个可以被要存储的信息占据，其中互补信息存储在另一存储节点。例如，一种典型的SRAM存储器单元布置包括六个晶体管。SRAM单元中的每个位存储在四个晶体管上，四个晶体管形成两个交叉耦合的反相器。另外两个晶体管连接到存储器单元字线，以通过选择性地将单元连接到其位线来控制在读取和写入操作期间对存储器单元的存取。
在读取操作中，例如，将存储器单元位线预充电到预定阈值电压。当字线被使能时，连接到位线的感测放大器感测并且输出存储的信息。在一些示例中，位线上的数据被锁存，并且锁存器设置为将位线输出保持足够的时间段以允许进行输入-输出(I/O)操作。
在一些半导体存储器器件中，存储器阵列通过条彼此分隔开。条也可以用作形成有电路的拾取区域，以便于存储器单元的存取操作。在一些现有的存储器器件中，存储器阵列的数量以及因此条的数量相对较大。考虑到先进半导体制造中对面积成本的日益关注，大量周期性重复出现的条可能不利地影响阵列效率。另外，存储器阵列周边的区域可以包含字线驱动器、边缘单元区域、控制电路和局部输入/输出电路区域。这种外周区域通常包含外周电路，诸如读取感测电路、写入驱动电路、驱动器、解码器、锁存器、感测放大器、缓冲器、预充电电路和多路复用器。对于超大规模集成(VLSI)器件，外周电路的组件通常根据外周布局规则构建，作为遵循制造设计(DFM)方法的程序的一部分，以提高产量和可靠性。例如，由于与存储器单元相比存在相对极少的外周电路/元件(例如，较少的冗余)，并且每个这样的外周电路经常处理许多存储器元件的信号/数据，因此对外周电路/元件的可靠性容限往往要严格得多。此外，外周布局规则必须能够可靠地容纳比器件的位单元区域中的存储器阵列位单元相对更大的电路组合的制造，这通常在仅可能小的区域中重复有限的电路组合。因此，为了使缺陷最小化并保持严格的可靠性容差，外周布局规则导致电路元件的面积比根据位单元布局规则形成的等效元件相对更大。相反，位单元布局规则专注于最小化位单元面积以最大化位单元密度，导致电路元件的面积相对于等效的外周对应物而言相对较小。
图1A是示出示例存储器器件的各方面的框图。图1A示出了具有多个存储器单元或位单元的存储器阵列10(为简单起见，示出了单个位单元100)，存储器单元或位单元布置在衬底14的位单元区域12中，并且外周区域20位于位单元区域12之外。如上所讨论的，外周电路110可以位于外周区域20内。存储器单元100和外周电路110可以通过位线BL和BLB耦合。外周电路110可以是任何电路，包括例如锁存器或触发器。传统的锁存器由背对背反相器和具有门控时钟的MUX组成，并且通常根据外周布局规则形成。根据本发明，由位单元布局规则完成的锁存器可以在存储器阵列10的区域内完成，并且可以使用阵列内的存储器单元的组件来完成。由位单元布局规则完成的锁存器导致更有效的面积使用、更快的数据传播，因为读出/数据输入锁存器紧邻位单元阵列，并且由于更短的数据路径具有较小的寄生RC而节省功率。
根据一些公开的实施例，根据位单元布局规则，由位单元区域12中的一个或多个SRAM位单元形成锁存器或触发器。在一些实施例中，与根据外周布局规则形成的锁存器或触发器相比，根据位单元布局规则由一个或多个SRAM位单元形成锁存器或触发器节省了存储器器件中的面积。在一些实施例中，相对于根据外周布局规则在外周区域中形成锁存器，根据位单元布局规则由SRAM位单元形成锁存器导致面积节省40％或60％。在一些实施例中，根据位单元布局规则由一个或多个SRAM位单元形成锁存器或触发器增大了数据传播速度并且减小了存储器器件功耗，因为这种SRAM位单元锁存器和触发器可以更靠近位单元阵列或紧邻位单元阵列，缩短锁存器或触发器的数据路径和电路连接，并且减小寄生RC效应，例如减小由电互连产生的寄生电阻、电容和电感。
图1B是示出可在一些公开的实施例中采用的示例存储器单元的电路图。存储器单元100包括但不限于六晶体管(6T)SRAM结构。在一些实施例中，可以使用多于或少于六个晶体管来实现存储器单元100。例如，在一些实施例中，存储器单元100可以使用4T、8T或10TSRAM结构，并且在其他实施例中可以包括类似存储器的位单元或构建单元。存储器单元100包括由NMOS/PMOS晶体管对M1和M2形成的第一反相器、由NMOS/PMOS晶体管对M3和M4形成的第二反相器以及存取晶体管/传输门M5和M6。晶体管M1、M3、M5和M6包括n型金属氧化物半导体(NMOS)晶体管，并且晶体管M2和M4包括p型金属氧化物半导体(PMOS)晶体管。
第一和第二反相器经由交叉耦合线202和204彼此交叉耦合，以形成用于数据存储的锁存电路。例如，交叉耦合线202耦合在第一反相器晶体管对(例如，M1和M2)的第二端子和第二反相器晶体管对(例如，M3和M4)的栅极之间。类似地，交叉耦合线204耦合在第二反相器晶体管对(例如，M3和M4)的第二端子和第一反相器晶体管对(例如，M1和M2)的栅极之间。这样，节点Qbar处的第一反相器的输出耦合到第二反相器的输入，并且节点Q处的第二反相器的输出耦合到第一反相器的输入。向每个反相器供电，例如，每个晶体管M2和M4的第一端子耦合到电源VDD，而每个晶体管M1和M3的第一端子耦合到参考电压VSS，例如，接地。数据位作为节点Q处的电压电平存储在存储器单元100中，并且可以由电路经由位线BL读取。通过传输门晶体管M6控制对节点Q的存取。节点Qbar存储Q处的值的补码，例如，如果Q为“高”，则Qbar将为“低”，并且通过传输门晶体管M5控制对Qbar的存取。
传输门晶体管M6的栅极耦合到字线WL。传输门晶体管M6的第一源极/漏极端子耦合到位线BL，并且传输门晶体管M6的第二源极/漏极端子在节点Q处耦合到晶体管M4和M3的第二端子。
类似地，传输门晶体管M5的栅极耦合到字线WL。传输门晶体管M5的第一源极/漏极端子耦合到互补位线BLB，并且传输门晶体管M5的第二源极/漏极端子在节点Qbar处耦合到晶体管M2和M1的第二端子。
图2A是示出根据一些实施例的可以对存储器单元(诸如图1B中所示的存储器单元100)进行的修改以形成锁存电路200的示例的电路图。在所示的示例中，锁存电路200包括但不限于六晶体管(6T)SRAM结构。例如，其他实施例中的锁存电路200可以使用4T、8T或10TSRAM结构，并且在其他实施例中可以包括类似存储器的位单元或构建单元。在所示的示例中，晶体管M1、M3、M5和M6包括n型金属氧化物半导体(NMOS)晶体管，并且晶体管M2和M4包括p型金属氧化物半导体(PMOS)晶体管。
锁存电路200包括由NMOS/PMOS晶体管对M1、M2形成的第一反相器、由NMOS/PMOS晶体管对M3、M4形成的第二反相器以及存取晶体管/传输门M5和M6。在所示的示例中，省略、或者可选地去除、切割或不连接或耦合交叉耦合线202和204。通过与存储器单元100相比较，省略交叉耦合线204将节点Qbar处的第一反相器的输出(例如，晶体管M1和M2的第二端子)与第二反相器的输入(例如，晶体管M3和M4的栅极)解耦。类似地，去除交叉耦合线202使节点Q处的第二反相器的输出(例如，晶体管M3和M4的第二端子)与第一反相器的输入(例如，晶体管M1和M2的栅极)解耦。在一些实施例中，交叉耦合线202和204位于存储器器件的多晶硅上金属(MP)层中，并且省略交叉耦合线202和204以形成锁存电路200包括MP层的修改。另外，在图2A所示的示例中，第一个反相器的输入(例如，晶体管M1和M2的栅极)经由耦合线214耦合到位线BL，并且第二反相器的输入(例如，晶体管M3和M4的栅极)经由耦合线212耦合到互补位线BLB。在一些实施例中，耦合线212和214位于存储器器件的漏极上金属(MD)层中，并且延伸耦合线212和214包括MD层的修改。这样，在一些实施例中，可以通过仅修改存储器单元100的6T SRAM结构的MP层和/或MD层来形成锁存电路200。下面关于图2B描述关于锁存电路200的层结构的进一步细节。
图2B示出对存储器单元100的层结构所作的修改以形成如上文结合图1B和图2A所讨论的示例锁存电路200。在所示的示例中，在图2B所示的位置216处“切割”交叉耦合线202以从节点Q(例如，M3、M4和M6晶体管的漏极)去除M1和M2晶体管的直接栅极连接。类似地，在图2B中所示的位置217处“切割”交叉耦合线204以从节点Qbar(例如，M1、M2和M5晶体管的漏极)去除M3和M4晶体管的栅极连接。此外，在所示的实施例中，通过延伸MD层连接以及添加MP层连接来形成耦合线212，并且通过延伸MD层连接以及添加MP层连接来形成耦合线214。
图3A是遵循结合图2A和图2B讨论的修改的锁存电路200的示例。图3B示出了图3A中所示的锁存电路的简化版本，示出了作为第一和第二反相器310、312的NMOS/PMOS晶体管对M3、M4和M1、M2。遵循图2A和图2B所示的去除，在图3A中省略图1B中所示的交叉耦合线202和204，使得由晶体管M1至M4形成的反相器未耦合，如图3A所示。换句话说，第一反相器310的输入端子不直接连接到第二反相器312的输出端子(节点Q)，并且第二反相器312的输入端子不直接连接到第一反相器310的输出端子(节点Qbar)。此外，根据图2A和图2B所示的修改，锁存电路200具有延伸的耦合线212和214，其中耦合线214将由NMOS/PMOS晶体管对M1和M2形成的反相器耦合到位线BL，并且耦合线212将由NMOS/PMOS晶体管对M3和M4形成的反相器耦合到互补位线BLB。
图4是示出根据一些实施例的利用锁存电路200的示例锁存器400的电路图。在所示的示例中，锁存器400包括锁存电路200、交叉耦合的P电路420以及包括传输门402和404的数据输入电路。时钟线由存储器单元的字线WL0(如图3A所示)形成，并且数据输入端子406和408分别接收互补数据输入Din_C和Din_T。锁存电路200经由位线BL和互补位线BLB可操作地耦合到交叉耦合的P电路420和传输门402和404。在所示实施例中，交叉耦合的P电路420包含两个PMOS晶体管422和424，PMOS晶体管422和424两者都具有耦合到输入电压端子VDD的第一端子。PMOS晶体管422具有耦合到位线BL的栅极和耦合到互补位线BLB的第二端子，并且PMOS晶体管424具有耦合到互补位线BLB的栅极和耦合到位线BL的第二端子。传输门404耦合到位线BL，并且传输门402耦合到互补位线BLB。对应于涉及锁存器400的读取/写入操作的I/O数据信号由传输门402和404控制，传输门402和404都打开，允许在时钟低信号时从数据端子406和408传输数据，并且在时钟高信号时关闭。当时钟线CLK为高时，数据被保持或锁存在锁存器400中。在时钟高信号时，存取晶体管M5和M6导通，并且位线BL和互补位线BLB分别接收Q和Qbar处的值，并且位线BL和BLB与数据端子406由关闭的传输门402和404隔离。对于锁存逻辑1，Q和BL处的电压为高，关闭PMOS晶体管422和PMOS晶体管M2，并且导通NMOS晶体管M1，这将Qbar和BLB拉低。低BLB打开PMOS晶体管424和PMOS晶体管M4，关闭NMOS晶体管M3，并且因此上拉并加强BL上和存储节点Q处的逻辑高电平。当时钟低时，传输门402和404打开用于读取/写入操作，并且关闭存取晶体管M5和M6。如果要将逻辑0写入锁存器，则数据端子408将BL上的电压下拉，打开PMOS晶体管422并且上拉BLB上的电压，并且还打开PMOS晶体管M2以及关闭晶体管M1，上拉Qbar。然后，BLB上的高电平关闭PMOS晶体管424和M4，并且打开NMOS晶体管M3，从而将存储节点Q下拉。
图5是示出根据另一实施例的利用锁存电路200的示例锁存器500的电路图。在所示的示例中，锁存器500包括锁存电路200和交叉耦合的P电路420。输入电路包括NOR门502和504、NMOS晶体管503和505以及分别接收补充数据输入Din_C和Din_T的数据输入端子506和508。时钟线由存储器单元的字线WL0形成。锁存电路200经由位线BL和互补位线BLB可操作地耦合到交叉耦合的P电路420以及晶体管503和505的第一端子。在所示实施例中，NOR门504的输出耦合到晶体管505的栅极，并且NOR门504的输入耦合到时钟线和数据端子508。此外，NOR门502的输出耦合到晶体管503的栅极，并且NOR门502的输入耦合到时钟线和互补数据端子506。晶体管503和505的第二端子耦合到接地。在所示的示例中，NOR门502和504以及晶体管503和505用作锁存器500的使能。当时钟线信号CLK为高时，数据被锁存在锁存器500上。当时钟线信号CLK为低时，根据来自数据端子506和508的数据信号，BL或BLB被拉低。在数据高信号(仍然具有CLK低)时，数据端子508为高，导致来自NOR门504的低输出并且关闭晶体管505。互补数据端子506为低，导致NOR门502的高输出，打开晶体管503并且将BLB拉低。如上所述，交叉耦合的P电路420用于通过打开晶体管424来增强高信号，如果晶体管422尚未关闭则因此关闭晶体管422。另外，如上所述，BLB上的低电平打开晶体管M4并且关闭晶体管M3，将存储节点Q拉高。BL上的高电平关闭晶体管M2并且打开晶体管M1，将互补存储节点Qbar拉低。
图6A是示出根据一些实施例的可以对两个存储器单元(例如，如图1B所示的两个存储器单元100)进行的修改以形成锁存电路600的示例的电路图。在所示的示例中，锁存电路600包括但不限于两个六晶体管(6T)SRAM结构。例如，其他实施例中的锁存电路600可以使用4T、8T或10T SRAM结构，并且在其他实施例中可以包括类似存储器的位单元或构建单元。在所示的示例中，晶体管M1、M3、M5、M6、M7，M9、M11和M12包括n型金属氧化物半导体(NMOS)晶体管，并且晶体管M2、M4、M8和M10包括p型金属氧化物半导体(PMOS)晶体管。
如示例中所示，第一6T位单元601和第二6T位单元603的位线BL耦合。同样如示例中所示，两个位单元601和603的互补位线BLB耦合。省略第一位单元601的耦合线202，并且省略第二位单元603的耦合线604。然而，与锁存电路200相反，耦合线204和602分别保留在第一和第二位单元601和603中。PMOS晶体管M2的第一端子632和PMOS晶体管M10的第一端子634与VDD解耦并保持浮置。耦合线612和614将晶体管M1、M2、M9和M10的栅极耦合到接地，这导致PMOS晶体管M2和M10保持导通并且NMOS晶体管M1和M9保持关闭。添加耦合线622和624以分别将存取晶体管M5和M12的第一端子耦合到互补位线BLB和位线BL，有效地旁路存取晶体管M5和M12。得到的锁存电路600类似于锁存电路200，并且在功能上等效于锁存电路200。
图6B是示出对存储器单元601和603进行的修改以形成上述示例锁存电路600的层结构图。在所示的示例中，在图6B中所示的位置616处“切割”交叉耦合线202以从节点Q(例如，M3、M4和M6晶体管的漏极)去除M1和M2晶体管的直接栅极连接。类似地，在图6B中所示的位置617处“切割”交叉耦合线604以从节点Qbar(例如，M7、M8和M11晶体管的漏极)去除M9和M10晶体管的栅极连接。晶体管M2的源极/漏极端子632与VDD之间的端子连接以及晶体管M10的源极/漏极端子634与VDD之间的端子连接在图6B所示的位置618、619处被“切割”。通过如图6B所示延伸它们的MP层连接，从而如上面关于图6A所述地将晶体管M1、M2、M9和M10的栅极耦合到接地来形成耦合线612和614。如图6B所示，在VG层中添加耦合线622和624，从而分别将存取晶体管M5和M12的第一端子耦合到互补位线BLB和位线BL。因此，可以通过仅修改存储器器件的MP和VG层来形成锁存电路600，并且锁存电路600具有不需要移动或改变MD层的优点。
如图6A和图6B所示，省略了MP层中的交叉耦合线202和604，PMOS晶体管M2和M10的第一端子632和634在VG层中与VDD解耦，耦合线612和614在MP层中延伸，以将晶体管M1、M2、M9和M10的栅极耦合到接地，并且在VG层中添加耦合线622和624以将存取晶体管M5和M12的第一端子分别耦合到互补位线BLB和BL。
图7A是示出根据一些实施例的由图6A和图6B中所示的修改得到的锁存电路600的示例的电路图。在进行上述修改之后，图7A中所示的示例在功能上等效于图6A的示例。图7B是示出图7A中所示的锁存电路600的简化视图的电路图，并且明确地示出了经由位线BL和互补位线BLB交叉耦合的NMOS/PMOS晶体管对M3、M4和M7、M8反相器702、704。另外，图7B示出了存取晶体管M6和M11分别控制对节点Q和Qbar的存取。
图8A是示出利用一对锁存电路和一对交叉耦合的P电路的主从锁存器配置中的示例触发器800a的电路图。触发器800a包括主锁存器801和从锁存器802。
在所示的示例中，主锁存器801包括第一锁存电路200，但是可以等效地使用上面讨论的锁存电路600。在所示的示例中，主锁存器801还包括主位线MBL和互补主位线MBLB。包括类似于图4所示的输入电路，输入电路包括传输门810、812。时钟信号CLK提供在由存储器单元的字线形成的时钟线上。传输门810、812的互补时钟端子接收CLK信号以及互补时钟信号CLKB。传输门810、812还在数据输入端子处接收互补数据输入Din_C、Din_T。
从锁存器802包括第二锁存电路200，但是可以等效地使用锁存电路600。在所示的示例中，从锁存器802还包括从位线SBL和从互补位线SBLB、传输门814、816以及由接收互补时钟信号CLKB的存储器单元的字线形成的互补时钟线。然而，与主锁存器801不同，从锁存器802的传输门814、816具有耦合到位线MBLB和MBL的数据输入端子。
图8B是示出利用一对锁存电路和一对交叉耦合的P电路的主从锁存器配置中的另一示例触发器800b的电路图。触发器800b包括主锁存器801和从锁存器802。
在所示的示例中，主锁存器801包括第一锁存电路200，但是可以等效地使用上面讨论的锁存电路600。在所示的示例中，主锁存器801还包括主位线MBL和互补主位线MBLB。包括类似于图5中所示的输入电路，输入电路包括NOR门822和824、NMOS晶体管823和825以及由接收时钟信号CLK的存储器单元的字线形成的时钟线。从锁存器802包括第二锁存电路200，但是可以等效地使用锁存电路600。在所示的示例中，从锁存器802还包括从位线SBL和从互补位线SBLB、NOR门832和834、NMOS晶体管833和835以及由接收互补时钟信号CLKB的存储器单元的字线形成的互补时钟线。然而，与主锁存器802不同，位线MBLB作为输入耦合到NOR门832，并且位线MBL作为输入耦合到NOR门834。
图8C是示出根据一些实施例的示例触发器800a和800b的操作的真值表850。在所示的示例中，真值表850包括用于互补时钟信号CLK和CLKB、互补数据输入Din_T和Din_C、分别在主位线MBL和MBLB上的互补主锁存器存储节点MQ和MQB以及分别在从位线SLB和SBLB上的互补从锁存器存储节点SQ和SQB的列。真值表850还包括三行852、854和856，对应于触发器800a和800b的三种状态。
真值表850的前两行852和854示出了主锁存器通过CLK 0信号保持透明的状态。CLK 0信号施加到用于主锁存器801的锁存电路200的存取晶体管M5和M6的栅极，将那些晶体管“关闭”并且关闭从互补位线MBLB到存储节点MQB的直接存取，以及关闭从位线MBL到存储节点MQ的直接存取。CLK 0信号的补码(例如，CLKB 1信号)施加到从锁存器802中的锁存电路200的存取晶体管M5和M6的栅极，打开从锁存器802中的M5和M6晶体管。现在具体参考如图8A所示的示例触发器800a，CLK 0信号和相应的互补CLKB 1信号打开主锁存器801的传输门810和812，并且关闭从锁存器802的传输门814和816。这样，施加到从锁存器802的传输门的输入端子的任何数据不会影响从锁存器802，例如，通过传输门814和816关闭对从锁存器802的存取，并且从锁存器802处于锁存状态。因此，从锁存器802保持其当前数据而不管数据输入Din_T和Din_C，并且存储节点SQ和SQB分别存储它们的先前值，如真值表850的行852和854所示。现在返回到图8A所示的主锁存器801，传输门810和812由CLK 0信号和相应的互补CLKB 1信号打开。这样，主位线MBL将具有数据输入Din_T的值。对于数据输入信号Din_T为0的真值表850的行852的情况，主位线MBL将被拉低。交叉耦合的P电路420的PMOS晶体管422的栅极由主位线MBL上的低数据输入信号Din_T0打开，并且借助于PMOS晶体管422的第一漏极/源极端子连接到VDD，并且PMOS晶体管422的第二漏极/源极端子连接到互补位线MBLB，将互补主位线MBLB拉高。PMOS晶体管424的栅极连接到互补主位线MBLB，并且互补主位线MBLB上的高互补数据输入信号Din_C1经由PMOS晶体管422的“打开”被拉高而得到加强，关闭PMOS晶体管424。PMOS晶体管424具有连接在VDD和主位线MBL之间的漏极/源极端子，并且关闭PMOS晶体管424允许主位线MBL被拉低。施加到主位线MBL的低数据输入信号Din_T0由M1和M2晶体管形成的反相器反相，并且然后存储节点MQ为高或“1”。类似地，施加到互补主位线MBLB的高互补数据输入信号Din_C 1由M3和M4晶体管形成的反相器反相，并且然后互补存储节点MQB为低或“0”。因此，如图8C所示的真值表850的行852所示，对于CLK0信号和低数据输入信号Din_T 0，主锁存器801存储节点MQ为低并且相应的互补存储节点MQB为高。
类似地，对于时钟输入为低时的相反数据输入，例如，在真值表850中的行854，其中时钟信号是CLK 0并且数据输入是高的，例如，Din_T1，主锁存器801存储节点MQ跟随数据输入Din_T并且也是高的，并且互补存储节点MQB跟随互补数据输入Din_C并且是低的。也就是说，高数据输入Din_T将驱动MBL为高，通过由晶体管M1和M2形成的反相器增强MQB的低电平，并且关闭PMOS晶体管422以允许MBLB被Din_C拉低。相应的低数据输入Din_C将MBLB拉低，通过由晶体管M3和M4形成的反相器增强MQ的高电平，并且打开PMOS晶体管424以允许MBL被VDD拉高。以这种方式，当施加低时钟信号(例如，CLK 0)时，主锁存器801是“透明的”，使得存储节点MQ和MQB分别跟随数据输入Din_T和互补数据输入Din_C。此外，低时钟信号CLK 0锁存从锁存器802，从锁存器802将数据保持在存储节点SQ和SQL。
现在参考图8B中所示的触发器800b，当施加低时钟信号时，主锁存器801类似地“透明”，并且类似地锁存从锁存器802。主锁存器801和从锁存器802中的锁存电路200和交叉耦合的P电路420的操作与上面结合图8A中所示的触发器800a所描述的相同。触发器800b实施例和触发器800a实施例之间的区别是允许存取数据输入Din_T和互补数据输入Din_C的电路。图8B所示的实施例利用NOR门822、824、832和834与晶体管823、825、833和835的组合。例如，对于真值表850中的行852的情况，其中时钟信号低(例如CLK 0)并且数据输入低(例如Din_T为0)，时钟信号和数据输入信号Din_T是主锁存器801的NOR门824的输入。NOR门824的输出连接到晶体管825的栅极，并且对于CLK 0和Din_T 0，NOR门输出为高，例如，“1”，打开晶体管825。晶体管825的源极/漏极端子连接在主位线MBL和接地之间，并且将MBL拉低。如上关于主锁存器801所述，当MBL在主锁存器801的锁存电路200中被拉低时，MBL上的低信号由M1和M2晶体管形成的反相器反转，并且存储节点MQ将为高，例如“1”，并且PMOS晶体管422将打开，并且互补位线MBLB将通过PMOS晶体管422的源极/漏极端子连接到VDD而被拉高。NOR门822的输入是时钟信号和互补数据输入Din_C，对于这种情况是CLK 0和Din_C1，并且NOR门822的输出将为低或“0”。NOR门822的输出连接到晶体管823的栅极。晶体管823的源极/漏极端子连接在互补主位线MBLB和接地之间。NOR门822的低输出关闭晶体管823，将互补主位线MBLB与接地隔离，并且允许互补主位线MBLB被拉高。互补主位线MBLB上的高信号由晶体管M3和M4形成的反相器反相，并且互补存储节点MQB将为高或“1”。互补主位线MBLB上的高信号也关闭PMOS晶体管424，将主位线MBL与VDD隔离，并且允许通过晶体管825连接到接地被拉低。关于从锁存器802，NOR门832和834的输入连接到互补时钟信号CLKB 1，并且NOR门832和834的输出将是低的，例如“0”，隔离从锁存器802，并且从锁存器802处于锁存状态。主锁存器801和从锁存器802的NOR门类似于真值表850的行854的情况，其中时钟信号仍然是低的，例如，CLK 0，并且数据输入为高，例如Din_T 1，并且互补数据输入为低，例如，Din_C 0。这样，并且类似于触发器800a，当时钟信号为低时主锁存器801是透明的，使得存储节点MQ跟随数据输入Din_T并且补充存储节点MQB跟随数据输入Din_C。此外，从锁存器802被锁存。
现在返回参考图8A，将讨论真值表850的行856。具体地，对于时钟信号CLK 1，主锁存器801将被锁存，并且存储在存储节点MQ和互补存储节点MQB中的数据将被分别写入至从锁存器存储节点SQ和从锁存器互补存储节点SQB。如图8A所示，CLK 1信号关闭传输门810和812，将锁存电路200与数据输入Din_T和互补数据输入Din_C隔离。相应的互补时钟信号CLKB 0打开分别连接到互补从位线SBLB和从位线SBL的传输门814和816。到从位线SBL的数据输入是主锁存器位线MBL，并且到互补从位线SBLB的数据输入是互补主位线MBLB。CLK 1信号打开主锁存器801的锁存电路200的存取晶体管M5和M6。主锁存器801的存取晶体管M5和M6的打开将主位线MBL驱动到存储在存储节点MQ中的值，并且将互补主位线MBLB驱动到存储在互补存储节点MQB中的值。例如，如果存储节点MQ存储高，例如，“1”并且互补存储节点MQB存储“0”，存储节点MQ上的高电平将驱动主位线MBL为高，从而关闭PMOS晶体管422并且允许互补存储节点MQB处的低电平将互补主位线MBLB拉低。互补主位线MBLB上的低电平打开PMOS晶体管424，增强主位线MBL上的高电平。互补时钟信号CLKB 0关闭从锁存器802的锁存电路200的存取晶体管M5和M6，并且从锁存器802作为主锁存器801操作，其中如上所述施加CLK 0信号。也就是说，主位线用作数据输入Din_T的等同物，并且互补主位线MBLB用作互补数据输入Din_C的等同物。这样，对于CLK 1信号，主锁存器存储节点MQ被写入从锁存器存储节点SQ，并且互补主锁存器存储节点MQB被写入互补从锁存器存储节点SQB，如图8C的真值表850的行856所示。
图9是示出用于形成锁存电路(例如，本文中公开的电路200)的方法900的示例的流程图。在所示的示例中，方法900包括在步骤902中在衬底的位单元区域中提供第一存储器单元，例如，衬底14的位单元区域12中的SRAM存储器位单元100。如上所讨论的，存储器单元可以是六晶体管(6T)SRAM结构，但不限于6T SRAM结构。在可选实施例中，可以使用具有多于或少于六个晶体管的SRAM位单元。例如，方法900的一些实施例中的存储器单元可以使用4T、8T或10T SRAM结构，并且在其他实施例中可以包括类似存储器的位单元或构建单元。在所示的示例中，方法900包括在步骤904中将存储器单元的第一反相器310的输入耦合到第一位线BL，以及在步骤906中将存储器单元的第二反相器312的输入耦合到第二位线BLB，例如通过在MD层中延伸反相器耦合线212、214，以将反相器输入耦合到存储器单元的位线。在所示的示例中，方法900包括在步骤908中将第一反相器310的输入与第二反相器312的输出断开，例如通过经由从形成第二反相器312的晶体管的源极/漏极端子与第二存取晶体管的源极/漏极端子和存储器单元的MP层中的存储节点Q断开形成第一反相器310的晶体管的栅极连接而省略或切割或断开交叉耦合线202。在所示的示例中，方法900包括在步骤910中将第二反相器312的输入与第一反相器310的输出断开，例如通过从形成第一反相器310的晶体管的源极/漏极端子和第一存取晶体管的源极/漏极端子以及存储器单元中的MP层中的存储节点Qbar断开形成第二反相器312的晶体管的栅极连接来切割、省略或断开交叉耦合线204。
图10是用于形成锁存电路(诸如图6A至图6B和图7A至图7B中所示的锁存电路600)的另一方法1000的流程图。该方法可以例如在两个SRAM存储器单元上执行并且仅涉及对MP和VG层的修改。在所示的示例中，方法1000包括在步骤1002中提供用于修改的两个SRAM存储器位单元，诸如图6A和图6B中所示的位单元601和603。如上所讨论的，存储器单元中的一个或两个可以是六晶体管(6T)SRAM结构。在一些实施例中，可以使用多于或少于六个晶体管。例如，方法1000的一些实施例中的一个或两个存储器单元可以使用4T、8T或10T SRAM结构，并且在其他实施例中可以包括类似存储器的位单元或构建单元。
在所示的示例中，方法1000包括将两个SRAM存储器单元的位线BL耦合在一起，并且还在步骤1004中将两个SRAM存储器单元的互补位线BLB耦合在一起。在步骤1006中，省略或断开第一位单元601的MP层中的耦合线202，以将第一位单元601的一个反相器的输入与第一位单元601的另一个反相器的输出断开。例如，从形成第一位单元601的另一反相器的晶体管(例如，M1和M2)的源极/漏极端子与第一位单元601的第二存取晶体管(例如，M6)的源极/漏极端子和存储器单元的MP层中的存储节点Q省略或切割或断开形成第一位单元601的第一反相器的晶体管的栅极连接。类似地，省略或断开第二位单元603的MP层中的耦合线604，以在步骤1008中将第二位单元603的一个反相器的输入与第二位单元603的另一个反相器的输出断开。例如，从形成第二位单元603的另一个反相器的晶体管(例如，M9和M10)的源极/漏极端子与第二位单元603的第一存取晶体管(例如，M11)的源极/漏极端子和存储器单元的MP层中的存储节点Qbar省略或者切割或断开形成第二位单元603的第二反相器的晶体管(例如，M7和M8)的栅极连接。然而，与锁存电路200相反，耦合线204和602保持如图6A所示。
在步骤1010中，由第一存储器单元601的PMOS/NMOS晶体管对M1、M2形成的反相器的输出通过VG层中的连接线622耦合到第一位线BLB。例如，M1、M2和M5晶体管的源极/漏极端子的公共连接连接到VG层中的第一位单元601的互补位线BLB。在步骤1012中，第二存储器单元603的PMOS/NMOS晶体管对M9、M10的输出通过VG层中的连接线624连接到第二位线BL。例如，M9、M10和M12晶体管的源极/漏极端子的公共连接连接到VG层中的第二位单元603的位线BL。在步骤1014中，第一位单元的第一PMOS晶体管和第二位单元的第二PMOS晶体管与VG层中的VDD断开并且保持浮置。也就是说，位单元601的晶体管M2的源极/漏极端子和位单元603的晶体管M10的源极/漏极端子与VDD断开。在步骤1016中，第一存储器单元的第一PMOS/NMOS晶体管对的栅极和第二存储器单元的第二PMOS/NMOS晶体管对的栅极连接到MP层中的低电平，例如，接地。也就是说，位单元601的晶体管M1和M2的栅极以及位单元603的晶体管M9和M10的栅极在MP层中接地。
通过位单元阵列布局规则完成锁存器/触发器，节省了面积。由于位单元阵列附近的锁存器中的读出/数据输入的位置，数据/信号传播更快。此外，由于具有较小寄生RC的较短数据路径/电路连接，降低了功耗。
因此，所公开的实施例包括一种电路，该电路包括配置为接收时钟信号的时钟输入端子以及互补的第一数据端子和第二数据端子。第一锁存电路包括第一反相器和第二反相器，其中第一反相器具有耦合到第一数据端子的输入端子，并且第二反相器具有耦合到第二数据端子的输入端子。第一传输门晶体管耦合在第二反相器的输出端子和第一数据端子之间，并且第二传输门晶体管耦合在第一反相器的输出端子和第二数据端子之间。第一传输门晶体管和第二传输门晶体管的每个都具有耦合到时钟输入端子的栅极端子。第一反相器的输入端子不直接连接到第二反相器的输出端子，并且第二反相器的输入端子不直接连接到第一反相器的输出端子。
在上述电路中，还包括第一电压端子和第二电压端子，其中，所述第一反相器包括：第一PMOS晶体管，耦合在所述第一电压端子和所述第二传输门晶体管之间，所述第一PMOS晶体管具有耦合到所述第一数据端子的栅极；第一NMOS晶体管，耦合在所述第二电压端子和所述第二传输门晶体管之间，所述第一NMOS晶体管具有耦合到所述第一数据端子的栅极；并且其中，所述第二反相器包括：第二PMOS晶体管，耦合在所述第一电压端子和所述第一传输门晶体管之间，所述第二PMOS晶体管具有耦合到所述第二数据端子的栅极；第二NMOS晶体管，耦合在所述第二电压端子和所述第一传输门晶体管之间，所述第二NMOS晶体管具有耦合到所述第二数据端子的栅极。
在上述电路中，还包括：第一电压端子和第二电压端子；第一交叉耦合的PMOS晶体管和第二交叉耦合的PMOS晶体管；其中，所述第一交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第二数据端子之间，并且具有耦合到所述第一数据端子的栅极；其中，所述第二交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第一数据端子之间，并且具有耦合到所述第二数据端子的栅极端子。
在上述电路中，还包括：第一电压端子和第二电压端子；第一交叉耦合的PMOS晶体管和第二交叉耦合的PMOS晶体管；其中，所述第一交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第二数据端子之间，并且具有耦合到所述第一数据端子的栅极；其中，所述第二交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第一数据端子之间，并且具有耦合到所述第二数据端子的栅极端子，还包括：互补的第一数据输入端子和第二数据输入端子；第一传输门和第二传输门；其中：所述第一传输门耦合在所述第一数据输入端子与所述第一数据端子之间，并具有耦合到所述时钟输入端子的栅极；所述第二传输门耦合在所述第二数据输入端子和所述第二数据端子之间，并且具有耦合到所述时钟输入端子的栅极。
在上述电路中，还包括：第一电压端子和第二电压端子；第一交叉耦合的PMOS晶体管和第二交叉耦合的PMOS晶体管；其中，所述第一交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第二数据端子之间，并且具有耦合到所述第一数据端子的栅极；其中，所述第二交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第一数据端子之间，并且具有耦合到所述第二数据端子的栅极端子，还包括：互补的第一数据输入端子和第二数据输入端子；第一NOR门和第二NOR门，所述第一NOR门具有耦合到所述第一数据输入端子的第一输入端子和耦合到所述时钟输入端子的第二输入端子，所述第二NOR门具有耦合到所述第二数据输入端子的第一输入端子和耦合到所述时钟输入端子的第二输入端子；第一输入晶体管，耦合在所述第二电压端子和所述第一数据端子之间，并且具有耦合到所述第一NOR门的输出的栅极；第二输入晶体管，耦合在所述第二电压端子和所述第二数据端子之间，并且具有耦合到所述第二NOR门的输出的栅极。
在上述电路中，还包括：第一电压端子和第二电压端子；第一交叉耦合的PMOS晶体管和第二交叉耦合的PMOS晶体管；其中，所述第一交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第二数据端子之间，并且具有耦合到所述第一数据端子的栅极；其中，所述第二交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第一数据端子之间，并且具有耦合到所述第二数据端子的栅极端子，还包括：互补时钟输入端子，用于接收互补时钟信号；互补的第三数据端子和第四数据端子；第二锁存电路，包括：第三反相器和第四反相器，所述第三反相器具有耦合到所述第三数据端子的输入端子，所述第四反相器具有耦合到所述第四数据端子的输入端子；以及第三传输门晶体管和第四传输门晶体管，所述第三传输门晶体管耦合在所述第四反相器的输出端子和所述第三数据端子之间，所述第四传输门晶体管耦合在所述第三反相器的输出端子和所述第四数据端子之间，所述第三传输门晶体管和所述第四传输门晶体管的每个具有耦合到所述互补时钟输入端子的栅极端子；第三交叉耦合的PMOS晶体管和第四交叉耦合的PMOS晶体管；其中，所述第三交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第四数据端子之间，并且具有耦合到所述第三数据端子的栅极；其中，所述第四交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第三数据端子之间，并且具有耦合到所述第四数据端子的栅极端子。
根据其他公开的实施例，一种集成电路包括衬底，该衬底具有位单元区域和位于位单元区域外部的外周区域。多个SRAM位单元形成在位单元区域中。锁存电路形成在位单元区域中并且耦合到多个SRAM位单元中的至少一个。
在上述集成电路中，其中，所述锁存电路还包括：时钟输入端子，配置为接收时钟信号；互补的第一数据端子和第二数据端子；第一电压端子和第二电压端子；第一反相器和第二反相器，所述第一反相器具有耦合到所述第一数据端子的输入端子，所述第二反相器具有耦合到所述第二数据端子的输入端子；和第一传输门晶体管和第二传输门晶体管，所述第一传输门晶体管耦合在所述第二反相器的输出端子和所述第一数据端子之间，所述第二传输门晶体管耦合在所述第一反相器的输出端子和所述第二数据端子之间，所述第一传输门晶体管和所述第二传输门晶体管的每个具有耦合到所述时钟输入端子的栅极端子。
在上述集成电路中，其中，所述锁存电路还包括：时钟输入端子，配置为接收时钟信号；互补的第一数据端子和第二数据端子；第一电压端子和第二电压端子；第一反相器和第二反相器，所述第一反相器具有耦合到所述第一数据端子的输入端子，所述第二反相器具有耦合到所述第二数据端子的输入端子；和第一传输门晶体管和第二传输门晶体管，所述第一传输门晶体管耦合在所述第二反相器的输出端子和所述第一数据端子之间，所述第二传输门晶体管耦合在所述第一反相器的输出端子和所述第二数据端子之间，所述第一传输门晶体管和所述第二传输门晶体管的每个具有耦合到所述时钟输入端子的栅极端子，其中，所述锁存电路还包括：第一交叉耦合的PMOS晶体管和第二交叉耦合的PMOS晶体管；其中，所述第一交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第二数据端子之间，并且具有耦合到所述第一数据端子的栅极；其中，所述第二交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第一数据端子之间，并且具有耦合到所述第二数据端子的栅极端子。
在上述集成电路中，其中，所述锁存电路还包括：时钟输入端子，配置为接收时钟信号；互补的第一数据端子和第二数据端子；第一电压端子和第二电压端子；第一反相器和第二反相器，所述第一反相器具有耦合到所述第一数据端子的输入端子，所述第二反相器具有耦合到所述第二数据端子的输入端子；和第一传输门晶体管和第二传输门晶体管，所述第一传输门晶体管耦合在所述第二反相器的输出端子和所述第一数据端子之间，所述第二传输门晶体管耦合在所述第一反相器的输出端子和所述第二数据端子之间，所述第一传输门晶体管和所述第二传输门晶体管的每个具有耦合到所述时钟输入端子的栅极端子，其中，所述第一反相器和所述第二反相器的输入端子分别在所述衬底的漏极上金属层中耦合到所述第一数据端子和所述第二数据端子。
在上述集成电路中，其中，所述锁存电路还包括：时钟输入端子，配置为接收时钟信号；互补的第一数据端子和第二数据端子；第一电压端子和第二电压端子；第一反相器和第二反相器，所述第一反相器具有耦合到所述第一数据端子的输入端子，所述第二反相器具有耦合到所述第二数据端子的输入端子；和第一传输门晶体管和第二传输门晶体管，所述第一传输门晶体管耦合在所述第二反相器的输出端子和所述第一数据端子之间，所述第二传输门晶体管耦合在所述第一反相器的输出端子和所述第二数据端子之间，所述第一传输门晶体管和所述第二传输门晶体管的每个具有耦合到所述时钟输入端子的栅极端子，其中，所述锁存电路包括主锁存器，并且还包括：从锁存器，包括：第一反相器和第二反相器，所述第一反相器具有耦合到所述第一数据端子的输入端子，所述第二反相器具有耦合到所述第二数据端子的输入端子；和第一传输门晶体管和第二传输门晶体管，所述第一传输门晶体管耦合在所述第二反相器的输出端子和所述第一数据端子之间，所述第二传输门晶体管耦合在所述第一反相器的输出端子和所述第二数据端子之间，所述第一传输门晶体管和所述第二传输门晶体管的每个具有耦合到所述时钟输入端子的栅极端子；数据输入电路，包括：第一数据输入端子，配置为响应于所述时钟信号将数据输入信号耦合到所述主锁存器的所述第一数据端子；第二数据输入端子，配置为响应于所述时钟信号将互补数据输入信号耦合到所述主锁存器的所述第二数据端子；第三数据输入端子，配置为响应于所述时钟信号将所述主锁存器的所述第一数据端子耦合到所述从锁存器的所述第一数据端子；第四数据输入端子，配置为响应于所述时钟信号将所述主锁存器的所述第二数据端子耦合到所述从锁存器的所述第二数据端子。
在上述集成电路中，其中，所述锁存电路还包括：时钟输入端子，配置为接收时钟信号；互补的第一数据端子和第二数据端子；第一电压端子和第二电压端子；第一反相器和第二反相器，所述第一反相器具有耦合到所述第一数据端子的输入端子，所述第二反相器具有耦合到所述第二数据端子的输入端子；和第一传输门晶体管和第二传输门晶体管，所述第一传输门晶体管耦合在所述第二反相器的输出端子和所述第一数据端子之间，所述第二传输门晶体管耦合在所述第一反相器的输出端子和所述第二数据端子之间，所述第一传输门晶体管和所述第二传输门晶体管的每个具有耦合到所述时钟输入端子的栅极端子，其中，所述锁存电路包括主锁存器，并且还包括：从锁存器，包括：第一反相器和第二反相器，所述第一反相器具有耦合到所述第一数据端子的输入端子，所述第二反相器具有耦合到所述第二数据端子的输入端子；和第一传输门晶体管和第二传输门晶体管，所述第一传输门晶体管耦合在所述第二反相器的输出端子和所述第一数据端子之间，所述第二传输门晶体管耦合在所述第一反相器的输出端子和所述第二数据端子之间，所述第一传输门晶体管和所述第二传输门晶体管的每个具有耦合到所述时钟输入端子的栅极端子；数据输入电路，包括：第一数据输入端子，配置为响应于所述时钟信号将数据输入信号耦合到所述主锁存器的所述第一数据端子；第二数据输入端子，配置为响应于所述时钟信号将互补数据输入信号耦合到所述主锁存器的所述第二数据端子；第三数据输入端子，配置为响应于所述时钟信号将所述主锁存器的所述第一数据端子耦合到所述从锁存器的所述第一数据端子；第四数据输入端子，配置为响应于所述时钟信号将所述主锁存器的所述第二数据端子耦合到所述从锁存器的所述第二数据端子，还包括：互补时钟输入端子，配置为接收所述时钟信号的补码，其中：所述第一数据输入端子包括：第一传输门，具有配置为接收所述数据输入信号的数据输入；时钟输入，配置为接收所述时钟信号；以及互补时钟输入，配置为接收所述时钟信号的补码；所述第二数据输入端子包括：第二传输门，具有配置为接收所述互补数据输入信号的数据输入；时钟输入，配置为接收所述时钟信号；以及互补时钟输入，配置为接收所述时钟信号的补码；所述第三数据输入端子包括：第三传输门，具有耦合到所述主锁存器的所述第一数据端子的数据输入；时钟输入，配置为接收所述时钟信号的补码；以及互补时钟输入，配置为接收所述时钟信号；并且所述第四数据输入端子包括：第四传输门，具有耦合到所述主锁存器的所述第二数据端子的数据输入；时钟输入，配置为接收所述时钟信号的补码；以及互补时钟输入，配置为接收所述时钟信号。
在上述集成电路中，其中，所述锁存电路还包括：时钟输入端子，配置为接收时钟信号；互补的第一数据端子和第二数据端子；第一电压端子和第二电压端子；第一反相器和第二反相器，所述第一反相器具有耦合到所述第一数据端子的输入端子，所述第二反相器具有耦合到所述第二数据端子的输入端子；和第一传输门晶体管和第二传输门晶体管，所述第一传输门晶体管耦合在所述第二反相器的输出端子和所述第一数据端子之间，所述第二传输门晶体管耦合在所述第一反相器的输出端子和所述第二数据端子之间，所述第一传输门晶体管和所述第二传输门晶体管的每个具有耦合到所述时钟输入端子的栅极端子，其中，所述锁存电路包括主锁存器，并且还包括：从锁存器，包括：第一反相器和第二反相器，所述第一反相器具有耦合到所述第一数据端子的输入端子，所述第二反相器具有耦合到所述第二数据端子的输入端子；和第一传输门晶体管和第二传输门晶体管，所述第一传输门晶体管耦合在所述第二反相器的输出端子和所述第一数据端子之间，所述第二传输门晶体管耦合在所述第一反相器的输出端子和所述第二数据端子之间，所述第一传输门晶体管和所述第二传输门晶体管的每个具有耦合到所述时钟输入端子的栅极端子；数据输入电路，包括：第一数据输入端子，配置为响应于所述时钟信号将数据输入信号耦合到所述主锁存器的所述第一数据端子；第二数据输入端子，配置为响应于所述时钟信号将互补数据输入信号耦合到所述主锁存器的所述第二数据端子；第三数据输入端子，配置为响应于所述时钟信号将所述主锁存器的所述第一数据端子耦合到所述从锁存器的所述第一数据端子；第四数据输入端子，配置为响应于所述时钟信号将所述主锁存器的所述第二数据端子耦合到所述从锁存器的所述第二数据端子，还包括：互补时钟输入端子，配置为接收所述时钟信号的补码，其中：所述第一数据输入端子包括：具有配置为接收所述数据输入信号的第一输入、配置为接收所述时钟信号的第二输入以及耦合到PMOS晶体管的栅极的输出的NOR门，所述PMOS晶体管连接在所述主锁存器的所述第一数据端子和所述第二电压端子之间；所述第二数据输入端子包括：具有配置为接收所述互补数据输入信号的第一输入、配置为接收所述时钟信号的第二输入以及耦合到PMOS晶体管的栅极的输出的NOR门，所述PMOS晶体管连接在所述主锁存器的所述第二数据端子和所述第二电压端子之间；所述第三数据输入端子包括：具有耦合到所述主锁存器的所述第一数据端子的第一输入、配置为接收所述时钟信号的补码的第二输入以及耦合到PMOS晶体管的栅极的输出的NOR门，所述PMOS晶体管连接在所述从锁存器的所述第一数据端子和所述第二电压端子之间；并且所述第四数据输入端子包括：具有耦合到所述主锁存器的所述第二数据端子的第一输入、配置为接收所述时钟信号的补码的第二输入以及耦合到PMOS晶体管的栅极的输出的NOR门，所述PMOS晶体管连接在所述从锁存器的所述第二数据端子和所述第二电压端子之间。
根据进一步公开的实施例，一种形成锁存电路的方法包括：在衬底的位单元区域中提供第一存储器单元，该第一存储器单元包括字线以及第一互补位线和第二互补位线。第一存储器单元具有包括第一PMOS/NMOS晶体管对的第一反相器、包括第二PMOS/NMOS晶体管对的第二反相器、耦合在第一位线和第二反相器的输出之间的第一传输门晶体管，第一传输门晶体管具有耦合到字线的栅极。存储器单元还包括：第二传输门晶体管，耦合在第二位线和第一反相器的输出之间，并且具有耦合到字线的栅极。通过将第一PMOS/NMOS晶体管对的栅极直接耦合到第一位线来修改第一存储器单元。该方法还包括将第二PMOS/NMOS晶体管对的栅极直接耦合到第二位线，并且耦合字线以接收时钟信号。
在上述方法中，其中，提供所述第一存储器单元包括所述第一PMOS/NMOS晶体管对的栅极耦合到所述第二反相器的输出，并且所述第二PMOS/NMOS晶体管对的栅极耦合到所述第一反相器的输出，所述方法还包括：将所述第一PMOS/NMOS晶体管对的栅极与所述第二反相器的输出解耦，并且将所述第二PMOS/NMOS晶体管对的栅极与所述第一反相器的输出解耦。
在上述方法中，还包括：提供第一电压端子和第二电压端子；在所述第一电压端子和所述第一位线之间耦合第一PMOS晶体管；将所述第一PMOS晶体管的栅极耦合到所述第二位线；在所述第一电压端子和所述第二位线之间耦合第二PMOS晶体管；以及将所述第二PMOS晶体管的栅极耦合到所述第一位线。
在上述方法中，还包括：提供第一电压端子和第二电压端子；在所述第一电压端子和所述第一位线之间耦合第一PMOS晶体管；将所述第一PMOS晶体管的栅极耦合到所述第二位线；在所述第一电压端子和所述第二位线之间耦合第二PMOS晶体管；以及将所述第二PMOS晶体管的栅极耦合到所述第一位线，还包括：将第一传输门的输出耦合到所述第一位线；将所述第一传输门的第一时钟输入耦合到所述字线以接收所述时钟信号；耦合所述第一传输门的第二时钟输入以接收所述时钟信号的补码；耦合所述第一传输门的输入端子以接收数据输入信号；将第二传输门的输出耦合到所述第二位线；将所述第二传输门的第一时钟输入耦合到所述字线以接收所述时钟信号；耦合所述第二传输门的第二时钟输入以接收所述时钟信号的补码；耦合所述第二传输门的输入端子以接收所述数据输入信号的补码。
在上述方法中，还包括：提供第一电压端子和第二电压端子；在所述第一电压端子和所述第一位线之间耦合第一PMOS晶体管；将所述第一PMOS晶体管的栅极耦合到所述第二位线；在所述第一电压端子和所述第二位线之间耦合第二PMOS晶体管；以及将所述第二PMOS晶体管的栅极耦合到所述第一位线，还包括：在所述第一位线和所述第二电压端子之间耦合第一数据输入晶体管；将第一NOR门的第一输入端子耦合到所述字线以接收所述时钟信号；耦合所述第一NOR门的第二输入端子以接收数据输入信号；将所述第一NOR门的输出端子耦合到所述第一数据输入晶体管的栅极；在所述第二位线和所述第二电压端子之间耦合第二数据输入晶体管；将第二NOR门的第一输入端子耦合到所述字线以接收所述时钟信号；耦合所述第二NOR门的第二输入端子以接收所述数据输入信号的补码；以及将所述第二NOR门的输出端子耦合到所述第二数据输入晶体管的栅极。
在上述方法中，其中，将所述第一PMOS/NMOS晶体管对的栅极耦合到所述第一位线，以及将所述第二PMOS/NMOS晶体管对的栅极耦合到所述第二位线包括修改所述第一存储器单元的漏极上金属层。
在上述方法中，其中，提供所述第一存储器单元包括所述第一PMOS/NMOS晶体管对的栅极耦合到所述第二反相器的输出，并且所述第二PMOS/NMOS晶体管对的栅极耦合到所述第一反相器的输出，所述方法还包括：将所述第一PMOS/NMOS晶体管对的栅极与所述第二反相器的输出解耦，并且将所述第二PMOS/NMOS晶体管对的栅极与所述第一反相器的输出解耦，其中，将所述第一PMOS/NMOS晶体管对的栅极与所述第二反相器的输出解耦，以及将所述第二PMOS/NMOS晶体管对的栅极与所述第一反相器的输出解耦包括修改所述第一存储器单元的多晶硅上金属层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种电路，包括：
时钟输入端子，配置为接收时钟信号；
互补的第一数据端子和第二数据端子；
第一锁存电路，包括：
第一反相器和第二反相器，所述第一反相器具有耦合到所述第一数据端子的输入端子，所述第二反相器具有耦合到所述第二数据端子的输入端子；以及
第一传输门晶体管和第二传输门晶体管，所述第一传输门晶体管耦合在所述第二反相器的输出端子和所述第一数据端子之间，所述第二传输门晶体管耦合在所述第一反相器的输出端子和所述第二数据端子之间，所述第一传输门晶体管和所述第二传输门晶体管的每个具有耦合到所述时钟输入端子的栅极端子；
其中，所述第一反相器的输入端子不直接连接到所述第二反相器的输出端子，并且其中，所述第二反相器的输入端子不直接连接到所述第一反相器的输出端子。
2.根据权利要求1所述的电路，还包括第一电压端子和第二电压端子，其中，所述第一反相器包括：
第一PMOS晶体管，耦合在所述第一电压端子和所述第二传输门晶体管之间，所述第一PMOS晶体管具有耦合到所述第一数据端子的栅极；
第一NMOS晶体管，耦合在所述第二电压端子和所述第二传输门晶体管之间，所述第一NMOS晶体管具有耦合到所述第一数据端子的栅极；并且
其中，所述第二反相器包括：
第二PMOS晶体管，耦合在所述第一电压端子和所述第一传输门晶体管之间，所述第二PMOS晶体管具有耦合到所述第二数据端子的栅极；
第二NMOS晶体管，耦合在所述第二电压端子和所述第一传输门晶体管之间，所述第二NMOS晶体管具有耦合到所述第二数据端子的栅极。
3.根据权利要求1所述的电路，还包括：
第一电压端子和第二电压端子；
第一交叉耦合的PMOS晶体管和第二交叉耦合的PMOS晶体管；
其中，所述第一交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第二数据端子之间，并且具有耦合到所述第一数据端子的栅极；
其中，所述第二交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第一数据端子之间，并且具有耦合到所述第二数据端子的栅极端子。
4.根据权利要求3所述的电路，还包括：
互补的第一数据输入端子和第二数据输入端子；
第一传输门和第二传输门；其中：
所述第一传输门耦合在所述第一数据输入端子与所述第一数据端子之间，并具有耦合到所述时钟输入端子的栅极；
所述第二传输门耦合在所述第二数据输入端子和所述第二数据端子之间，并且具有耦合到所述时钟输入端子的栅极。
5.根据权利要求3所述的电路，还包括：
互补的第一数据输入端子和第二数据输入端子；
第一NOR门和第二NOR门，所述第一NOR门具有耦合到所述第一数据输入端子的第一输入端子和耦合到所述时钟输入端子的第二输入端子，所述第二NOR门具有耦合到所述第二数据输入端子的第一输入端子和耦合到所述时钟输入端子的第二输入端子；
第一输入晶体管，耦合在所述第二电压端子和所述第一数据端子之间，并且具有耦合到所述第一NOR门的输出的栅极；
第二输入晶体管，耦合在所述第二电压端子和所述第二数据端子之间，并且具有耦合到所述第二NOR门的输出的栅极。
6.根据权利要求3所述的电路，还包括：
互补时钟输入端子，用于接收互补时钟信号；
互补的第三数据端子和第四数据端子；
第二锁存电路，包括：
第三反相器和第四反相器，所述第三反相器具有耦合到所述第三数据端子的输入端子，所述第四反相器具有耦合到所述第四数据端子的输入端子；以及
第三传输门晶体管和第四传输门晶体管，所述第三传输门晶体管耦合在所述第四反相器的输出端子和所述第三数据端子之间，所述第四传输门晶体管耦合在所述第三反相器的输出端子和所述第四数据端子之间，所述第三传输门晶体管和所述第四传输门晶体管的每个具有耦合到所述互补时钟输入端子的栅极端子；
第三交叉耦合的PMOS晶体管和第四交叉耦合的PMOS晶体管；
其中，所述第三交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第四数据端子之间，并且具有耦合到所述第三数据端子的栅极；
其中，所述第四交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第三数据端子之间，并且具有耦合到所述第四数据端子的栅极端子。
7.一种集成电路，包括：
衬底，具有位单元区域和位于所述位单元区域外部的外周区域；
多个静态随机存取存储器位单元，形成在所述位单元区域中；以及
锁存电路，形成在所述位单元区域中并且耦合到所述多个静态随机存取存储器位单元中的至少一个。
8.根据权利要求7所述的集成电路，其中，所述锁存电路还包括：
时钟输入端子，配置为接收时钟信号；
互补的第一数据端子和第二数据端子；
第一电压端子和第二电压端子；
第一反相器和第二反相器，所述第一反相器具有耦合到所述第一数据端子的输入端子，所述第二反相器具有耦合到所述第二数据端子的输入端子；和
第一传输门晶体管和第二传输门晶体管，所述第一传输门晶体管耦合在所述第二反相器的输出端子和所述第一数据端子之间，所述第二传输门晶体管耦合在所述第一反相器的输出端子和所述第二数据端子之间，所述第一传输门晶体管和所述第二传输门晶体管的每个具有耦合到所述时钟输入端子的栅极端子。
9.根据权利要求8所述的集成电路，其中，所述锁存电路还包括：
第一交叉耦合的PMOS晶体管和第二交叉耦合的PMOS晶体管；
其中，所述第一交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第二数据端子之间，并且具有耦合到所述第一数据端子的栅极；
其中，所述第二交叉耦合的PMOS晶体管耦合在所述第一电压端子和所述第一数据端子之间，并且具有耦合到所述第二数据端子的栅极端子。
10.一种形成锁存电路的方法，包括：
在衬底的位单元区域中提供第一存储器单元，所述第一存储器单元包括：
字线；
互补的第一位线和第二位线；
第一反相器和第二反相器，所述第一反相器包括第一PMOS/NMOS晶体管对，所述第二反相器包括第二PMOS/NMOS晶体管对；
第一传输门晶体管，耦合在所述第一位线和所述第二反相器的输出之间，并且具有耦合到所述字线的栅极；
第二传输门晶体管，耦合在所述第二位线和所述第一反相器的输出之间，并且具有耦合到所述字线的栅极；
将所述第一PMOS/NMOS晶体管对的栅极直接耦合到所述第一位线；
将所述第二PMOS/NMOS晶体管对的栅极直接耦合到所述第二位线；以及
耦合所述字线以接收时钟信号。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10950296B2 (en) 2018-07-16 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Latch circuit formed from bit cell
CN112530491A (zh) * 2019-09-17 2021-03-19 联华电子股份有限公司 静态随机存取存储器装置
DE102020123265A1 (de) 2019-09-30 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Speichervorrichtung mit globalen und lokalen Latches
US11361818B2 (en) * 2019-09-30 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with global and local latches
US11095273B1 (en) * 2020-07-27 2021-08-17 Qualcomm Incorporated High-speed sense amplifier with a dynamically cross-coupled regeneration stage

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040057290A1 (en) * 2002-09-19 2004-03-25 Monzel Carl A. Memory I/O buffer using shared read/write circuitry
CN100437834C (zh) * 2003-03-12 2008-11-26 Nxp股份有限公司 用于弱sram单元的检测装置和方法
US20140379977A1 (en) * 2012-01-30 2014-12-25 Frederick A. Perner Dynamic/static random access memory (d/sram)
CN106601288A (zh) * 2015-10-19 2017-04-26 台湾积体电路制造股份有限公司 双端口sram单元及具有其的存储器件

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748643A (en) * 1996-07-31 1998-05-05 International Business Machines Corporation Fast scan GRA cell circuit
US6917536B1 (en) * 2002-09-13 2005-07-12 Lattice Semiconductor Corporation Memory access circuit and method for reading and writing data with the same clock signal
JP2004199759A (ja) * 2002-12-17 2004-07-15 Fujitsu Ltd 半導体記憶装置
US7259064B2 (en) * 2005-01-26 2007-08-21 Micron Technology, Inc. Forming integrated circuit devices
US7876602B2 (en) 2007-06-18 2011-01-25 Bae Systems Information And Electronic Systems Integration Inc. Single-event upset immune static random access memory cell circuit, system, and method
JP5269478B2 (ja) * 2008-05-26 2013-08-21 株式会社東芝 半導体装置
US8324665B2 (en) * 2009-04-21 2012-12-04 Texas Instruments Incorporated SRAM cell with different crystal orientation than associated logic
US8498143B2 (en) * 2011-03-04 2013-07-30 Texas Instruments Incorporated Solid-state memory cell with improved read stability
TWI483251B (zh) 2012-02-24 2015-05-01 Univ Nat Chiao Tung 用以量測偏壓溫度效應之環形震盪器
US9159402B2 (en) * 2012-07-02 2015-10-13 Stmicroelectronics International N.V. SRAM bitcell implemented in double gate technology
US9384824B2 (en) * 2012-07-10 2016-07-05 Hewlett Packard Enterprise Development Lp List sort static random access memory
CN104299644B (zh) 2014-10-24 2017-05-03 安徽大学 一种同时提高读噪声容限和写裕度的12管sram单元电路
US9437298B1 (en) 2015-03-25 2016-09-06 Intel Corporation Self-storing and self-restoring non-volatile static random access memory
CN106205678B (zh) * 2016-07-21 2018-09-18 宁波大学 一种复制位线控制电路
KR102495093B1 (ko) * 2016-11-14 2023-02-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI698871B (zh) 2017-01-03 2020-07-11 聯華電子股份有限公司 六電晶體靜態隨機存取記憶體單元及其操作方法
KR102360410B1 (ko) * 2017-08-30 2022-02-08 삼성전자주식회사 반도체 장치
US10950296B2 (en) 2018-07-16 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Latch circuit formed from bit cell
US10446223B1 (en) * 2018-08-29 2019-10-15 Bitfury Group Limited Data storage apparatus, and related systems and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040057290A1 (en) * 2002-09-19 2004-03-25 Monzel Carl A. Memory I/O buffer using shared read/write circuitry
CN100437834C (zh) * 2003-03-12 2008-11-26 Nxp股份有限公司 用于弱sram单元的检测装置和方法
US20140379977A1 (en) * 2012-01-30 2014-12-25 Frederick A. Perner Dynamic/static random access memory (d/sram)
CN106601288A (zh) * 2015-10-19 2017-04-26 台湾积体电路制造股份有限公司 双端口sram单元及具有其的存储器件

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