CN110895955B - 用于sram单元的晶体管基体偏置控制电路 - Google Patents

Abstract

一种半导体存储器电路包括SRAM单元和用于偏置所述SRAM单元的偏置控制电路。所述SRAM单元包括上拉晶体管、下拉晶体管以及传输门晶体管。所述偏置控制电路连接到所述下拉晶体管和所述传输门晶体管的基体端以便提供偏置电压。所述偏置控制电路通过所述偏置电压控制所述下拉晶体管和所述传输门晶体管的阈值电压。所述偏置电压与温度相关，基于所述下拉晶体管和所述传输门晶体管的所述基体端处的结漏电而产生。使用温度相关的偏置电压来偏置所述下拉晶体管和所述传输门晶体管的所述基体端确保所述SRAM单元的写入裕量和静态噪声容限(SNM)在限定的温度范围内相对恒定并且高于可接受水平。

Description

用于SRAM单元的晶体管基体偏置控制电路

技术领域

本发明总体上涉及存储器电路，并且更具体地说，涉及用于静态随机存取存储器(SRAM)单元的读取和写入辅助电路。

背景技术

半导体存储器电路以电子方式存储数据。一种类型的存储器电路是由SRAM单元阵列构成的SRAM。SRAM单元以静态形式保存数据。SRAM单元通常包括上拉晶体管和下拉晶体管、传输门晶体管(pass-gate transistors)、位线以及字线。上拉晶体管、下拉晶体管以及传输门晶体管的阈值电压决定SRAM单元的静态噪声容限(SNM)和写入裕量(即，分别为读取和写入操作的稳定性)。然而，随着半导体装置尺寸缩小，阈值电压的波动由于随机掺杂波动(RDF)、线边缘粗糙度(LER)和短沟道效应(SCE)而增加。阈值电压的这些波动导致晶体管的驱动强度的波动，这会降低SNM和写入裕量。

减少SNM和写入裕量降低的常规方法是使用读取和写入辅助电路。读取辅助电路通过减小传输门晶体管的驱动强度或增加上拉晶体管的驱动强度来确保充足的SNM。另一方面，写入辅助电路通过增加传输门晶体管的驱动强度或减小上拉晶体管的驱动强度来确保充足的写入裕量。这些冲突的驱动强度要求使得难以同时实现充足的SNM和充足的写入裕量二者。另外，读取辅助技术降低SRAM单元的读取电流，这会影响SRAM单元速度，而写入辅助技术会增加功耗。

SRAM单元的SNM和写入裕量另外取决于温度。SNM在高温下降低，而写入裕量在低温下降低。因此，SNM的提高会导致写入裕量的降低，并且反之亦然。

读取和写入辅助电路可以使用偏置技术连同读取和写入辅助技术。偏置技术包括产生提供到SRAM单元中的晶体管的基体端的偏置电压。偏置技术可以用包括晶体管、电阻器、二极管等的各种组合的偏置电路实施。然而，采用偏置电路会消耗额外的面积和电力。

因此，将有利的是具有这样一种用于SRAM单元的读取和写入辅助电路，所述读取和写入辅助电路使SNM和写入裕量在某个温度范围内保持高于可接受水平并且增加SRAM单元的运行速度。

发明内容

根据本发明的第一方面，提供一种半导体存储器电路，包括：

存储器单元，所述存储器单元包括第一多个晶体管和第二多个晶体管；以及

偏置控制电路，所述偏置控制电路用于偏置所述存储器单元，其中所述偏置控制电路连接到所述第一多个晶体管的基体端以便提供偏置电压来控制所述第一多个晶体管的阈值电压，其中所述偏置电压基于所述基体端处的结漏电而产生，并且其中所述偏置电压与温度相关。

在一个或多个实施例中，所述第一多个晶体管包括多个下拉晶体管和至少一个传输门晶体管。

在一个或多个实施例中，所述第二多个晶体管具有连接到电源电压的基体端，并且其中所述第二多个晶体管包括多个上拉晶体管。

在一个或多个实施例中，所述半导体存储器电路进一步包括字线，所述字线连接到所述存储器单元，其中所述字线向所述存储器单元提供字线电压。

在一个或多个实施例中，所述半导体存储器电路进一步包括第三晶体管，所述第三晶体管具有连接到所述偏置控制电路以便接收所述偏置电压的栅极端、连接到所述字线以便接收所述字线电压的源极端、用于接收电源电压的基体端以及连接到接地的漏极端，其中所述第三晶体管基于所述偏置电压控制所述字线电压。

在一个或多个实施例中，所述偏置控制电路包括第四晶体管，所述第四晶体管具有连接到接地的源极端和基体端以及连接到所述第一多个晶体管的所述基体端以便提供所述偏置电压的漏极端和栅极端。

在一个或多个实施例中，所述偏置控制电路包括：

第五晶体管，所述第五晶体管具有连接到所述第一多个晶体管的所述基体端以便向所述基体端提供所述偏置电压的漏极端、接收偏置控制电压的栅极端以及连接到接地的基体端；以及

第六晶体管，所述第六晶体管具有连接到所述第五晶体管的源极端的漏极端、连接到所述第五晶体管的所述漏极端的栅极端以及连接到接地的源极端和基体端。

在一个或多个实施例中，所述偏置电压在第一温度下比在第二温度下高，并且其中所述第一温度小于所述第二温度。

在一个或多个实施例中，所述偏置控制电路通过控制所述阈值电压来调节所述存储器单元的写入裕量和运行速度。

在一个或多个实施例中，所述存储器单元是六晶体管(6T)静态随机存取存储器(SRAM)单元。

根据本发明的第二方面，提供一种半导体存储器电路，包括：

六晶体管(6T)静态随机存取存储器(SRAM)单元，所述6T SRAM单元存储器单元具有第一多个晶体管和第二多个晶体管；

偏置控制电路，所述偏置控制电路用于偏置所述存储器单元，其中所述偏置控制电路连接到所述第一多个晶体管的基体端以便提供偏置电压来控制所述第一多个晶体管的阈值电压，其中所述偏置电压基于所述基体端处的结漏电而产生，并且其中所述偏置电压与温度相关；

字线，所述字线向所述存储器单元提供字线电压，其中所述字线连接到所述第一多个晶体管中的传输门晶体管的栅极；以及

第三晶体管，所述第三晶体管具有连接到所述偏置控制电路以便接收所述偏置电压的栅极、连接到所述字线以便接收所述字线电压的源极、用于接收电源电压的基体以及连接到接地的漏极，其中所述第三晶体管基于所述偏置电压控制所述字线电压。

在一个或多个实施例中，所述偏置控制电路包括第四晶体管，所述第四晶体管具有连接到接地的源极端和基体端以及连接到所述第一多个晶体管的所述基体端以便提供所述偏置电压的漏极端和栅极端。

在一个或多个实施例中，所述偏置控制电路包括：

第五晶体管，所述第五晶体管具有连接到所述第一多个晶体管的所述基体端以便向所述基体端提供所述偏置电压的漏极端、接收偏置控制电压的栅极端以及连接到接地的基体端；以及

第六晶体管，所述第六晶体管具有连接到所述第五晶体管的源极端的漏极端、连接到所述第五晶体管的所述漏极端的栅极端以及连接到接地的源极端和基体端。

根据本发明的第三方面，提供一种用于偏置存储器单元的方法，所述存储器单元包括第一多个晶体管和第二多个晶体管，所述方法包括：

由偏置控制电路基于所述存储器单元的所述第一多个晶体管的基体端处的结漏电产生温度相关的偏置电压；以及

由所述偏置控制电路向所述第一多个晶体管的所述基体端提供所述偏置电压以便控制所述第一多个晶体管的阈值电压。

在一个或多个实施例中，所述第一多个晶体管包括多个下拉晶体管和至少两个传输门晶体管；

所述第二多个晶体管包括多个上拉晶体管；

所述第二多个晶体管具有接收电源电压的基体端；并且

字线连接到所述存储器单元以便向所述存储器单元提供字线电压，并且

所述第一多个晶体管中的所述至少两个传输门晶体管的栅极端连接到所述字线。

在一个或多个实施例中，所述方法进一步包括：

向第三晶体管的栅极端提供所述偏置电压，其中所述第三晶体管的源极端连接到所述字线以便接收所述字线电压，所述第三晶体管的漏极端连接到接地，并且所述第三晶体管的基体端连接到所述第二多个晶体管的基体端并且连接到电源电压，其中所述第三晶体管基于所述偏置电压控制所述字线电压。

在一个或多个实施例中，所述偏置控制电路包括第四晶体管，所述

第四晶体管具有连接到接地的源极端和基体端以及连接到所述第一多个晶体管的所述基体端的漏极端和栅极端。

在一个或多个实施例中，所述偏置控制电路包括：

第五晶体管，所述第五晶体管具有连接到所述第一多个晶体管的所述基体端的漏极端、用于接收偏置控制电压的栅极端以及连接到接地的基体端；以及

第六晶体管，所述第六晶体管具有连接到所述第五晶体管的源极端的漏极端、连接到所述第五晶体管的所述漏极端的栅极端以及连接到接地的源极端和基体端。

在一个或多个实施例中，所述偏置电压在第一温度下比在第二温度下高，并且其中所述第一温度小于所述第二温度。

在一个或多个实施例中，所述偏置控制电路通过控制所述阈值电压来调节所述存储器单元的写入裕量和运行速度。

本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。

附图说明

当结合以下附图阅读对以下本发明的优选实施例的详细描述时，将得到更好的理解。本发明是通过举例进行说明的并且不受附图限制，在附图中，类似的附图标记表示类似的元件。

图1是根据本发明的实施例的半导体存储器电路的示意性框图；

图2是根据本发明的实施例的图1的半导体存储器电路的电路示意图；

图3是根据本发明的另一个实施例的图1的半导体存储器电路的电路示意图；并且

图4是示出了根据本发明的实施例的用于偏置图1的半导体存储器电路的SRAM单元的方法的流程图。

具体实施方式

对附图的详细描述旨在作为对本发明的目前优选的实施例的描述并且不旨在表示可以实践本发明的仅有形式。应理解的是，相同或等效的功能可以通过旨在涵盖在本发明的精神和范围内的不同实施例来实现。

在一个实施例中，本发明提供了一种半导体存储器电路，所述半导体存储器电路包括存储器单元以及用于偏置所述存储器单元的偏置控制电路。所述存储器单元包括第一多个晶体管。所述偏置控制电路连接到所述第一多个晶体管的基体端并提供偏置电压以控制所述第一多个晶体管的阈值电压。所述偏置电压与温度相关，基于所述基体端处的结漏电而产生。

在另一个实施例中，本发明提供了一种用于偏置存储器单元的方法。所述方法包括由偏置控制电路产生温度相关的偏置电压，其中所述偏置电压基于所述存储器单元的第一多个晶体管的基体端处的结漏电而产生。所述方法另外包括向所述基体端提供所述偏置电压以控制所述第一多个晶体管的阈值电压。

本发明的各个实施例提供了一种半导体存储器电路。所述半导体存储器电路包括存储器单元、用于偏置所述存储器单元的偏置控制电路以及连接到所述存储器单元的字线(WL)。所述存储器单元是包括第一多个晶体管的SRAM存储器单元，所述第一多个晶体管包括多个下拉晶体管和至少一个传输门晶体管。所述存储器单元另外包括第二多个晶体管，所述第二多个晶体管包括多个上拉晶体管。所述偏置控制电路连接到所述第一多个晶体管的基体端以便提供偏置电压来控制所述第一多个晶体管的阈值电压。所述偏置电压基于所述基体端处的结漏电而产生并且与温度相关。所述偏置控制电路向第三晶体管提供所述偏置电压，所述第三晶体管连接到所述WL和所述偏置控制电路。所述第三晶体管基于所述偏置电压控制所述WL的WL电压。所述偏置控制电路通过控制所述第一多个晶体管的所述阈值电压来调节所述存储器单元的写入裕量和运行速度。

在一个实施例中，所述偏置控制电路是基于晶体管的二极管。将基于晶体管的二极管用作偏置控制电路以辅助所述存储器单元的读取和写入操作确保所述偏置控制电路占据的面积小于常规储存器电路的偏置电路。因此，所述半导体存储器电路占据的总体面积显著小于包括常规偏置电路的半导体存储器电路所需的面积。另外，因为偏置控制电路通过向所述第一多个晶体管的基体端提供偏置电压来控制所述晶体管的阈值电压，所以在某个温度范围内，存储器单元的SNM和写入裕量相对恒定且高于可接受水平。另外，对所述第一多个晶体管的阈值电压的控制确保存储器单元的操作速度比常规存储器快，在低温下尤为如此。

现在参照图1，示出了根据本发明的实施例的半导体存储器电路100的示意性框图。存储器电路100是集成电路(IC)(未示出)上的电子数据存储装置。存储器电路100包括静态随机存取存储器(SRAM)单元102、偏置控制电路104以及第一晶体管106。在一个实施例中，偏置控制电路104是基于晶体管的二极管。基于晶体管的二极管对应于一个或多个被连接以形成二极管的晶体管。存储器电路100另外包括字线WL、真位线TBL以及互补位线CBL。

SRAM单元102连接到字线WL以便接收字线电压V_wl。字线电压产生电路(未示出)产生字线电压V_wl并通过字线驱动器(图2和图3所示)将字线电压V_wl提供到字线WL。SRAM单元102还连接到真位线TBL和互补位线CBL。在写入操作期间，真位线TBL和互补位线CBL结合字线WL将数据写入到SRAM单元102中。在读取操作期间，真位线TBL和互补位线CBL结合字线WL从SRAM单元102中读取数据。写入到SRAM单元102中或从其中读取的数据将对应于逻辑‘0’或逻辑‘1’。尽管SRAM单元102在附图中被示出为六晶体管(6T)SRAM单元，但本领域的技术人员将理解的是，本发明不限于6T SRAM单元。例如，本发明可以包括五晶体管(5T)SRAM单元、六晶体管(6T)SRAM单元、七晶体管(7T)SRAM单元、八晶体管(8T)SRAM单元以及九晶体管(9T)SRAM单元。

偏置控制电路104连接到SRAM单元102并且接收在SRAM单元102的第一多个晶体管(图2所示并在下文更详细地讨论)的基体端处产生的泄漏电流I_j1-I_j4。泄漏电流I_j1-I_j4对应于在所述第一多个晶体管中的晶体管的基体端处产生的结漏电。结漏电可能由于各种短沟道效应、晶体管之间的距离等而产生。结漏电还产生偏置电压。偏置控制电路104基于SRAM单元102中的结漏电产生偏置电压V_b并将偏置电压V_b提供到SRAM单元102。偏置电压V_b与温度相关，即，相比温度较高(例如，150℃)时，在低温下(例如，-40℃)的偏置电压V_b处于较高电压水平。也就是说，低温下的V_b>高温下的V_b。

偏置控制电路104充当SRAM单元102的读取和写入辅助电路。偏置控制电路104辅助SRAM单元102的读取和写入操作，这分别提高了SRAM单元102的SNM和写入裕量。SNM决定SRAM单元102的读取稳定性。SNM是在读取操作期间SRAM单元102中可以承受的最大噪声。写入裕量决定SRAM单元102的可写入性。写入裕量被定义为真位线TBL和互补位线CBL上的、翻转存储在SRAM单元102中的数据的状态，例如，从逻辑‘0’翻转到逻辑‘1’所需的最小电压。

第一晶体管106具有连接到偏置控制电路104以便接收偏置电压V_b的栅极端、连接到字线WL以便接收字线电压V_wl的源极端、连接到电源以便接收电源电压VDD的基体端以及连接到接地的漏极端。第一晶体管106基于偏置控制电路104产生的偏置电压V_b控制字线电压V_wl。在一个实施例中，第一晶体管106是PMOS晶体管。

字线WL连接到字线驱动器以便接收字线电压V_wl。字线WL在SRAM单元102的读取和写入操作期间被断言。当字线WL被断言时，字线电压V_wl为高。在一个实施例中，高电压水平对应于电源电压VDD的电压水平。

真位线TBL和互补位线CBL在字线WL被断言的写入操作期间将数据写入到SRAM单元102中。在读取操作期间，真位线TBL和互补位线CBL被预先充电到电源电压VDD的电压水平以便在字线WL被断言时从SRAM单元102中读取所存储数据。

对于本领域的技术人员来说将明显的是，存储器电路100可以包括多个成行和成列布置的SRAM单元、每一行的多条字线以及每一列的多条真位线和互补位线。存储器电路100另外可以包括第一晶体管106的连接到对应字线的多个副本。偏置控制电路104可以连接到仅一个SRAM单元102、阵列中的所有SRAM单元或者仅连接到SRAM单元阵列中的一行SRAM单元。

现在参照图2，示出了根据本发明的实施例的存储器电路100的电路示意图。SRAM单元102包括第一多个晶体管和第二多个晶体管，其中所述第一多个晶体管包括第二下拉晶体管206和第三下拉晶体管208以及第二传输门晶体管210和第三传输门晶体管212，并且所述第二多个晶体管包括第二上拉晶体管202和第三上拉晶体管204。偏置控制电路104包括第四晶体管214。

第二上拉晶体管202和第三上拉晶体管204将其源极端和基体端连接在一起并且连接到电源以便接收电源电压VDD。第二下拉晶体管206具有连接到第二上拉晶体管202的漏极端的漏极端、连接到第二上拉晶体管202的栅极端的栅极端以及连接到接地的源极端。因此，第二上拉晶体管202和第二下拉晶体管206形成第一互补金属氧化物半导体(CMOS)反相器。在一个实施例中，第二上拉晶体管202是PMOS晶体管，并且第二下拉晶体管206是NMOS晶体管。第三下拉晶体管208具有连接到第三上拉晶体管204的漏极端的漏极端、连接到第三上拉晶体管204的栅极端的栅极端以及连接到接地的源极端。在一个实施例中，第三上拉晶体管204是PMOS晶体管，并且第三下拉晶体管208是NMOS晶体管。因此，第三上拉晶体管204和第三下拉晶体管208形成第二CMOS反相器。

此外，第二上拉晶体管202和第二下拉晶体管206的栅极连接到第三上拉晶体管204和第三下拉晶体管208的漏极，而第三上拉晶体管204和第三下拉晶体管208的栅极连接到第二上拉晶体管202和第二下拉晶体管206的漏极。因此，第一CMOS反相器的输出被提供为第二CMOS反相器的输入，并且反之亦然。因此，第一CMOS反相器和第二CMOS反相器是形成锁存电路的交叉耦合反相器，所述锁存电路充当SRAM单元102的存储元件。

第三下拉晶体管208另外具有连接到第二下拉晶体管206的基体端的基体端。

第二传输门晶体管210具有连接到字线WL以便接收字线电压V_wl的栅极端、连接到第二下拉晶体管206和第三下拉晶体管208的基体端的基体端、连接到第二上拉晶体管202和第二下拉晶体管206的漏极端的第一端以及连接到真位线TBL的第二端。在读取操作期间，第二传输门晶体管210的第一端和第二端分别为源极端和漏极端，并且在写入操作期间，第二传输门晶体管210的第一端和第二端分别为漏极端和源极端。

第三传输门晶体管212具有连接到字线WL以便接收字线电压V_wl的栅极端、连接到第二下拉晶体管206和第三下拉晶体管208以及第二传输门晶体管210的基体端的基体端、连接到第三上拉晶体管204和第三下拉晶体管208的漏极端的第三端以及连接到互补位线CBL的第四端。在读取操作期间，第三传输门晶体管212的第三端和第四端分别为源极端和漏极端，并且在写入操作期间，第三传输门晶体管212的第三端和第四端分别为漏极端和源极端。

第四晶体管214为二极管接法晶体管。在一个实施例中，第四晶体管214是NMOS晶体管。第四晶体管214具有连接到接地的源极端和基体端以及连接到所述第一多个晶体管(例如，晶体管206、208、210和212)中的晶体管的基体端以便分别接收泄漏电流I_j1-I_j4的漏极端和栅极端。泄漏电流I_j1-I_j4对应于在所述第一多个晶体管中的晶体管的基体端处产生的结漏电。应注意的是，结漏电的累积将产生结电压(V _j1-V _j4)。基于结漏电，第四晶体管214产生偏置电压V_b。第四晶体管214向所述第一多个晶体管206-212的基体端提供偏置电压V_b以便控制晶体管206-212的阈值电压。晶体管的阈值电压是晶体管被激活的电压。

第四晶体管214的漏极端和栅极端另外连接到第一晶体管106的栅极以便向栅极提供偏置电压V_b。第一晶体管106基于偏置电压V_b被激活或去激活。

当偏置电压V_b增加时，所述第一多个晶体管206-212的阈值电压减小，由此增加第一多个晶体管206-212的驱动强度。当偏置电压V_b减小时，所述第一多个晶体管206-212的阈值电压增加，由此减小第一多个晶体管206-212的驱动强度。

偏置电压V_b与温度相关。对于高温(如100℃到150℃)，偏置电压V_b处于第一电压水平，并且对于低温(如-50℃到-10℃)，偏置电压V_b处于高于第一电压水平的第二电压水平。在一个实施例中，第一电压水平约等于接地，并且第二电压水平显著大于接地(即，处于100毫伏(mV)到250mV的范围内)。因此，第一多个晶体管206-212的驱动强度在偏置电压V_b的第一电压水平下的增加小于第一多个晶体管206-212的驱动强度在偏置电压V_b的第二电压水平下的增加。

存储器电路100另外包括驱动字线WL的字线驱动器216。在一个实施例中，字线驱动器216是CMOS反相器。字线驱动器216连接到字线WL并将字线电压V_wl提供到存储器单元102。当字线驱动器216从字线电压产生电路接收到字线电压的反相版本V_wlb时，字线驱动器216输出字线电压V_wl。

在写入操作期间，字线WL由字线驱动器216断言，并且来自真位线TBL和互补位线CBL的数据通过第二传输门晶体管210和第三传输门晶体管212写入到SRAM单元102的存储元件(即，交叉耦合的第一CMOS反相器和第二CMOS反相器)中。对于本领域的技术人员来说将明显的是，所述写入操作类似于常规SRAM单元(即，不具有读取/写入辅助电路的SRAM单元)的写入操作。

在高温下，偏置电压V_b处于第一电压水平(约等于接地)。接收处于第一电压水平的偏置电压V_b确保第二传输门晶体管210和第三传输门晶体管212的驱动强度大于第二上拉晶体管202和第三上拉晶体管204的驱动强度。因此，高温下的写入裕量高于可接受水平。写入裕量的可接受水平表明在数据写入到SRAM单元102中时不存在数据扰动(upset)。因此，较容易的是，在写入操作期间翻转存储在SRAM单元102中的数据的状态。

在低温下，偏置电压V_b处于第二电压水平(显著大于GND)。在接收偏置电压V_b时，第一多个晶体管206-212的阈值电压减小，这增加第一多个晶体管206-212的驱动强度，使得第二传输门晶体管210和第三传输门晶体管212的驱动强度大于第二上拉晶体管202和第三上拉晶体管204的驱动强度。因此，较容易的是，在写入操作期间翻转存储在SRAM单元102中的数据的状态，这确保SRAM单元102的写入裕量甚至是在低温下也高于可接受水平。

在读取操作期间，字线WL由字线驱动器216断言，并且真位线TBL和互补位线CBL被预先充电到电源电压VDD的电压水平。感测放大器(未示出)感测真位线TBL和互补位线CBL的电压水平之间的差异(随着真位线TBL或互补位线CBL之一的电压水平减小)以确定存储在SRAM单元102中的是逻辑‘0’还是逻辑‘1’。例如，如果存储在SRAM单元102中的数据是逻辑‘1’，则互补位线CBL的电压水平减小到低于电源电压VDD的电压水平，而如果存储在SRAM单元102中的数据是逻辑‘0’，则真位线TBL的电压水平减小到低于电源电压VDD的电压水平。

在低温下，因为偏置电压V_b处于第二电压水平，所以第一晶体管106被去激活。因此，字线电压V_wl处于电源电压VDD的电压水平。第二传输门晶体管210和第三传输门晶体管212的栅极接收处于电源电压VDD的电压水平的字线电压V_wl。由于高字线电压V_wl，第二传输门晶体管210和第三传输门晶体管212的驱动强度小于第二下拉晶体管206和第三下拉晶体管208的驱动强度。因此，低温下的SNM仍然高于可接受水平。SNM的可接受水平表明读取操作是非破坏性读取操作，即，从SRAM单元102中读取的所存储数据不会被损坏。

在高温下，偏置电压V_b处于第一电压水平。因此，第一晶体管106被激活并且修整字线电压V_wl，即，将字线电压V_wl的电压水平下拉成低于电源电压VDD的电压水平。当字线电压V_wl被修整时，第二传输门晶体管210和第三传输门晶体管212的驱动强度减小，使得第二传输门晶体管210和第三传输门晶体管212的驱动强度小于第二下拉晶体管206和第三下拉晶体管208的驱动强度。因此，对字线电压V_wl的修整辅助从SRAM单元102中读取数据并确保非破坏性读取操作，由此确保SRAM单元102的SNM在高温下高于可接受水平。

现在参照图3，示出了根据本发明的另一个实施例的存储器电路100的电路示意图。存储器电路100包括SRAM单元102、第一晶体管106、字线驱动器216以及偏置控制电路302。SRAM单元102、第一晶体管106以及字线驱动器216的操作与参照图2所描述的操作相同。图2和图3的实施例之间的差异在于偏置控制电路104和302。尽管所述实施例的功能类似，但其结构不同。

偏置控制电路302包括第五晶体管304和第六晶体管306。第五晶体管304具有连接到所述第一多个晶体管206-212中的晶体管的基体端以及第一晶体管106的栅极端的漏极。第五晶体管304另外具有连接到偏置控制发生器(未示出)以便接收偏置控制电压V_bc的栅极以及连接到第六晶体管306的基体端并且连接到接地的基体端。第五晶体管304通过偏置控制电压V_bc控制。第六晶体管306具有连接到第五晶体管304的源极的漏极、连接到第五晶体管304的漏极的栅极以及连接到接地的源极端和基体端。在一个实施例中，偏置控制电压V_bc的电压水平大于第五晶体管304的阈值电压。因此，第五晶体管304被激活，并且第五晶体管304和第六晶体管306形成二极管接法晶体管。在一个实施例中，第五晶体管304和第六晶体管306为NMOS晶体管。

对于本领域的技术人员来说将明显的是，偏置控制电路的例子不限于分别包括一个晶体管和两个晶体管的偏置控制电路104和302。也就是说，在不背离本发明的范围的情况下，偏置控制电路可以包括任何数量的晶体管。

现在参照图4，示出了根据本发明的实施例的用于偏置SRAM单元102的方法的流程图。在步骤402处，偏置控制电路104基于所述第一多个晶体管206-212的基体端处的结漏电产生偏置电压V_b。在步骤404处，偏置控制电路104向所述第一多个晶体管206-212的基体端提供偏置电压V_b以便控制对应晶体管的阈值电压。在步骤406处，偏置控制电路104向第一晶体管106的栅极提供偏置电压V_b以便控制字线电压V_wl。

将基于晶体管的二极管用作偏置电路以产生偏置电压V_b并且辅助SRAM单元102的读取和写入操作确保偏置控制电路104占据的面积小于包括晶体管、电阻器、二极管等的各种组合的常规偏置电路占据的面积。因此，存储器电路100在IC上占据的面积小于包括常规偏置电路的半导体存储器电路占据的面积。另外，存储器电路100消耗的电力小于常规半导体存储器电路的消耗的电力。

偏置控制电路104通过控制第一多个晶体管206-212的阈值电压来调节SRAM单元102的SNM、写入裕量和运行速度。使用偏置电压V_b偏置第一多个晶体管206-212的基体端确保SRAM单元102的写入裕量和SNM在宽温度范围内是恒定的并且高于可接受水平。这会提高读取和写入操作的效率。另外，SRAM单元102的写入裕量大于具有写入辅助电路的常规SRAM单元的写入裕量，尤其是在低温下。另外，SRAM单元102的写入裕量的增加不会使SRAM单元102的SNM减小到低于可接受水平，并且反之亦然，由此提高读取和写入操作的效率。

使用偏置电压V_b偏置第一多个晶体管206-212的基体端确保SRAM单元102的运行速度大于具有辅助电路的常规SRAM单元的运行速度，尤其是在低温下。另外，偏置电压V_b的电压水平在各种工艺角内的变化很小。因此，偏置控制电路104可以用于对各种工艺角产生偏置电压V_b，所述工艺角如快速或慢速NMOS和快速PMOS晶体管工艺角、快速NMOS和慢速PMOS晶体管工艺角以及慢速NMOS和快速PMOS晶体管工艺角。

使用温度相关的偏置电压V_b来控制第一多个晶体管206-212的驱动强度会提高SRAM单元102的α比率和β比率。α比率是传输门晶体管(如第二传输门晶体管210和第三传输门晶体管212)的驱动强度与上拉晶体管(如第二上拉晶体管202和第三上拉晶体管204)的驱动强度之比。β比率是下拉晶体管(如第二下拉晶体管206和第三下拉晶体管208)的驱动强度与传输门晶体管的驱动强度之比。另外，因为SRAM单元102的操作不涉及负电压的使用，所以SRAM单元102内的晶体管(如第二上拉晶体管和第三上拉晶体管、第二下拉晶体管和第三下拉晶体管以及第二传输门晶体管和第三传输门晶体管202-212)的阈值电压的浮动对SRAM单元102的写入操作的影响(如果有的话)很小。因此，SRAM单元102相比具有辅助电路的常规SRAM单元更加可靠并且消耗的电力显著较少。

本领域的技术人员将理解的是，相同的功能可以由使用高有源信号或低有源信号运行的晶体管的不同布置执行。因此，上述晶体管中的一些的布置的变化不应被视为背离本发明的范围。本申请中使用的任何元件、动作或指令不应被解释为对于本发明来说是决定性的或关键的，除非明确如此描述之外。另外，短语“基于”旨在表示“至少部分地基于”，除非另外明确声明之外。

虽然已经示出和描述了本发明的各个实施例，但是将清楚的是，本发明不仅限于这些实施例。对于本领域的技术人员来说，在不背离如权利要求中所描述的本发明的精神和范围的情况下，各种修改、改变、变更、替换和同等物将是明显的。

Claims (8)

1.一种半导体存储器电路，其特征在于，包括：

存储器单元，所述存储器单元包括第一多个晶体管和第二多个晶体管；

偏置控制电路，所述偏置控制电路用于偏置所述存储器单元，其中所述偏置控制电路连接到所述第一多个晶体管的基体端以便提供偏置电压来控制所述第一多个晶体管的阈值电压，其中所述偏置电压基于所述基体端处的结漏电而产生，并且其中所述偏置电压与温度相关；

字线，所述字线连接到所述存储器单元，其中所述字线向所述存储器单元提供字线电压；以及

第三晶体管，所述第三晶体管具有连接到所述偏置控制电路以便接收所述偏置电压的栅极端、连接到所述字线以便接收所述字线电压的源极端、用于接收电源电压的基体端以及连接到接地的漏极端，其中所述第三晶体管基于所述偏置电压控制所述字线电压。

2.根据权利要求1所述的半导体存储器电路，其特征在于，所述第一多个晶体管包括多个下拉晶体管和至少一个传输门晶体管。

3.根据权利要求2所述的半导体存储器电路，其特征在于，所述第二多个晶体管具有连接到电源电压的基体端，并且其中所述第二多个晶体管包括多个上拉晶体管。

4.根据权利要求1所述的半导体存储器电路，其特征在于，所述偏置电压在第一温度下比在第二温度下高，并且其中所述第一温度小于所述第二温度。

5.根据权利要求1所述的半导体存储器电路，其特征在于，所述偏置控制电路通过控制所述阈值电压来调节所述存储器单元的写入裕量和运行速度。

6.根据权利要求1所述的半导体存储器电路，其特征在于，所述存储器单元是六晶体管6T静态随机存取存储器SRAM单元。

7.一种半导体存储器电路，其特征在于，包括：

六晶体管6T静态随机存取存储器SRAM单元，所述6T SRAM单元存储器单元具有第一多个晶体管和第二多个晶体管；

偏置控制电路，所述偏置控制电路用于偏置所述存储器单元，其中所述偏置控制电路连接到所述第一多个晶体管的基体端以便提供偏置电压来控制所述第一多个晶体管的阈值电压，其中所述偏置电压基于所述基体端处的结漏电而产生，并且其中所述偏置电压与温度相关；

字线，所述字线向所述存储器单元提供字线电压，其中所述字线连接到所述第一多个晶体管中的传输门晶体管的栅极；以及

第三晶体管，所述第三晶体管具有连接到所述偏置控制电路以便接收所述偏置电压的栅极、连接到所述字线以便接收所述字线电压的源极、用于接收电源电压的基体以及连接到接地的漏极，其中所述第三晶体管基于所述偏置电压控制所述字线电压。

8.一种用于偏置存储器单元的方法，其特征在于，所述存储器单元包括第一多个晶体管和第二多个晶体管，所述方法包括：

由偏置控制电路基于所述存储器单元的所述第一多个晶体管的基体端处的结漏电产生温度相关的偏置电压；

由所述偏置控制电路向所述第一多个晶体管的所述基体端提供所述偏置电压以便控制所述第一多个晶体管的阈值电压；

字线连接到所述存储器单元以便向所述存储器单元提供字线电压；以及

向第三晶体管的栅极端提供所述偏置电压，其中所述第三晶体管的源极端连接到所述字线以便接收所述字线电压，所述第三晶体管的漏极端连接到接地，并且所述第三晶体管的基体端连接到所述第二多个晶体管的基体端并且连接到电源电压，其中所述第三晶体管基于所述偏置电压控制所述字线电压。