CN110706674A - 时钟恢复装置和源极驱动器 - Google Patents

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Abstract

在实施例的时钟恢复装置中，在产生将在恢复嵌入于接口信号中的时钟信号时使用的屏蔽信号时，当用于产生屏蔽信号的屏蔽上升信号位于数据信号间隔中且数据信号指示高电平时，可根据不同于屏蔽上升信号的数据信号的下降沿来产生屏蔽信号。也提供一种源极驱动器。

Description

时钟恢复装置和源极驱动器
相关申请的交叉引用
本申请要求2018年7月9日申请的韩国专利申请第10-2018-0079641号的优先权，所述韩国专利申请由此如同在本文完整阐述般出于所有目的以引用的方式并入。
技术领域
实施例涉及一种用于从接口信号恢复嵌入式时钟的技术，尤其涉及一种时钟恢复装置和源极驱动器。
背景技术
至少两个装置可通过接口信号交换信息。
将接口信号划分成多个单位时间，且可针对每一单位时间记录场的值。这种场也称为位。当通过将接口信号划分成每一单位时间来识别接口信号时，接收装置可读取通过接口信号来接收的每一位的值。
为了将接口信号划分成每一单位时间，需要指示每一单位时间的时钟信号。时钟信号可与接口信号一起从传输装置传输到接收装置。
含有每一场的值的接口信号可经由来自时钟信号的单独线传输和接收。接收装置可通过第一线接收接口信号，通过第二线接收时钟信号，且使用时钟信号以通过将接口信号划分成每一单位时间部分来识别接口信号，由此从接口信号获得数据。
然而，如果接口信号和时钟信号由单独线构成，那么可能出现时钟信号与接口信号彼此干扰的电磁干扰(electromagnetic interference；EMI)问题，可能因每一线的传输延迟的差而出现数据取样错误问题，且可能因线的数目增大而出现空间分配问题。
为了解决上文提及的问题，传输/接收装置可传输/接收嵌入于接口信号中的时钟信号。这可缓解EMI问题、数据取样错误问题以及空间分配问题。
在时钟信号嵌入于接口信号中的嵌入式时钟方案中，可将时钟信号插入到接口信号的一些时间间隔中并传输和接收所述时钟信号。接收装置可通过使用屏蔽信号来从接口信号提取时钟信号，所述屏蔽信号指示时钟信号所插入到其中的时间间隔。
屏蔽信号产生电路可产生屏蔽信号以指示含有时钟信号所插入到其中的一部分的时间间隔。然而，当屏蔽信号产生电路产生屏蔽信号时，可能出现因逻辑电路的处理延迟时间而导致无法精确地指示时钟信号所插入到其中的部分的时间间隔的问题。举例来说，时钟信号可能并不包含于由接口信号中的屏蔽信号所指示的时间间隔中，或数据信号或假信号可包含于对应时间间隔中。在这种情况下，接收装置无法从接口信号恢复时钟信号，或传输装置可产生具有不同于预期时钟信号的特性的特性的时钟信号。
发明内容
在这一背景下，本公开的一方面是提供一种用于从接口信号精确地恢复时钟信号的技术。
根据本公开的一方面，一种时钟恢复装置包含：屏蔽信号产生单元，配置成当接口信号指示在屏蔽上升信号的信号电平迁移时的时间点处的第一电平时根据屏蔽上升信号来形成屏蔽信号的上升沿，且配置成当接口信号指示在屏蔽上升信号的信号电平迁移时的时间点处的不同于第一电平的第二电平时根据其中接口信号从第二电平迁移到第一电平的区段来形成屏蔽信号的上升沿；时钟提取单元，配置成在激活屏蔽信号的时间间隔中从接口信号产生提取时钟，接口信号具有嵌入于其中的时钟信号；以及，时间延迟控制单元，配置成通过使提取时钟进行时间延迟来在下一周期中产生多个数据时钟信号和屏蔽上升信号。
可将接口信号的一个周期划分成多个单位时间，每一单位时间包含所划分信息，且屏蔽上升信号的相位可超前于提取时钟的相位K个单位时间(K是正数且是0.5的倍数)。
接口信号可包含假信号间隔和时钟信号间隔，且接口信号可在假信号间隔中指示第一电平且在时钟信号间隔中指示第二电平。屏蔽上升信号的相位可超前于假信号间隔的相位。
屏蔽信号产生单元可根据提取时钟或通过使提取时钟延迟预定时间所获得的信号来产生屏蔽信号的下降沿。
时间延迟控制单元可包含：延迟电路，配置成通过经由串联连接的多个延迟构件使提取时钟进行时间延迟来产生分别具有不同相位的多个数据时钟信号，且配置成根据电压控制信号来调整每一延迟构件的时间延迟度；以及相位差反馈单元，配置成产生对应于一个数据时钟信号与另一数据时钟信号之间的相位差的电压控制信号以将所产生电压控制信号输出到每一延迟构件，所述另一数据时钟信号通过一个数据时钟信号穿过预定数目的延迟构件来获得。可将接口信号的一个周期划分成多个单位时间，每一单位时间包含所划分信息，且延迟构件可使时间延迟0.5个单位时间。
根据本公开的另一方面，一种时钟恢复装置包含：时钟提取单元，配置成在激活屏蔽信号的时间间隔中从接口信号产生提取时钟，接口信号具有嵌入于其中的时钟信号；屏蔽信号产生单元，配置成根据屏蔽上升信号来形成屏蔽信号的上升沿，且配置成根据提取时钟或通过使提取时钟延迟预定时间所获得的信号来形成屏蔽信号的下降沿；以及，时间延迟控制单元，配置成通过使提取时钟进行时间延迟来在下一周期中产生多个数据时钟信号和屏蔽上升信号。
时间延迟可在屏蔽上升信号与屏蔽信号的上升沿之间且在提取时钟与屏蔽信号的下降沿之间出现。
根据本公开的另一方面，一种源极驱动器包含：信号接收单元，配置成接收显示信号，显示信号具有嵌入于其中的时钟信号；时钟恢复单元，配置成通过从显示信号恢复时钟信号来产生多个数据时钟信号；以及数据驱动单元，配置成根据多个数据时钟信号从显示信号提取图像数据且配置成根据图像数据来驱动安置在面板上的像素。时钟恢复单元可从激活屏蔽信号的时间间隔中的显示信号产生提取时钟且使用提取时钟来产生多个数据时钟信号和屏蔽信号，且可根据显示信号的信号间隔中的最末数据位的电平来控制屏蔽信号的相位。
如上文所描述，根据实施例，可从接口信号精确地恢复时钟信号。作为实例，根据实施例，有可能通过允许屏蔽信号精确地指示时钟信号所插入到接口信号中的一部分来从接口信号精确地恢复时钟信号，所述接口信号具有嵌入于其中的时钟信号。作为另一实例，根据实施例，有可能通过补偿在屏蔽信号产生电路中产生的处理延迟时间来产生屏蔽信号，由此降低因处理延迟时间而导致的屏蔽信号的不准确度。作为另一实例，根据实施例，有可能解决因出现在由屏蔽信号所指示的时间间隔中的数据信号而导致的错误地恢复时钟信号的问题。作为另一实例，根据实施例，有可能解决因为时钟信号未包含于由屏蔽信号所指示的时间间隔中而未恢复时钟信号的问题。
附图说明
通过以下结合附图进行的详细描述，本公开的上述以及其它方面、特征以及优点将更加显而易见，在附图中：
图1是示出通用数据接收装置的配置图。
图2是示出图1中所绘示的数据接收装置中的主信号的时序图。
图3是示出屏蔽上升信号和屏蔽下降信号中的每一个与屏蔽信号之间的时间差的图。
图4是示出根据实施例的显示设备的配置图。
图5是示出根据实施例的数据传输装置和数据接收装置的配置图。
图6是示出根据实施例的时钟恢复单元的第一示范性配置图。
图7是示出根据实施例的时间延迟控制单元的配置图。
图8是示出根据实施例的时钟恢复单元中的主信号的第一示范性时序图。
图9是示出当在数据信号间隔中形成屏蔽信号时主信号的第一示范性时序图。
图10是示出当在数据信号间隔中形成屏蔽信号时主信号的第二示范性时序图。
图11是示出根据实施例的时钟恢复单元中的主信号的第二示范性时序图。
图12是示出根据实施例的时钟恢复单元的第二示范性配置图。
图13是示出当在数据信号间隔中形成屏蔽信号时主信号的第三示范性时序图。
图14是示出根据实施例的时钟恢复单元中的主信号的第三示范性时序图。
图15是示出根据实施例的数据驱动装置的配置图。
具体实施方式
在下文中，将参考附图详细描述本公开的实施例。在将附图标号添加到每一图中的元件时，尽管相同元件在不同图中绘示，但相同元件将尽可能由相同附图标号指定。此外，在本公开的以下描述中，当确定并入本文中的对已知功能和配置的详细描述可能使本公开的主题相当不清晰时，将省略此描述。
另外，在描述本公开的组件时，可能在本文中使用例如第一、第二、A、B、(a)、(b)或类似物的术语。这些术语仅用于区分一个结构元件与其它结构元件，且对应结构元件的性质、次序、顺序或类似物不受所述术语限制。当在说明书中描述一个组件“连接”、“耦合”或“接合”到另一组件时，应理解，第一组件可以直接连接、耦合或接合到第二组件，且第三组件也可“连接”、“耦合”以及“接合”在第一组件与第二组件之间。
图1是示出通用数据接收装置的配置图。
参考图1，数据接收装置可包含时钟恢复单元10和数据提取单元20。
时钟恢复单元10可包含时钟提取单元CKEX、电压控制延迟线单元VCDL、相位反馈单元PDCP、屏蔽信号产生单元MASKG以及类似物。
时钟提取单元CKEX可通过由接口信号IS中的屏蔽信号MASK所指示的时间间隔中(激活屏蔽信号的时间间隔(例如，其中信号电平为高)中)的信号来产生提取时钟ECK。
电压控制延迟线单元VCDL可通过使提取时钟ECK时间延迟来产生多个数据时钟信号DCK。电压控制延迟线单元VCDL可控制提取时钟ECK上的时间延迟，使得多个数据时钟信号DCK中的一个数据时钟信号的相位与另一数据时钟信号的相位同步。
举例来说，电压控制延迟线单元VCDL可将通过使提取时钟ECK时间延迟一个单位时间来获得的一个数据时钟信号作为反馈时钟信号FEB_CK传输到相位反馈单元PDCP，且可将通过使提取时钟ECK时间延迟(N+1)个单位时间来获得的另一数据时钟信号作为参考时钟信号REF_CK传输到相位反馈单元PDCP。
相位反馈单元PDCP可将对应于上文提及的一个数据时钟信号与另一数据时钟信号之间的相位差的电压控制信号VCTR传输到电压控制延迟线单元VCDL。电压控制延迟线单元VCDL可根据电压控制信号VCTR来调整提取时钟ECK的时间延迟时间，使得上文提及的一个数据时钟信号的相位可与另一数据时钟信号的相位同步。根据这一同步，相应数据时钟信号之间的相位差可等于一单位时间，信息以所述单位时间来划分。
电压控制延迟线单元VCDL可产生屏蔽上升信号MASK_R和屏蔽下降信号MASK_F以及多个数据时钟信号DCK，且可将所产生信号传输到屏蔽信号产生单元MASKG。本文中，屏蔽上升信号MASK_R可以是与提取时钟ECK在时间上延迟R个(R是对应于0.5的整数倍数的值)单位时间的信号，且屏蔽下降信号MASK_F可以是与提取时钟ECK在时间上延迟Q个(Q是对应于0.5的整数倍数且大于R的值)单位时间的信号。
屏蔽信号产生单元MASKG可根据屏蔽上升信号MASK_R来产生屏蔽信号MASK的上升沿，且可根据屏蔽下降信号MASK_F来产生屏蔽信号MASK的下降沿，由此产生屏蔽信号MASK。
同时，当数据时钟信号DCK在时钟恢复单元10中产生时，数据提取单元20可使用锁存电路F/F以根据每一数据时钟信号DCK来锁存接口信号IS，由此产生数据信号DT。
图2是示出图1中所绘示的数据接收装置中的主信号的时序图。
参考图2，数据信号DT、假信号DM以及时钟信号CK可插入到接口信号IS中。可将数据信号DT的相应位划分成单位时间，且数据信号DT的一个位可插入在一个单位时间中。时钟信号CK是时钟所插入到其中的一部分且可具有一个单位时间或两个单位时间的大小。假信号DM是不同于数据信号DT或时钟信号CK的一部分，且可插入以维持数据信号DT与时钟信号CK之间的间隔，或可插入为用于数据信号DT的扩展的预备区段。
屏蔽信号MASK是指示一时间间隔的信号，时钟信号CK在所述时间间隔中插入在接口信号IS中，且时钟恢复装置可从屏蔽信号MASK的上升沿与下降沿之间的时间间隔提取嵌入于接口信号IS中的时钟信号CK。同时，时钟信号是随预定周期重复的信号。如图2中所绘示，随预定时间间隔重复的整个部分CK可视为时钟信号。然而，从另一视角看，这一部分CK的上升沿可视为时钟信号。
时钟提取单元可在时间间隔中检测接口信号IS的电平变化，其中屏蔽信号MASK维持在高电平下，且所述时钟提取单元可在当上升沿或下降沿在接口信号IS中出现时产生提取时钟ECK。
电压控制延迟线单元可通过使提取时钟ECK时间延迟来产生多个数据时钟(DCK[M:1]，其中M是2或大于2的自然数)。
数据提取单元可通过将接口信号IS锁存在每一数据时钟DCK的上升沿处来产生数据信号(DT[M:1])。
同时，主信号产生单元可在与提取时钟ECK延迟预定倍数的单位时间的时间处产生屏蔽信号MASK。当将接口信号IS的一个周期划分成N个单位时间(N是等于或大于2的自然数)时，主信号产生单元可产生屏蔽信号MASK，使得上升沿可在与提取时钟ECK延迟(N-0.5)个单位时间的时间点处形成且下降沿可在延迟(N+0.5)个单位时间的时间点处形成。这使得时钟提取单元能够在时间间隔的中间时间点处检测接口信号IS的时钟信号CK，屏蔽信号MASK在所述时间间隔期间维持在高电平下。
屏蔽信号MASK的上升沿和下降沿由电压控制延迟线单元产生，所述电压控制延迟线单元使提取时钟ECK时间延迟。电压控制延迟线单元可在与提取时钟ECK延迟(N-0.5)个单位时间的时间点处产生屏蔽上升信号，且可在延迟(N+0.5)个单位时间的时间点处产生屏蔽下降信号。
屏蔽信号产生单元可使用从电压控制延迟线单元传输的屏蔽上升信号和屏蔽下降信号来产生屏蔽信号MASK。
同时，屏蔽信号产生单元可经由内部电路根据屏蔽上升信号形成屏蔽信号MASK的上升沿，且可根据屏蔽下降信号形成屏蔽信号MASK的下降沿。然而，由于在内部电路中出现处理延迟时间，所以屏蔽信号MASK的上升沿与屏蔽上升信号不彼此同步且其间具有预定时间差，且屏蔽信号MASK的下降沿与屏蔽下降信号不彼此同步且其间具有预定时间差。
图3是示出屏蔽上升信号和屏蔽下降信号中的每一个与屏蔽信号之间的时间差的图。
参考图3，可出现屏蔽信号MASK的上升沿与屏蔽上升信号MASK_R之间的处理延迟时间Tmask，且可出现屏蔽信号MASK的下降沿与屏蔽下降信号MASK_F之间的处理延迟时间Tmask。尽管这种处理延迟时间Tmask可因屏蔽信号产生单元的处理延迟时间而出现，但处理延迟时间Tmask可受其它因素影响。
同时，屏蔽信号产生单元可考虑到上述处理延迟时间Tmask而产生屏蔽上升信号MASK_R和屏蔽下降信号MASK_F，以便检测屏蔽信号MASK的高电平间隔的中心附近的时钟信号CK。
举例来说，屏蔽信号产生单元可在比与提取时钟ECK延迟(N-0.5)个单位时间的时间点早上述处理延迟时间Tmask的时间点(延迟更小的时间点)处产生屏蔽上升信号MASK_R，且可在比延迟(N+0.5)个单位时间的时间点早上述处理延迟时间Tmask的时间点(延迟更小的时间点)处产生屏蔽下降信号MASK_F。处理延迟时间Tmask通常可设定为0.5个到1个单位时间。
同时，随着近来数据传送速率增大，单位时间缩短了。因此，处理延迟时间Tmask在单位时间的基础上逐渐变得更长。举例来说，在常规数据传送速率下，处理延迟时间Tmask可对应于一个单位时间。如果这种数据传送速率加倍，那么处理延迟时间Tmask可对应于两个单位时间。
为了反映数据传送速率增大的倾向，可更好地控制屏蔽上升信号MASK_R与提取时钟ECK之间的相位差。举例来说，如果屏蔽上升信号MASK_R已在常规上比提取时钟ECK早形成一个单位时间，那么在具有更高数据传送速率的近期产品中，屏蔽上升信号MASK_R可比提取时钟ECK早形成2个到3个单位时间。
然而，如果屏蔽上升信号MASK_R的相位以这一方式更早形成，那么屏蔽信号MASK更早得多地形成，使得屏蔽信号MASK无法指示时钟信号CK的时间间隔或可指示数据信号的间隔。
如果由屏蔽信号MASK所指示的时间间隔指示数据信号的间隔，那么可出现时钟提取单元将数据信号误认为时钟信号CK而错误地产生时钟的问题。当屏蔽信号MASK无法指示时钟信号CK的时间间隔时，例如当屏蔽信号MASK的下降沿超前于时钟信号CK的上升沿时，时钟提取单元可能不识别时钟信号CK。
为了解决这些问题，本公开的实施例提供一种用于防止时钟提取单元将数据信号错误解释为时钟信号的技术以及一种用于防止屏蔽信号未能指示时钟信号的时间间隔的技术。
这一实施例的配置中的一些可与参考图1到图3所描述的配置相同，且可参考以上描述理解省略了功能和细节的配置。
图4是示出根据实施例的显示设备的配置图。
参看图4，显示设备400可包含多个面板驱动装置410、面板驱动装置420、面板驱动装置430以及面板驱动装置440，以及显示面板450。
多个数据线DL和多个栅极线GL可安置在显示面板450上，且多个像素可安置在所述显示面板上。像素可由多个子像素SP构成。子像素可包含红色(red；R)、绿色(green；G)、蓝色(blue；B)、白色(white；W)以及类似物。一个像素可由RGB的子像素SP、RGBG的子像素SP、RGBW的子像素SP等构成。在下文中，为方便描述起见，将一个像素描述为由RGB的子像素构成。
面板驱动装置410、面板驱动装置420、面板驱动装置430以及面板驱动装置440是产生用于在显示面板450上显示图像的信号的装置，且可对应于图像处理装置410、数据驱动装置420、栅极驱动装置430以及数据处理装置440。
栅极驱动装置430可将接通电压或断开电压的栅极驱动信号供应到栅极线GL。当将接通电压的栅极驱动信号供应到子像素SP时，子像素SP连接到数据线DL。当将断开电压的栅极驱动信号供应到子像素SP时，子像素SP与数据线DL之间的连接释放。栅极驱动装置430可称为栅极驱动器。
数据驱动装置420可通过数据线DL将数据电压Vp供应到子像素SP。可根据栅极驱动信号来将供应到数据线DL的数据电压Vp供应到子像素SP。数据驱动装置420可称为源极驱动器。
数据处理装置440可将控制信号供应到栅极驱动装置430和数据驱动装置420。举例来说，数据处理装置440可将栅极控制信号GCS传输到栅极驱动装置430以使得扫描开始。数据处理装置440可将图像数据IMG输出到数据驱动装置420。数据处理装置440可传输数据控制信号DCS，所述数据控制信号控制数据驱动装置420以将数据电压Vp供应到每一子像素SP。数据处理装置440可称为定时控制器。
图像处理装置410可产生图像数据IMG且可将图像数据IMG传输到数据处理装置440。图像处理装置410可称为主机(host)。
同时，通信接口形成于数据处理装置440与数据驱动设备420之间，且数据处理装置440可将数据控制信号DCS和/或图像数据IMG传输到数据驱动装置420。
图5是示出根据实施例的数据传输装置和数据接收装置的配置图。
图5中所绘示的数据传输装置510可包含于参考图4所描述的一个面板驱动装置中，且数据接收装置520可包含于参考图4所描述的另一面板驱动装置中。
作为实例，数据传输装置510可包含于数据处理装置(见图4中的数据处理装置440)中且数据接收装置520可包含于数据驱动装置(见图4中的数据驱动装置420)中。此时，数据传输装置510可传输作为将传输的数据DT的图像数据或数据控制信号。
作为另一实例，数据传输装置510可包含于数据驱动装置(见图4中的数据驱动装置420)中，且数据接收装置520可包含于数据处理装置(见图4中的数据处理装置440)中。此时，数据传输装置510可传输作为将传输的数据DT的像素的感测数据。
数据传输装置510可包含并行/串行(P2S)转换单元512、时钟插入单元514、传输单元516等。
P2S转换单元512可将由并行通信处理的数据DT转换成由串行通信处理的数据。时钟插入单元514可通过组合转换成串行的数据DT和时钟CK来产生接口信号IS。传输单元516可通过信号线将接口信号IS传输到数据接收装置520。
数据接收装置520可包含S2P转换单元522、时钟恢复单元524、接收单元526等。
接收单元526可通过信号线接收接口信号IS。时钟恢复单元524可从接口信号IS恢复时钟CK、可产生数据时钟信号DCK，且可将数据时钟信号DCK传输到S2P转换单元522。S2P转换单元522(串行/并行转换单元522)可通过数据时钟信号DCK将插入在接口信号IS中的数据信号的一部分转换为并行数据，由此恢复数据DT。
当数据传输装置510包含于参考图4所描述的数据处理装置中且数据接收装置520包含于参考图4所描述的数据驱动装置中时，数据DT可包含图像数据或数据控制信号。
当数据传输510包含于参考图4所描述的数据驱动装置中且数据接收装置520包含于参考图4所描述的数据处理装置中时，数据DT可以是像素的感测数据。
图6是示出根据实施例的时钟恢复单元的第一示范性配置图。
参考图6，时钟恢复单元524a可包含时钟提取单元CKEX、屏蔽信号产生单元MASKG以及时间延迟控制单元620。
屏蔽信号产生单元MASKG可根据屏蔽上升信号MASK_R来产生屏蔽信号MASK。屏蔽信号产生单元MASKG可根据屏蔽上升信号MASK_R来形成屏蔽信号MASK的上升沿。
屏蔽信号产生单元MASKG可根据屏蔽下降信号MASK_F来产生屏蔽信号MASK。屏蔽信号产生单元MASKG可根据屏蔽下降信号MASK_F来形成屏蔽信号MASK的下降沿。
屏蔽信号产生单元MASKG可包含(包含至少一个逻辑电路的)内部电路，且可通过内部电路根据屏蔽上升信号MASK_R来形成屏蔽信号MASK的上升沿。此时，可出现内部电路的处理延迟时间。根据处理延迟时间，可在屏蔽上升信号MASK_R与屏蔽信号MASK的上升沿之间出现预定时间差。
同时，可将屏蔽信号MASK传输到时钟提取单元CKEX。时钟提取单元CKEX可通过由其中嵌入时钟信号的接口信号IS中的屏蔽信号MASK所指示的时间间隔处的信号来产生提取时钟ECK。
时间延迟控制单元620可通过使提取时钟ECK时间延迟来产生多个数据时钟信号DCK、屏蔽上升信号MASK_R以及屏蔽下降信号MASK_F。
时间延迟控制单元620可包含电压控制延迟线单元VCDL和相位差反馈单元PDCP。
电压控制延迟线单元VCDL可包含由串联连接的多个延迟构件构成的延迟电路。这种延迟构件可通过使提取时钟ECK时间延迟来产生具有不同相位的多个数据时钟信号DCK。这种延迟电路可根据电压控制信号VCTR来调整每一延迟构件的时间延迟度。
相位差反馈单元PDCP可产生对应于反馈时钟FEB_CK与参考时钟REF_CK之间的相位差的信号作为电压控制信号VCTR。相位差反馈单元PDCP可将电压控制信号VCTR输出到包含于延迟电路中的相应延迟构件。
反馈时钟FEB_CK可以是通过电压控制延迟线单元VCDL来产生的一个数据时钟信号。参考时钟REF_CK可以是以这一个数据时钟信号穿过预定数目的延迟构件的另一数据时钟信号。
举例来说，可将接口信号IS的一个周期划分成N个单位时间(N是等于或大于2的自然数)，信息以所述单位时间来划分。参考时钟REF_CK可以是通过使反馈时钟FEB_CK时间延迟N个单位时间来产生的数据时钟信号。此时，如果参考时钟REF_CK和反馈时钟FEB_CK的相位彼此一致，那么由数据接收装置确定的单位时间与由数据传输装置预期的单位时间匹配。
图7是示出根据实施例的时间延迟控制单元的配置图。
参考图7，时间延迟控制单元620可包含电压控制延迟线单元VCDL和相位差反馈单元PDCP。
电压控制延迟线单元VCDL可包含多个延迟构件DS。每一延迟构件DS可以是伴有时间延迟的反相器，且两个延迟构件DS可负责一个单位时间的时间延迟。
电压控制延迟线单元VCDL可使用多个延迟构件DS来产生多个数据时钟信号(数据时钟信号DCK[N:1])。
电压控制延迟线单元VCDL可输出多个数据时钟信号(数据时钟信号DCK[N:1])当中的一个数据时钟信号作为反馈时钟FEB_CK，且可输出另一数据时钟信号作为参考时钟REF_CK。当将接口信号的一个周期划分成N个单位时间时，参考时钟REF_CK可以是通过使反馈时钟FEB_CK时间延迟N个单位时间来获得的时钟。
相位差反馈单元PDCP可包含相位检测器PD、电荷泵CP以及环路滤波器LF。
相位检测器PD可选择性地输出上行信号UP和下行信号DN以对应于反馈时钟FEB_CK与参考时钟REF_CK之间的相位差。电荷泵CP可产生输出电压以对应于上行信号UP和下行信号DN，且环路滤波器LF可根据电荷泵CP的输出电压来产生电压控制信号VCTR。
电压控制信号VCTR可以是延迟构件DS的驱动电压。此时，当电压控制信号VCTR的电压较高时，延迟构件DS的电流可增大以减小延迟构件DS的时间延迟。相反，当电压控制信号VCTR的电压较低时，延迟构件DS的电流可减小以增大延迟构件DS的时间延迟。
电压控制延迟线单元VCDL可输出屏蔽上升信号MASK_R和屏蔽下降信号MASK_F以及数据时钟信号DCK。
屏蔽上升信号MASK_R可以是其相位比常规屏蔽上升信号MASK_R’早一个到两个单位时间形成的信号。屏蔽下降信号MASK_F可以是其相位比常规屏蔽下降信号MASK_F’早一个到两个单位时间形成的信号。
图8是示出根据实施例的时钟恢复单元中的主信号的第一示范性时序图。
参考图8，将接口信号IS的一个周期划分成多个单位时间UI，信息以所述单位时间划分。每一单位时间UI可指示数据信号DT的数据的每一位。具有M个位(M是2或大于2的自然数)的数据信号DT可包含于接口信号IS的每一周期中。假信号DM间隔可布置在数据信号DT之后且时钟信号CK间隔可布置在假信号DM间隔之后。
假信号DM是不同于数据信号DT或时钟信号CK的一部分，且可插入以维持数据信号DT与时钟信号CK之间的空间，或可插入为用于数据信号DT的扩展的预备区段。假信号DM间隔可对应于如图8中所绘示的一个单位时间或两个单位时间。
优选的是，屏蔽信号MASK的上升沿在假信号DM间隔中形成且屏蔽信号MASK的下降沿在时钟信号CK间隔中形成。屏蔽信号产生单元可考虑到处理延迟时间Tmask而产生屏蔽上升信号MASK_R。
为了反映处理延迟时间Tmask基于单位时间UI的增大，屏蔽上升信号MASK_R的相位可超前于常规屏蔽上升信号MASK_R'的相位L(L是正数且是0.5的倍数)个单位时间UI。屏蔽上升信号MASK_R的相位可相对于提取时钟ECK而超前于提取时钟ECK的相位K(K是正数且是0.5的倍数)个单位时间。
同时，由于屏蔽上升信号MASK_R的相位更早形成，所以由屏蔽上升信号MASK_R所指示的时间点(例如，当屏蔽上升信号MASK_R的信号电平迁移时)可对应于数据信号DT间隔。举例来说，由屏蔽上升信号MASK_R所指示的时间点可对应于最末数据信号(DT[M])间隔。此时，如果处理延迟时间Tmask等于或长于预定时间，那么根据屏蔽上升信号MASK_R来产生的屏蔽信号MASK的上升边缘可对应于假信号DM间隔。然而，如果处理延迟时间Tmask因产品或类似物中的偏差而变得短于预期，那么可能出现屏蔽信号MASK的上升沿可能在不同于假信号DM间隔的数据信号DT间隔中形成的问题。
图9是示出当在数据信号间隔中形成屏蔽信号时主信号的第一示范性时序图。
参考图9，屏蔽上升信号MASK_R可在数据信号DT间隔中形成。特定来说，屏蔽上升信号MASK_R可在最末数据信号(最末数据信号DT[M])间隔中形成。当处理延迟时间Tmask较短时，根据屏蔽上升信号MASK_R来产生的屏蔽信号MASK的一些间隔(具有高电平的一部分间隔)可与数据信号DT间隔(尤其与最末数据信号(DT[M])间隔)重叠。
时钟提取单元可在由屏蔽信号MASK所指示的时间间隔中在当接口信号IS具有高电平时的时间点处产生提取时钟ECK。在假信号DM间隔中，接口信号IS可指示第一电平(例如，低电平)，且在时钟信号CK间隔中，接口信号IS可指示第二电平(例如，高电平)。如果由屏蔽信号MASK所指示的时间间隔在假信号DM间隔和时钟信号CK间隔上延伸，那么时钟提取单元可产生提取时钟ECK以对应于当接口信号IS从假信号DM间隔移位到时钟信号CK间隔时的时间点。
同时，在屏蔽信号MASK的一部分间隔与数据信号DT重叠的情况下，当数据信号DT指示第一电平(例如，重叠间隔中的低电平)时，时钟提取单元可在第二电平出现的时钟信号CK间隔中正常产生提取时钟ECK。举例来说，如果屏蔽信号MASK的一部分间隔与最末数据信号(DT[M])间隔重叠且最末数据信号(DT[M])指示第一电平(例如，最末数据位的值是0)，那么时钟提取单元可在第二电平出现的时钟信号CK间隔中正常产生提取时钟ECK。
图10是示出当在数据信号间隔中形成屏蔽信号时主信号的第二示范性时序图。
与图9相比，在图10的时序图中，与屏蔽信号MASK重叠的最末数据信号(DT[M])指示第二电平(例如，高电平)。
时钟提取单元可在由屏蔽信号MASK所指示的时间间隔中在当接口信号IS具有第二电平时的时间点处产生提取时钟ECK。然而，由于最末数据信号(DT[M])在由屏蔽信号MASK所指示的时间间隔中指示第二电平(例如，最末数据位的值是1)，所以时钟提取单元可根据所述值与数据信号DT同步产生提取时钟ECK。
为了解决这些问题，屏蔽信号产生单元可在由屏蔽上升信号MASK_R所指示的时间点处监视接口信号IS，可在接口信号IS指示第一电平时根据屏蔽上升信号MASK_R来形成屏蔽信号MASK的上升沿，且可在接口信号IS指示在由屏蔽上升信号MASK_R所指示的时间点处的不同于第一电平的第二电平时根据用于使接口信号IS从第二电平移位到第一电平的信号来形成屏蔽信号MASK的上升沿。
图11是示出根据实施例的时钟恢复单元中的主信号的第二示范性时序图。
参考图11，屏蔽信号产生单元可在接口信号IS指示由屏蔽上升信号MASK_R所指示的时间点中的第一电平时根据屏蔽上升信号MASK_R来形成屏蔽信号MASK的上升沿，且可在接口信号IS指示在由屏蔽上升信号MASK_R所指示的时间点处的不同于第一电平的第二电平时根据用于使接口信号IS从第二电平移位到第一电平的信号来形成屏蔽信号MASK的上升沿。
接口信号IS可包含连续布置的假信号DM间隔和时钟信号CK间隔，且屏蔽上升信号MASK_R的相位可超前于假信号DM间隔。数据信号DT间隔可超前于假信号DM间隔。因此，屏蔽上升信号MASK_R可对应于假信号DT间隔。特定来说，屏蔽上升信号MASK_R可形成以对应于最末数据信号(DT[M])间隔。
屏蔽信号产生单元产生屏蔽信号MASK的上升沿期间的时间(也就是说，处理延迟时间Tmask)可短于0.5个单位时间。
当假信号DM间隔对应于两个单位时间时，屏蔽上升信号MASK_R的相位可形成为超前于提取时钟ECK的相位2.5个单位时间。此时，当屏蔽信号产生单元的处理延迟时间Tmask小于0.5个单位时间时，屏蔽信号MASK的上升沿可以数据信号DT间隔来布置。
当假信号DM间隔对应于一个单位时间时，屏蔽上升信号MASK_R的相位可形成为超前于提取时钟ECK的相位1.5个单位时间。此时，屏蔽信号产生单元的处理延迟时间Tmask小于0.5个单位时间，屏蔽信号MASK的上升沿可以数据信号DT间隔来布置。
同时，当数据信号DT指示在由屏蔽上升信号MASK_R所指示的时间点处的第一电平(例如，低电平和作为位值的0)同时监视接口信号IS以及屏蔽上升信号MASK_R时，屏蔽信号产生单元可根据屏蔽上升信号MASK_R来产生屏蔽信号MASK。当数据信号DT指示在由屏蔽上升信号MASK_R所指示的时间点处的第二电平(例如，高电平和作为位值的1)时，屏蔽信号产生单元可根据从第二电平移位到数据信号DT的下降沿中的第一电平的信号(例如，数据信号DT)来产生屏蔽信号MASK。
根据这一控制，未出现屏蔽信号MASK与第二电平(例如，高电平)的数据信号DT重叠的问题。
同时，屏蔽下降信号可与屏蔽上升信号一起产生。然而，如果屏蔽下降信号早得多地与屏蔽上升信号一起形成，那么出现屏蔽下降信号位于假信号间隔中且甚至根据屏蔽下降信号的屏蔽信号的下降沿也位于假信号间隔中的问题。
参考图12描述的第二实例可通过根据不同于单独屏蔽下降信号的提取时钟而产生屏蔽信号的下降沿来解决上述问题。
图12是示出根据实施例的时钟恢复单元的第二示范性配置图。
参考图12，时钟恢复单元524b可包含时钟提取单元CKEX、屏蔽信号产生单元MASKG以及时间延迟控制单元620。
屏蔽信号产生单元MASKG可根据屏蔽上升信号MASK_R来产生屏蔽信号MASK。屏蔽信号产生单元MASKG可根据屏蔽上升信号MASK_R来形成屏蔽信号MASK的上升沿。
屏蔽信号产生单元MASKG可根据提取时钟ECK来产生屏蔽信号MASK。屏蔽信号产生单元MASKG可根据提取时钟ECK来形成屏蔽信号MASK的下降沿。替代性地，屏蔽信号产生单元MASKG可根据通过使提取时钟ECK延迟预定时间所获得的信号来产生屏蔽信号MASK。屏蔽信号产生单元MASKG可根据通过使提取时钟ECK延迟预定时间所获得的信号来形成屏蔽信号MASK的下降沿。
屏蔽信号产生单元MASKG可通过第一内部电路根据屏蔽上升信号MASK_R来形成屏蔽信号MASK的上升沿，同时包含(包含至少一个逻辑电路的)第一内部电路。此时，可出现第一内部电路的处理延迟时间。根据这种处理延迟时间，可在屏蔽上升信号MASK_R与屏蔽信号MASK的上升沿之间出现预定时间差。
屏蔽信号产生单元MASKG可通过第二内部电路根据提取时钟ECK来形成屏蔽信号MASK的下降沿，同时包含(包含至少一个逻辑电路的)第二内部电路。此时，可出现第二内部电路的处理延迟时间。根据这种处理延迟时间，可在提取时钟ECK与屏蔽信号MASK的下降沿之间出现预定时间差。
屏蔽上升信号MASK_R与屏蔽信号MASK的上升沿之间的处理延迟时间可在0.5个单位时间内，且提取时钟ECK与屏蔽信号MASK的下降沿之间的处理延迟时间可在0.5个单位时间内。
当屏蔽下降信号位于假信号间隔中且使用屏蔽下降信号产生屏蔽信号MASK的下降沿所需的处理延迟时间在0.5个单位时间内时，由屏蔽信号MASK所指示的时间间隔可包含于假信号间隔中，由此时钟提取单元可能不从接口信号IS提取时钟信号。
另一方面，当屏蔽信号产生装置根据提取时钟ECK来产生屏蔽信号MASK的下降沿时，屏蔽信号MASK与时钟信号间隔重叠至少上述处理延迟时间。
图13是示出当在数据信号间隔中形成屏蔽信号时主信号的第三示范性时序图。
参考图13，屏蔽上升信号MASK_R可在数据信号DT间隔中形成。特定来说，屏蔽上升信号MASK_R可在最末数据信号(DT[M])中形成。当处理延迟时间Tmask较短时，根据屏蔽上升信号MASK_R来产生的屏蔽信号MASK的一部分间隔(例如，具有高电平的一部分间隔)可与数据信号DT间隔(尤其与最末数据信号(DT[M])间隔)重叠。
屏蔽信号MASK可具有与假信号间隔的高电平间隔相同的高电平间隔。在这种条件下，当屏蔽信号MASK的上升沿位于数据信号DT间隔中时，屏蔽信号MASK的下降沿位于假信号DM间隔中。
由于接收这种屏蔽信号MASK的时钟提取单元未识别接口信号IS指示由屏蔽信号MASK所指示的时间间隔中的第二电平(例如，高电平)，所以时钟提取单元可能无法产生提取时钟ECK。
图14是示出根据实施例的时钟恢复单元中的主信号的第三示范性时序图。
参考图14，屏蔽信号产生单元可根据屏蔽上升信号MASK_R来形成屏蔽信号MASK的上升沿。此时，屏蔽上升信号MASK_R可位于数据信号DT间隔中，且甚至屏蔽信号MASK的上升沿也可位于数据信号DT间隔中，因为处理延迟时间Tmask较短。
屏蔽信号产生单元可根据提取时钟ECK或通过使提取时钟ECK延迟预定时间所获得的信号来形成屏蔽信号MASK的下降沿。当屏蔽信号产生单元根据提取时钟ECK来产生屏蔽信号MASK的下降沿时，屏蔽信号MASK的下降沿的相位可发生相对于提取时钟ECK的相位而延迟处理延迟时间Tmask。
图15是示出根据实施例的数据驱动装置的配置图。
参考图15，数据驱动装置420可包含信号接收单元1510、时钟恢复单元1520以及数据驱动单元1530。
信号接收单元1510可从数据处理装置接收显示信号DPS，所述显示信号具有嵌入于其中的时钟信号。显示信号DPS是一种接口信号且包含数据控制信号、图像数据等作为数据，且时钟信号可嵌入于显示信号DPS中。
时钟恢复单元1520可从显示信号DPS恢复时钟信号以产生多个数据时钟信号DCK。
数据驱动单元1530可根据多个数据时钟信号DCK从显示信号DPS提取图像数据，且可根据图像数据产生数据电压Vdata以驱动安置在面板上的像素。
时钟恢复单元1520可通过由显示信号DPS中的屏蔽信号所指示的时间间隔来产生提取时钟，可使用提取时钟来产生多个数据时钟信号和屏蔽信号。可根据显示信号的信号间隔中的最末数据位的电平来改变屏蔽信号的相位。举例来说，当最末数据位是0时屏蔽信号的相位可超前于当最末数据位是1时屏蔽信号的相位。
时钟恢复单元可产生用于形成屏蔽信号的上升沿的屏蔽上升信号，且屏蔽上升信号可产生于最末数据位的信号间隔中。
时钟恢复单元可在最末数据位是第一电平时根据屏蔽上升信号来形成屏蔽信号的上升沿，且可在最末数据位是不同于第一电平的第二电平时根据最末数据位的信号间隔终止的时间来形成屏蔽信号的上升沿。
在显示信号中，假信号间隔可出现在最末数据位之后。
时钟恢复单元可根据提取时钟来产生屏蔽信号的下降沿或可根据通过使提取时钟延迟预定时间所获得的信号来产生屏蔽信号的下降沿。
显示信号可以是串行信号，且数据驱动单元可包含将显示信号中的图像数据的一部分转换成并行数据的串行/并行转换单元。
如上文所描述，根据实施例，可从接口信号精确地恢复时钟信号。作为实例，根据实施例，有可能通过允许屏蔽信号精确地指示时钟信号所插入到接口信号中的一部分来从接口信号精确地恢复时钟信号，所述接口信号具有嵌入于其中的时钟信号。作为另一实例，根据实施例，有可能通过补偿在屏蔽信号产生电路中产生的处理延迟时间来产生屏蔽信号，由此降低因处理延迟时间而导致的屏蔽信号的不准确度。作为另一实例，根据实施例，有可能解决因出现在由屏蔽信号所指示的时间间隔中的数据信号而导致的错误地恢复时钟信号的问题。作为另一实例，根据实施例，有可能解决因为时钟信号未包含于由屏蔽信号所指示的时间间隔中而未恢复时钟信号的问题。
由于除非具体相反地描述，否则例如“包含”、“包括”以及“具有”的术语意味着对应元件可能存在，所以应理解，可另外包含其它元件，而不是省略这类元件。所有技术、科学或其它术语与如本领域的技术人员所理解的含义一致地使用，除非有相反定义。如词典中所见的普通术语应在有关技术著作的上下文中加以解释，而不应过于理想化或脱离实际，除非本公开明确地对其那样定义。
尽管已出于说明性目的而描述了本公开的优选实施例，但本领域的普通技术人员将了解，在不脱离如所附权利要求中所公开的实施例的范围和精神的情况下，各种修改、添加以及替代都是可能的。因此，在本公开中公开的实施例旨在示出本公开的技术理念的范围，且本公开的范围不受所述实施例限制。本公开的范围应基于所附权利要求进行解释，其方式为使得包含在与权利要求等效的范围内的所有技术理念属于本公开。

Claims (15)

1.一种时钟恢复装置，包括：
屏蔽信号产生单元，配置成当接口信号指示在屏蔽上升信号的信号电平迁移时的时间点处的第一电平时根据所述屏蔽上升信号来形成屏蔽信号的上升沿，且配置成当所述接口信号指示在所述屏蔽上升信号的所述信号电平迁移时的时间点处的不同于所述第一电平的第二电平时根据其中所述接口信号从所述第二电平迁移到所述第一电平的区段来形成所述屏蔽信号的所述上升沿；
时钟提取单元，配置成在激活所述屏蔽信号的时间间隔中从所述接口信号产生提取时钟，所述接口信号具有嵌入于其中的时钟信号；以及
时间延迟控制单元，配置成通过使所述提取时钟进行时间延迟来在下一周期中产生多个数据时钟信号和所述屏蔽上升信号。
2.根据权利要求1所述的时钟恢复装置，其中将所述接口信号的一个周期划分成多个单位时间，每一单位时间包含所划分信息，且所述屏蔽上升信号的相位超前于所述提取时钟的相位K个单位时间，其中K是正数且是0.5的倍数。
3.根据权利要求1所述的时钟恢复装置，其中所述接口信号包含假信号间隔和时钟信号间隔，且所述接口信号指示在所述假信号间隔中的所述第一电平且指示在所述时钟信号间隔中的所述第二电平。
4.根据权利要求3所述的时钟恢复装置，其中所述屏蔽上升信号的相位超前于所述假信号间隔的相位。
5.根据权利要求1所述的时钟恢复装置，其中所述屏蔽信号产生单元根据所述提取时钟或通过使所述提取时钟延迟预定时间所获得的信号来产生所述屏蔽信号的下降沿。
6.根据权利要求1所述的时钟恢复装置，其中所述时间延迟控制单元包括
延迟电路，配置成通过经由串联连接的多个延迟构件使所述提取时钟进行时间延迟来产生分别具有不同相位的多个数据时钟信号，且配置成根据电压控制信号来调整每一延迟构件的时间延迟度，以及
相位差反馈单元，配置成产生对应于一个数据时钟信号与另一数据时钟信号之间的相位差的所述电压控制信号以将所产生的所述电压控制信号输出到每一延迟构件，所述另一数据时钟信号通过所述一个数据时钟信号穿过预定数目的延迟构件来获得。
7.根据权利要求6所述的时钟恢复装置，其中将所述接口信号的一个周期划分成多个单位时间，每一单位时间包含所划分信息，且每一延迟构件使时间延迟0.5个单位时间。
8.一种时钟恢复装置，包括：
时钟提取单元，配置成在激活屏蔽信号的时间间隔中从接口信号产生提取时钟，所述接口信号具有嵌入于其中的时钟信号；
屏蔽信号产生单元，配置成根据屏蔽上升信号来形成所述屏蔽信号的上升沿，且配置成根据所述提取时钟或通过使所述提取时钟延迟预定时间所获得的信号来形成所述屏蔽信号的下降沿；以及
时间延迟控制单元，配置成通过使所述提取时钟进行时间延迟来在下一周期中产生多个数据时钟信号和所述屏蔽上升信号。
9.根据权利要求8所述的时钟恢复装置，其中时间延迟出现在所述屏蔽上升信号与所述屏蔽信号的所述上升沿之间且出现在所述提取时钟与所述屏蔽信号的所述下降沿之间。
10.一种源极驱动器，包括：
信号接收单元，配置成接收显示信号，所述显示信号具有嵌入于其中的时钟信号；
时钟恢复单元，配置成通过从所述显示信号恢复所述时钟信号来产生多个数据时钟信号；以及
数据驱动单元，配置成根据所述多个数据时钟信号从所述显示信号提取图像数据且配置成根据所述图像数据来驱动安置在面板上的像素，
其中所述时钟恢复单元在激活屏蔽信号的时间间隔中从所述显示信号产生提取时钟且使用所述提取时钟来产生所述多个数据时钟信号和所述屏蔽信号，且根据所述显示信号的信号间隔中的最末数据位的电平来控制所述屏蔽信号的相位。
11.根据权利要求10所述的源极驱动器，其中所述时钟恢复单元产生用于形成所述屏蔽信号的上升沿的屏蔽上升信号，且所述屏蔽上升信号在所述最末数据位的信号间隔中产生。
12.根据权利要求11所述的源极驱动器，其中所述时钟恢复单元
在所述最末数据位是第一电平时根据所述屏蔽上升信号来形成所述屏蔽信号的所述上升沿，且
在所述最末数据位是不同于所述第一电平的第二电平时根据所述最末数据位的所述信号间隔终止的时间来形成所述屏蔽信号的所述上升沿。
13.根据权利要求10所述的源极驱动器，其中假信号间隔出现在所述显示信号中的所述最末数据位之后。
14.根据权利要求10所述的源极驱动器，其中所述时钟恢复单元根据所述提取时钟或通过使所述提取时钟延迟预定时间所获得的信号来产生所述屏蔽信号的下降沿。
15.根据权利要求10所述的源极驱动器，其中所述显示信号是串行信号，且所述数据驱动单元包括串行/并行转换单元，所述串行/并行转换单元配置成将所述显示信号中的所述图像数据的一部分转换成并行数据。
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