CN110691052A - 符号同步方法与信号接收电路 - Google Patents

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Abstract

本发明的实施例提供一种符号同步方法，其包括：接收输入信号，其中所述输入信号包括多个符号；依所述符号中的第一类型符号的已知序列对所述输入信号的多个第一采样点执行互相关操作以获得多个互相关结果；累加所述互相关结果以获得所述第一类型符号的结束位置；依所述符号中的第二类型符号的长度延迟所述输入信号的多个第二采样点以执行自相关操作；以及根据所述自相关操作的操作结果修正所述结束位置。此外，本发明的实施例也提出相应的信号接收电路。

Description

符号同步方法与信号接收电路
技术领域
本发明是有关于一种无线区域网络通讯技术，且特别是有关于一种符号同步方法与信号接收电路。
背景技术
在无线区域网络(wireless local area networks,WLAN)的无线通讯技术中，信号接收端需要从接收到的无线信号中检测出每个无线信号的边界位置，以便正确地提取信号中的数据进行处理。一般来说，信号接收端可能会对信号执行互相关(cross-correlation)操作或自相关(auto-correlation)操作以尝试对信号的前导(preamble)结束位置进行定位。但是，无论是使用互相关操作或自相关操作，都有很大的机率在后续的定位上发生误差，从而导致解码错误。
发明内容
本发明提供一种符号同步方法与信号接收电路，可改善信号接收端执行符号同步的效率及准确度。
本发明的实施例提供一种符号同步方法，其包括：接收输入信号，其中所述输入信号包括多个符号；依所述符号中第一类型符号的已知序列对所述输入信号的多个第一采样点执行互相关操作以获得多个互相关结果；累加所述互相关结果以获得所述第一类型符号的结束位置；依所述符号中第二类型符号的长度延迟所述输入信号的多个第二采样点以执行自相关操作；以及根据所述自相关操作的操作结果修正所述结束位置。
本发明的实施例另提供一种信号接收电路，其包括接收电路与符号同步电路。所述接收电路用以接收输入信号，其中所述输入信号包括多个符号。所述符号同步电路连接至所述接收电路，并且用以依所述符号中第一类型符号的已知序列对所述输入信号的多个第一采样点执行互相关操作以获得多个互相关结果，以及用以依所述符号中第二类型符号的长度延迟所述输入信号的多个第二采样点以执行自相关操作。所述符号同步电路更用以累加所述互相关结果以获得所述第一类型符号的结束位置，并根据所述自相关操作的操作结果修正所述结束位置。
基于上述，在接收输入信号后，互相关操作可根据第一类型符号的已知序列对输入信号中多个符号的采样点执行，以获得多个互相关结果。藉由累加所述互相关结果，可初步获得所述第一类型符号的结束位置。另外，在接收输入信号后，所述采样点可根据第二类型符号的长度来进行延迟以执行自相关操作。根据所述自相关操作的操作结果，所述第一类型符号的结束位置可被修正。藉此，可有效提高信号接收电路对输入信号执行符号同步的准确度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是根据本发明的一实施例所绘示的信号接收电路的示意图。
图2是根据本发明的一实施例所绘示的输入信号的封包结构的示意图。
图3是根据本发明的一实施例所绘示的符号同步方法的流程图。
图4A是根据本发明的一实施例所绘示的互相关结果的示意图。
图4B是根据本发明的一实施例所绘示的互相关累加结果的示意图。
图5A是根据本发明的一实施例所绘示的修正结束位置的示意图。
图5B是根据本发明的一实施例所绘示的第一自相关结果的示意图。
图6A是根据本发明的一实施例所绘示的修正结束位置的示意图。
图6B是根据本发明的一实施例所绘示的第二自相关结果的示意图。
图7是根据本发明的一实施例所绘示的信号接收电路的示意图。
附图标记说明
10、70：信号接收电路
11、71：接收电路
12、72：符号同步电路
13：处理电路
210：前导部分
211：短训练符号部分
212：长训练符号部分
220：信令符号部分
230：资料符号部分
S301～S305：步骤
41、42、51、61：曲线
711：天线
712：模拟数字转换器
713：自动增益控制器
731：循环前缀移除器
732：串列/并列转换器
733：快速傅立叶转换器
734：解调器
735：通道估计电路
具体实施方式
图1是根据本发明的一实施例所绘示的信号接收电路的示意图。请参照图1，信号接收电路10可为用于无线区域网络的接收电路。所述信号接收电路10包括接收电路11、符号同步电路12及处理电路13。接收电路11用以接收信号SI(亦称为输入信号)。信号SI符合IEEE 802.11系列无线通讯标准。例如，信号SI可符合IEEE 802.11a/n/ac等与无线区域网络相关的无线通讯标准。接收电路11可对信号SI执行模拟数字转换、信号放大、增益控制、滤波及/或通道补偿等信号接收操作。
符号同步电路12连接至接收电路11以对接收电路11输出的信号SI进行符号同步，以便获得信号SI中信令符号及数据符号的正确位置区间，利于后续对信号SI进行转换及解调等处理。
处理电路13连接至符号同步电路12以对经符号同步电路12确认符号边界的信号SI执行其他信号分析操作，例如循环前缀(cyclic prefix,CP)移除、串列/并列(serial/parallel,S/P)转换、快速傅立叶(Fast Fourier Transform,FFT)转换、通道估计及解调变(demodulation)等等。
图2是根据本发明的一实施例所绘示的输入信号的封包结构的示意图。请参照图2，信号SI的封包结构包括前导部分210、信令符号部分220及多个资料符号部分230(图2仅绘示一个)。前导部分210是由IEEE 802.11a/n/ac标准所定义。前导部分210还包括短训练(short training)符号部分211与长训练(long training)符号部分212。短训练符号部分211包括多个短训练符号S0至S9，而长训练符号部分212包括保护间隔(guardinterval)GI、长训练符号LTF1及长训练符号LTF2。信令符号部分220包括保护间隔GI与信令符号SIG。每个资料符号部分230包括保护间隔GI与资料符号DATA。
为了方便以下说明，短训练符号部分211的结束位置(也就是最后一个短训练符号S9的结束位置)为P(0)，且长训练符号部分212的结束位置为P(1)。从另一角度而言，P(0)亦即长训练符号部分212的起始位置，而P(1)亦为信令符号部分220的起始位置。
图3是根据本发明的一实施例所绘示的符号同步方法的流程图。请同时参照图1与图3，在步骤S301中，接收电路11接收信号SI。信号SI包括多个符号。在步骤S302中，符号同步电路12可依所述符号中的第一类型符号的已知序列与所述信号SI的多个采样点(亦称为第一采样点)依序执行互相关操作以获得多个操作结果(亦称为互相关结果)。上述的第一类型符号可为短训练符号，而所述已知序列是由IEEE802.11a/n/ac所规范的一组对应于短训练符号的固定序列，用以对短训练符号进行互相关操作，并且所述已知序列已为信号接收电路10所知，故所述已知序列亦可称为本地序列。
具体而言，在步骤S302中，当符号同步电路12开始接收信号SI，接收电路11或符号同步电路12可启动一个计数器，以依序计数每一时刻接收到的采样点。每接收到信号SI中的一个数据(采样点)，符号同步电路12可依短训练符号的已知序列与根据一窗口长度选取的多个采样点执行一次互相关操作。以带宽为20MHz的情况作为范例，依IEEE 802.11标准的规范，每个短训练符号长度为16个采样点，因此窗口长度可设定为16。因此，当接收到开始计数后的第16个采样数据时，符号同步电路12可将时刻1～16的采样数据(即第1～16个采样点)与短训练符号的已知序列进行互相关运算，以获得时刻16的互相关结果。当接收到第17个采样数据时，符号同步电路12可将时刻2～17的采样数据与所述已知序列进行互相关运算，以获得对应于时刻17的互相关结果。依此类推，假设依据短训练符号的数量及长度重复执行160次(即10个短训练符号共160个采样点)的互相关操作，可获得160个互相关结果。在接收到的采样点尚不足16个时，可利用以0取代不足数量或仅执行部分互相关等方式进行运算，本发明对此不加以限制。
在一实施例中，符号同步电路12可根据以下方程式(1)获得所述互相关结果。在方程式(1)中，C(n)表示时刻n的互相关结果，t*()表示已知序列的共轭形式，r()表示输入信号，D表示用于执行一次互相关运算的采样点数量，亦即上述的窗口长度，以本例而言即为16。
Figure BDA0001722212940000051
图4A是根据本发明的一实施例所绘示的互相关结果的示意图。请参照图4A，横轴的数值表示时刻，且纵轴的数值表示互相关结果。曲线41可用于表示图3的步骤S302所获得的160个时刻所对应的互相关结果。在所述多个互相关结果中会包括多个峰值，该等峰值所对应的位置可被视为信号SI中各个短训练符号S0～S9的边界。但当信号SI的信噪比降低时，产生的峰值可能不够明显而无法准确判断短训练符号的结束位置。
因此，在本实施例中，符号同步电路12可累加所获得的多个互相关结果以突显峰值。在步骤S303中，符号同步电路12可累加所获得的多个互相关结果以进一步获得多个累加结果(亦称为互相关累加结果)。具体来说，符号同步电路12可依短训练符号的长度将所述多个互相关结果分组累加。以图4A为例，符号同步电路12可依短训练符号的长度将间隔16个时刻的第1、17、33…145个采样点的互相关结果累加获得第一个累加结果，并将间隔16个时刻的第2、18、34…146个采样点的互相关结果累加获得第二个累加结果。依此类推，本例的符号同步电路12可获得16个累加结果。然后，符号同步电路12可根据所获得的多个累加结果中的最大值获得所述结束位置。
图4B是根据本发明的一实施例所绘示的互相关累加结果的示意图。请参照图4B，横轴的数值表示累加结果的群组，且纵轴的数值表示互相关结果的累加结果。曲线42可用于表示图3的步骤S303所获得的16个互相关累加结果。
根据图4B，假设第14个群组的累加结果具有最大值，代表第14个群组所对应的时刻14、30、46…158位置分别为各个短训练符号的边界。符号同步电路12可暂时将开始计数后，最后一个属于第14个群组的时刻158(即160-(16-14))决定为信号SI中的最后一个短训练符号S9的边界，亦即所述短训练符号的结束位置。
值得一提的是，虽在上述实施例中以10个短训练符号为例，说明执行160次互相关操作及累加而获得短训练符号部分211的结束位置的作法，但该等短训练符号中可能有部分在接收电路11被用于进行自动增益控制，故实际上可能仅有少于10个短训练符号的采样点数量用于执行符号同步。因此本发明并不以10个短训练符号的互相关操作为限。本领域技术人士可依实际需求，例如执行6个短训练符号的采样点互相关操作以获得96个互相关结果，并进行分组累加。藉此同样可获得16个累加结果及其最大值，据以计算出对应的结束位置。
须注意的是，如图2所示，短训练符号部分211包含多个短训练符号S0至S9，故图3的步骤S303中经由互相关操作所初步决定的结束位置可能会有误差。本发明实施例可进一步藉由信号SI亦会包含第二类型符号的特点，利用第二类型符号的自相关操作来修正步骤S303获得的结束位置，以提高所决定的结束位置的精确度。在本实例中，所述第二类型符号可为长训练符号。
回到图3，在步骤S304中，符号同步电路12依长训练符号的长度延迟所述信号SI的多个采样点(亦称为第二采样点)以执行自相关操作。同样以带宽20MHz为例，假设图2中的长训练符号LTF1(或LTF2)的长度为64个采样点，则符号同步电路12可将信号SI的采样点延迟64个时刻并根据延迟后的采样点执行自相关操作。须注意的是，前述第一采样点与第二采样点仅用于区别涉及不同操作的采样点。亦即，涉及前述互相关操作(即图2的步骤S302与S303)的采样点统称为第一采样点，而涉及前述自相关操作(即图2的步骤S304)的采样点统称为第二采样点，以避免混淆。
在步骤S305中，符号同步电路12根据所述自相关操作的操作结果(亦称为自相关结果)修正于步骤S303中获得的结束位置。相较于步骤S303所初步获得的结束位置，经步骤S305修正的结束位置具有更高的精确度。
在图3中步骤S304虽置于步骤S302之后，但本发明不以此为限；步骤S304与S302可同时执行。换言之，当符号同步电路12开始接收信号SI时，即可同时对采样点分别执行基于短训练符号的互相关操作以及基于长训练符号的自相关操作，并分别产生多个所述的互相关结果及多个自相关结果。换言之，信号SI中的部分采样点既涉及互相关操作亦涉及自相关操作，该部分采样点用于互相关操作时即为所述第一采样点，用于自相关操作时即为所述第二采样点。
在一实施例中，符号同步电路12可根据以下方程式(2)获得自相关操作的操作结果(即自相关结果)。在方程式(2)中，A(n)表示时刻n的自相关结果，D表示延迟时刻。例如，D可等于长训练符号的长度(例如64)，D1表示执行一次自相关运算的采样点数量，或称窗口长度。
Figure BDA0001722212940000061
在一实施例中，符号同步电路12每接收到一个采样点，即可以D1为窗口长度，选取D1个采样点执行自相关操作，以产生对应于所接收到的该采样点的自相关结果。在本例中，D1可为X，且X为正整数。符号同步电路12根据X个采样点执行自相关操作的自相关结果下称为第一自相关结果。具体而言，X可为图2中保护间隔符号GI及一个长训练符号LTF1(或LTF2)的总长度，或说是一个长训练符号LTF1(或LTF2)长度的3/2倍，例如96点。因此，符号同步电路12可将第1～96个采样点延后64个时刻后，与第65～160个采样点进行自相关运算，获得时刻96的第一自相关结果。类似地，将第2～97个采样点与第66～161个采样点进行自相关运算，获得时刻97的第一自相关结果。依此类推，符号同步电路12可获得多个第一自相关结果，并从中判断出最大值。符号同步电路12可根据第一自相关结果的最大值获得一修正参数(亦称为第一修正参数)。然后，符号同步电路12可根据第一修正参数修正步骤S303所初步获得的结束位置。
在另一实施例中，D1为Y，且Y为正整数。具体而言，Y可等于图2中长训练符号LTF1(或LTF2)的长度，例如64点。符号同步电路12根据Y个点执行自相关操作的自相关结果下称为第二自相关结果。符号同步电路12可根据多个第二自相关结果获得其中的最小值，并依最小值获得一修正参数(亦称为第二修正参数)。然后，符号同步电路12可根据第二修正参数修正步骤S303所初步获得的结束位置。换言之，在步骤S304与S305中，符号同步电路12可根据自相关操作所选择的不同数目(X或Y)的采样点产生不同修正参数来修正结束位置。
利用步骤S304与S305所得到的修正参数来修正步骤S303初步获得的结束位置的理由，在于步骤S303虽可初步确定每个短训练符号可能的结束位置(如多个采样点依短训练符号长度分组后的第14个群组的各采样点)，但由于符号同步电路12并非必然从信号SI中的第一个短训练符号开始接收到采样点，故无法判断开始计数后的第几个采样点的结束位置是真实的短训练符号部分的结束位置。因此，本实施例中符号同步电路12更利用长训练符号与短训练符号的位置关系，修正并确定最后一个短训练符号(即图2的短训练符号S9)的结束位置。
图5A是根据本发明的一实施例所绘示的修正结束位置的示意图。图5B是根据本发明的一实施例所绘示的第一自相关结果的示意图。在图5B中，横轴的数值表示时刻，且纵轴的数值表示第一自相关结果。
请参照图1、图5A与图5B，在本实施例中，D1为X(例如96)，则所获得的多个第一自相关结果例如是如图5B的曲线51所示。根据曲线51，对应于时刻225的第一自相关结果具有最大值(即曲线51的峰值位置)。根据IEEE 802.11a/n/ac规范的长训练符号部分212的特性，所述第一自相关结果的最大值位置会对应到长训练符号LTF1的结束位置。
符号同步电路12可获得位置P1与P0之间的差值(亦称为第一差值)d1。假设位置P0为158(即图4B的实施例中初步决定的短训练符号部分211的结束位置)，且位置P1为225(即图5B决定的长训练符号LTF1的结束位置)，则符号同步电路12可获得差值d1为67。须注意的是，若差值d1非为短训练符号长度(在本例中为16)的整数倍数，可能是在判断长训练符号的第一自相关结果最大值有误差，则符号同步电路12可将差值d1调整为最接近的16的整数倍数。例如，最接近67且为16的整数倍数的数值为64，故符号同步电路12可将差值d1从67调整为最接近的16的4倍，即64。然后，符号同步电路12可将差值d1视为第一修正参数并根据差值d1修正位置P0。例如，符号同步电路12可判断差值d1是否等于D1(即X)。若差值d1不等于D1，则符号同步电路12可将位置P0与差值d1的和减去D1以获得修正后的结束位置P(0)。在本实施例中，修正后的结束位置P(0)位于时刻126(即P(0)＝158+64-96＝126)。
从另一角度来看，位置P0是根据图4B的曲线42的最大值决定，且位置P1是根据图5B的曲线51的最大值决定。因此，在理想状态下，位置P0应位于短训练符号S0～S9的结束位置(即位置P(0))，且位置P1应位于长训练符号LTF1的结束位置。换言之，在理想状态下，差值d1会等于D1(即X)。然而，在图5A的实施例中，由于符号同步电路12并非必然从信号SI中的第一个短训练符号开始接收到采样点，导致差值d1不等于D1，故符号同步电路12可根据位置P0、D1及差值d1将位置P0修正至位置P(0)，从而获得较精确的短训练符号S0～S9的结束位置。
图6A是根据本发明的一实施例所绘示的修正结束位置的示意图。图6B是根据本发明的一实施例所绘示的第二自相关结果的示意图。在图6B中，横轴的数值表示时刻，且纵轴的数值表示第二自相关结果。
请参照图1、图6A与图6B，在本实施例中，D1为Y(例如64)，则所获得的多个第二自相关结果例如是图6B的曲线61所示。根据曲线61，对应于时刻128的第二自相关结果具有最小值(即曲线61的谷值位置)。根据IEEE 802.11a/n/ac规范的长训练符号部分212的特性，所述第二自相关结果的最小值位置会对应到长训练符号部分212的保护间隔GI的起始位置，亦即短训练符号部分211的结束位置。
符号同步电路12可获得位置P2与P0之间的差值(亦称为第二差值)d2。假设位置P0为158(即图4B的实施例中初步决定的短训练符号部分211的结束位置)，且位置P2为128(即图6B中所决定的保护间隔GI的起始位置)，则符号同步电路12可获得差值d2为-30。须注意的是，如同图5A、5B所示实施例，若差值d2非为16的倍数，可能是在判断长训练符号的第二自相关结果最小值有误差，则符号同步电路12可将差值d2调整为最接近的16的整数倍数。例如，最接近-30且为16的整数倍数的数值为-32，故符号同步电路12可将差值d2从-30调整为-32。然后，符号同步电路12可将差值d2视为第二修正参数并根据差值d2修正位置P0。例如，符号同步电路12可判断差值d2是否等于零。若差值d2不等于零，则符号同步电路12可将位置P0减去差值d2以获得修正后的结束位置P(0)。在本实施例中，修正后的结束位置P(0)位于时刻126(即P(0)＝158+(-32)＝126)。
从另一角度来看，位置P0是根据图4B的曲线42的最大值决定，且位置P2是根据图6B的曲线61的最小值决定。因此，在理想状态下，位置P0与P2皆应位于短训练符号S0～S9的结束位置(即位置P(0))。换言之，在理想状态下，差值d2会等于零。然而，在图6A的实施例中，由于符号同步电路12并非必然从信号SI中的第一个短训练符号开始接收到采样点，导致差值d2不等于零，故根据位置P0及差值d2可将位置P0修正至位置P(0)，从而获得较精确的短训练符号S0～S9的结束位置。
在另一实施例中，符号同步电路12于图3的步骤S304中同时执行D1为X及D1为Y的自相关操作，以分别获得第一自相关结果的最大值及第二自相关结果的最小值。因此，在图3的步骤S305中，所述的第一修正参数与第二修正参数皆可被获得并可搭配(或择一)使用，以更精确地修正步骤S303所初步获得的结束位置。
在一实施例中，在获得第一差值与第二差值后，符号同步电路12可根据第一差值获得一评估值(亦称为第一评估值)，并根据第二差值获得另一评估值(亦称为第二评估值)。第一评估值可反映第一修正参数的精度，而第二评估值可反映第二修正参数的精度。若使用精度较高的修正参数来修正所述结束位置，则对于所述结束位置的修正可具有较高的准确度。符号同步电路12可根据第一评估值与第二评估值使用第一修正参数与第二修正参数的其中之一修正所述结束位置。例如，符号同步电路12可根据第一评估值与第二评估值选择第一修正参数与第二修正参数中精度较高的修正参数来修正图3的步骤S303所初步获得的结束位置。
在一实施例中，当第一差值及第二差值需要修正时，符号同步电路12可根据修正前的第一差值与修正后的第一差值之间的差值(亦称为第三差值)获得第一评估值。例如，第一评估值可等于第三差值或与第三差值有关(例如成正相关)。符号同步电路12可根据修正前的第二差值与修正后的第二差值之间的差值(亦称为第四差值)获得第二评估值。例如，第二评估值可等于第四差值或与第四差值有关(例如成正相关)。此外，符号同步电路12可根据第一评估值评估第一修正参数的精度并根据第二评估值评估第二修正参数的精度。
在一实施例中，第一评估值负相关于第一修正参数的精度，且第二评估值负相关于第二修正参数的精度。因此，若第一评估值大于第二评估，则符号同步电路12可判定第二修正参数的精度高于第一修正参数的精度并使用精度较高的第二修正参数来修正图3的步骤S303所初步获得的结束位置。或者，若第一评估值小于第二评估值，则符号同步电路12可判定第一修正参数的精度高于第二修正参数的精度并使用精度较高的第一修正参数来修正图3的步骤S303所初步获得的结束位置。
以图5A与图6A为例，在一实施例中，符号同步电路12可根据修正前的差值d1(即67)与修正后的差值d1(即64)之间的差值(即第三差值，例如3)来获得第一评估值并根据修正前的差值d2(即-30)与修正后的差值d2(即-32)之间的差值(即第四差值，例如2)来获得第二评估值。在此例中，第一评估值大于第二评估值，故符号同步电路12可判定第二修正参数的精度高于第一修正参数的精度并使用精度较高的第二修正参数来修正位置P0，如图6A的实施例所示。然而，在另一例中，若第一评估值小于第二评估值，则符号同步电路12可判定第一修正参数的精度高于第高修正参数的精度并使用精度较高的第一修正参数来修正位置P0，如图5A的实施例所示。
在一实施例中，符号同步电路12可分别对修改前的第一差值与修改前的第二差值执行取模(mod)等逻辑操作来获得第一评估值与第二评估值，只要所获得的第一评估值与第二评估值可以用来评估第一修正参数与第二修正参数的精度高低即可。例如第一差值为67且第二差值为-30，则符号同步电路12可分别对第一差值及第二差值依短训练符号的长度16取模而获得第一评估值3(即67mod16＝3)与第二评估值2(即-30mod16＝2)。在本例中，由于3大于2，表示第二修正参数的精度可能较高。因此，符号同步电路12可决定根据第二修正参数修正所述结束位置。
此外，在另一实施例中，只要考虑第一差值与第二差值(或第三差值与第四差值)之间的数值关系并据以修正所述结束位置的操作皆属于本发明实施例的范畴。
在一实施例中，在获得图2中的短训练符号S0～S9的结束位置P(0)之后，信令符号部分220的起始位置P(1)(或信令符号SIG的起始位置)可根据结束位置P(0)而决定。例如，可将结束位置P(0)加上长训练符号部分212的长度而获得起始位置P(1)。藉此，处理电路13即可根据所获得的信令符号部分220的起始位置P(1)而对正确的符号区间进行快速傅立叶转换，有利于减少符号间干扰(ISI)。
须注意的是，虽然前述实施例皆是以带宽为20MHz作为范例进行说明，然而，在带宽为40MHz或80MHz的状况下，每一短训练符号的长度已知分别为32及64采样点，每一长训练符号的长度则分别为128及256采样点。此外，长训练符号的保护间隔的长度为长训练符号长度的1/2，且保护间隔的数据与每个长训练符号后半段的数据相同。本领域技术人员应可根据上述实施例说明知晓如何调整自相关操作与互相关操作的运算规则并据以根据运算结果执行后续操作，在此便不赘述。
图7是根据本发明的一实施例所绘示的信号接收电路的示意图。请参照图7，信号接收电路70包括接收电路71、符号同步电路72及处理电路73。接收电路71可包括天线711、模拟数字转换器712及自动增益控制器713。天线711用以接收信号SI。模拟数字转换器712用以信号SI执行模拟数字转换。自动增益控制器713用以对信号SI执行放大、滤波及/或通道补偿等自动增益控制。
符号同步电路72连接至接收电路71。符号同步电路72用以确定信号SI中供FFT进行转换的符号起始位置，以完成对信号SI的时序同步。符号同步电路72可包括取样电路、锁相回路(phase-locked loops)电路、延迟锁定回路(delay-locked loops)电路、定时恢复(timing recovery)电路、缓冲器(buffer)、处理器及各式控制器的至少其中一者以完成前述功能，本发明不加以限制。
处理电路73连接至符号同步电路72。处理电路73可包括循环前缀移除器731、串列/并列转换器732、快速傅立叶转换器733、解调器734及通道估计电路735。循环前缀移除器731用以对符号同步电路72的输出执行循环前缀移除。串列/并列转换器732用以对循环前缀移除器731的输出执行串列/并列转换。快速傅立叶转换器733用以对串列/并列转换器732的输出执行快速傅立叶转换。解调器734用以对快速傅立叶转换器733的输出执行解调变并输出信号SO(亦称为输出信号)。通道估计电路735用以对快速傅立叶转换器733的输出执行通道估计并据以控制解调器734。
综上所述，本发明可克服传统上只使用信号的互相关结果或自相关结果而可能发生的定位误差，以更精确地对输入信号的符号结束位置(或前导结束位置)进行定位，即使在信噪比低下的情况也具有较佳的定位效果，减少后续需要重复校正的时间。此外，本发明可有效提高信号接收电路对输入信号执行符号同步的效率。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (20)

1.一种符号同步方法，包括：
接收输入信号，其中该输入信号包括多个符号；
依该多个符号中的第一类型符号的已知序列对该输入信号的多个第一采样点执行互相关操作以获得多个互相关结果；
累加该多个互相关结果以获得该第一类型符号的结束位置；
依该多个符号中的第二类型符号的长度延迟该输入信号的多个第二采样点以执行自相关操作；以及
根据该自相关操作的操作结果修正该结束位置。
2.如权利要求1所述的符号同步方法，其特征在于，累加该多个互相关结果以获得该结束位置的步骤包括：
累加该多个互相关结果以获得多个累加结果；以及
根据该多个累加结果的最大值获得该结束位置。
3.如权利要求1所述的符号同步方法，其特征在于，依该第二类型符号的该长度延迟该输入信号的该多个第二采样点以执行该自相关操作的步骤包括：
以X为窗口长度执行该自相关操作以获得对应于该多个第二采样点的多个第一自相关结果，其中X为正整数；以及
根据该多个第一自相关结果的最大值获得第一修正参数，
其中根据该自相关操作的该操作结果修正该结束位置的步骤包括：
根据该第一修正参数修正该结束位置。
4.如权利要求3所述的符号同步方法，其特征在于，根据该第一修正参数修正该结束位置的步骤包括：
若该第一修正参数与该结束位置之间的第一差值不等于X，根据该第一差值与X修正该结束位置。
5.如权利要求1所述的符号同步方法，其特征在于，依该第二类型符号的该长度延迟该输入信号的该多个第二采样点以执行该自相关操作的步骤包括：
以Y为窗口长度执行该自相关操作以获得对应于该多个第二采样点的多个第二自相关结果，其中Y为正整数；以及
根据该多个第二自相关结果的最小值获得第二修正参数，
其中根据该自相关操作的该操作结果修正该结束位置的步骤包括：
根据该第二修正参数修正该结束位置。
6.如权利要求5所述的符号同步方法，其特征在于，根据该第二修正参数修正该结束位置的步骤包括：
若该第二修正参数与该结束位置之间的第二差值不等于零，根据该第二差值修正该结束位置。
7.如权利要求3所述的符号同步方法，其特征在于，依该第二类型符号的该长度延迟该输入信号的该多个第二采样点以执行该自相关操作的步骤更包括：
以Y为该窗口长度执行该自相关操作以获得对应于该多个第二采样点的多个第二自相关结果，其中Y为正整数，且X不等于Y；以及
根据该多个第二自相关结果的最小值获得第二修正参数，
其中根据该第一修正参数修正该结束位置的步骤包括：
根据该第一修正参数与该第二修正参数修正该结束位置。
8.如权利要求7所述的符号同步方法，其特征在于，根据该第一修正参数与该第二修正参数修正该结束位置的步骤包括：
获得该第一修正参数与该结束位置之间的第一差值；
根据该第一差值获得第一评估值，其中该第一评估值反映该第一修正参数的精度；
获得该二修正参数与该结束位置之间的第二差值；
根据该第二差值获得第二评估值，其中该第二评估值反映该第二修正参数的精度；以及
根据该第一评估值与该第二评估值使用该第一修正参数与该第二修正参数的其中之一修正该结束位置。
9.如权利要求1所述的符号同步方法，其特征在于，该输入信号符合IEEE 802.11系列无线通讯标准，且该多个符号属于该输入信号的前导。
10.如权利要求1所述的符号同步方法，更包括：
根据该结束位置获得该输入信号的信令符号的起始位置。
11.一种信号接收电路，包括：
接收电路，用以接收输入信号，其中该输入信号包括多个符号；以及
符号同步电路，连接至该接收电路，并且用以依该多个符号中的第一类型符号的已知序列对该输入信号的多个第一采样点执行互相关操作以获得多个互相关结果，以及用以依该多个符号中的第二类型符号的长度延迟该输入信号的多个第二采样点以执行自相关操作，
其中该符号同步电路更用以累加该多个互相关结果以获得该第一类型符号的结束位置，并根据该自相关操作的操作结果修正该结束位置。
12.如权利要求11所述的信号接收电路，其特征在于，该符号同步电路累加该多个互相关结果以获得该结束位置的操作包括：
累加该多个互相关结果以获得多个累加结果；以及
根据该多个累加结果的最大值获得该结束位置。
13.如权利要求11所述的信号接收电路，其特征在于，该符号同步电路依该第二类型符号的该长度延迟该输入信号的该多个第二采样点以执行该自相关操作的操作包括：
以X为窗口长度执行该自相关操作以获得对应于该多个第二采样点的多个第一自相关结果，其中X为正整数；以及
根据该多个第一自相关结果的最大值获得第一修正参数，
其中该符号同步电路根据该自相关操作的该操作结果修正该结束位置的操作包括：
根据该第一修正参数修正该结束位置。
14.如权利要求13所述的信号接收电路，其特征在于，该符号同步电路根据该第一修正参数修正该结束位置的操作包括：
若该第一修正参数与该结束位置之间的第一差值不等于X，根据该第一差值与X修正该结束位置。
15.如权利要求11所述的信号接收电路，其特征在于，该符号同步电路依该第二类型符号的该长度延迟该输入信号的该多个第二采样点以执行该自相关操作的操作包括：
以Y为窗口长度执行该自相关操作以获得对应于该多个第二采样点的多个第二自相关结果，其中Y为正整数；以及
根据该多个第二自相关结果的最小值获得第二修正参数，
其中该符号同步电路根据该自相关操作的该操作结果修正该结束位置的操作包括：
根据该第二修正参数修正该结束位置。
16.如权利要求15所述的信号接收电路，其特征在于，该符号同步电路根据该第二修正参数修正该结束位置的操作包括：
若该第二修正参数与该结束位置之间的第二差值不等于零，根据该第二差值修正该结束位置。
17.如权利要求13所述的信号接收电路，其特征在于，该符号同步电路依该第二类型符号的该长度延迟该输入信号的该多个第二采样点以执行该自相关操作的操作更包括：
以Y为该窗口长度执行该自相关操作以获得对应于该多个第二采样点的多个第二自相关结果，其中Y为正整数，且X不等于Y；以及
根据该多个第二自相关结果的最小值获得第二修正参数，
其中该符号同步电路根据该第一修正参数修正该结束位置的操作包括：
根据该第一修正参数与该第二修正参数修正该结束位置。
18.如权利要求17所述的信号接收电路，其特征在于，该符号同步电路根据该第一修正参数与该第二修正参数修正该结束位置的操作包括：
获得该第一修正参数与该结束位置之间的第一差值；
根据该第一差值获得第一评估值，其中该第一评估值反映该第一修正参数的精度；
获得该二修正参数与该结束位置之间的第二差值；
根据该第二差值获得第二评估值，其中该第二评估值反映该第二修正参数的精度；以及
根据该第一评估值与该第二评估值使用该第一修正参数与该第二修正参数的其中之一修正该结束位置。
19.如权利要求11所述的信号接收电路，其特征在于，该输入信号符合IEEE 802.11系列无线通讯标准，且该多个符号属于该输入信号的前导。
20.如权利要求11所述的信号接收电路，其特征在于，该符号同步电路更用以根据该结束位置获得该输入信号的信令符号的起始位置。
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