CN110690641A - 用于冷原子干涉仪激光输出控制的参考频率源装置及方法 - Google Patents

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Abstract

本发明涉及一种用于冷原子干涉仪激光输出控制的参考频率源装置及方法，其技术特点是：通过上位机用户界面设置参考频率源的输出模式、输出频率和时间参数，通过倍频器将DDS芯片的输出信号与外部高稳时间基准同步；FPGA芯片接收到上位机用户界面的模式指令和参数后，向DDS发送控制字，在外部触发信号和内部定时器的控制下，按照用户设置控制DDS输出定频、动态跳频或扫频信号。本发明设计合理，具有功能完善、结构简便、应用灵活性和可移植性好等特点，能够克服现有国内外各项技术方案复杂的电路结构设计和繁冗的模块间信号通路连接等问题，有利于集成化、小型化和提高控制稳定性。

Description

用于冷原子干涉仪激光输出控制的参考频率源装置及方法
技术领域
本发明属于冷原子干涉技术领域，尤其是一种用于冷原子干涉仪激光输出控制的参考频率源装置及方法。
背景技术
冷原子干涉是一种物质波干涉技术，通过精确的激光操控使原子发生内态干涉，利用萨格纳克效应可获得敏感轴方向上的高精度加速度信息，在重力、旋转角速度测量等领域具有极大的发展潜力。
冷原子干涉测量依赖于激光在频率、相位噪声和时序开关方面的精确控制。特别地，针对冷原子干涉仪小型化、集成化和商用化的研究，一般将两台激光器的输出光拍频信号锁定于一个高稳时间基准(比如原子钟)同步的高精度参考频率源，通过参考频率源的动态频率变化，实现激光的分时复用输出控制，从而大大简化了系统体积和成本。
目前国内外报道的冷原子干涉仪的参考频率源大多采用商用信号源或直接数字频率合成(DDS)芯片配合外部嵌入式处理器实现。由于商用信号源体积大、成本高，因此，针对特定需求场合应用适应性较差。现有的采用单片机控制DDS芯片的技术方案存在着控制模式较为单一、频率信号输出灵活性较差的问题，因而仅适用于少数几种激光的等时间间隔输出控制，不能够很好地满足冷原子干涉激光操控集成化、小型化的需求。现有的采用ARM+CPLD控制DDS芯片的技术方案虽然在频率信号输出灵活性方面有一定改善，但该技术方案搭建的装置结构复杂，装置内模块间信号传输通路多，不利于装置集成和控制的稳定性。
发明内容
本发明的目的在于克服上述现有技术存在的不足，提供一种用于冷原子干涉仪激光输出控制的参考频率源装置及方法。
本发明解决其技术问题是采取以下技术方案实现的：
一种用于冷原子干涉仪激光输出控制的参考频率源装置，包括：
上位机，用于用户设置参考频率源的输出模式以及不同输出模式下的输出频率和时间参数；
倍频器，用于实现参考频率源装置的外部时间基准同步，负责接收外部高稳时间基准信号，将其倍频后输出至DDS芯片，作为DDS芯片的参考时钟输入；
FPGA芯片，用于获取上位机传递过来的输出模式指令、频率控制字参数和时间参数，并根据模式指令选择将对应参数发送到DDS芯片中，同时接收外部触发信号，同步触发并定时控制DDS芯片的频率输出；
DDS芯片，接收来自倍频器的参考时钟信号，使输出频率与外部时间基准同步，同时负责接收FPGA芯片发送过来的控制字和触发信号，进行相应的设置和频率输出，其输出频率作为参考频率源装置的最终输出，可用于冷原子干涉仪激光输出控制环路的锁定。
进一步，所述上位机、倍频器、FPGA芯片及DDS芯片之间的连接关系为：上位机的第一信号输出端通过UART接口与FPGA芯片的第一信号输入端相连；所述倍频器的第一信号输入端为参考频率源装置的外部高稳时间基准输入端，所述倍频器的第一信号输出端通过射频连接器与DDS芯片的第一信号输入端相连；所述FPGA芯片的第二信号输入端为参考频率源装置的外部触发信号输入端，所述FPGA芯片的第一信号输出端通过SPI与DDS芯片的第二信号输入端相连，所述FPGA芯片的第二信号输出端通过电气连接与DDS芯片的第三信号输入端相连；所述DDS芯片的第一信号输出端为参考频率源装置的最终输出端。
进一步，所述参考频率源的输出模式包括定频模式、跳频模式、扫频模式。
一种用于冷原子干涉仪激光输出控制的参考频率源装置的方法，包括以下步骤：
步骤S1、DDS芯片初始化配置，FPGA芯片通过配置DDS芯片各功能引脚电平，以及通过SPI修改DDS芯片内部控制寄存器的内容实现对DDS芯片主频时钟、输出信号幅度、内部RAM工作模式、默认profile的配置；
步骤S2、发送默认频率控制字到DDS芯片执行更新，FPGA芯片程序内部预先设定好一个DDS芯片默认输出频率，通过SPI将其发送到DDS芯片芯片的profile0寄存器，触发DDS芯片执行更新后，DDS芯片输出该默认频率；
步骤S3、接收上位机模式指令代码，FPGA芯片接收来自上位机的模式指令代码参数，根据参数值选择进入不同程序段，对于不同参考频率源的输出模式分别进行处理。
进一步，所述参考频率源的输出模式包括定频模式、跳频模式、扫频模式，所述步骤3对于不同参考频率源的输出模式的处理方法为：
所述定频输出模式处理方法包括以下步骤：
步骤S4-1-1、接收上位机发送的定频频率控制字；
步骤S4-1-2、发送定频频率控制字到DDS芯片的profile0寄存器；
步骤S4-1-3、等待外部触发信号；
步骤S4-1-4、触发DDS芯片执行更新后，DDS芯片输出定频频率信号；
步骤S4-1-5、返回步骤S3，等待上位机发送新的模式指令；
所述跳频输出模式处理方法包括以下步骤：
步骤S4-2-1、接收上位机发送的8个跳频频率控制字和对应的8个定时器控制字；
步骤S4-2-2、将接收到的8个跳频频率控制字分别发送到DDS芯片芯片的8个Profile中；
步骤S4-2-3、根据接收到的8个定时器控制字，分别配置8个输出频率对应的控制定时器；
步骤S4-2-4、等待外部触发信号；
步骤S4-2-5、触发DDS芯片执行更新后，DDS芯片输出profile0中的f1频率信号；
步骤S4-2-6、等待定时器T1定时结束；
步骤S4-2-7、触发DDS芯片执行更新后，DDS芯片输出profile1中的f2频率信号；
步骤S4-2-8、等待定时器T2定时结束；
步骤S4-2-9、触发DDS芯片执行更新后，DDS芯片输出profile2中的f3频率信号；
步骤S4-2-10、等待定时器T3定时结束；
步骤S4-2-11、触发DDS芯片执行更新后，DDS芯片输出profile3中的f4频率信号；
步骤S4-2-12、等待定时器T4定时结束；
步骤S4-2-13、触发DDS芯片执行更新后，DDS芯片输出profile4中的f5频率信号；
步骤S4-2-14、等待定时器T5定时结束；
步骤S4-2-15、触发DDS芯片执行更新后，DDS芯片输出profile5中的f6频率信号；
步骤S4-2-16、等待定时器T6定时结束；
步骤S4-2-17、触发DDS芯片执行更新后，DDS芯片输出profile6中的f7频率信号；
步骤S4-2-18、等待定时器T7定时结束；
步骤S4-2-19、触发DDS芯片执行更新后，DDS芯片输出profile7中的f8频率信号；
步骤S4-2-20、等待定时器T8定时结束；
步骤S4-2-21、触发DDS芯片执行更新后，DDS芯片输出profile0中的f1频率信号；
步骤S4-2-22、返回步骤S3，等待上位机发送新的模式指令；
所述扫频输出模式处理方法包括以下步骤：
步骤S4-3-1、接收上位机发送的扫频频率控制字和定时器控制字；
步骤S4-3-2、将接收到的扫频频率控制字依次发送到DDS芯片芯片RAM的不同地址中；
步骤S4-3-3、根据定时器控制字配置DDS芯片RAM profile控制寄存器的参数；
步骤S4-3-4、等待外部触发信号；
步骤S4-3-5、触发DDS芯片执行更新后，DDS芯片内部RAM进行定时采样切换地址播放，输出扫频信号；
步骤S4-3-6、等待保持时间定时器Th定时结束；
步骤S4-3-7、发送扫频起始频率控制字到DDS芯片的profile0寄存器，触发DDS芯片执行更新后，DDS芯片输出fs频率信号；
步骤S4-3-8、返回步骤S3，等待上位机发送新的模式指令。
本发明的优点和积极效果是：
1、本发明功能丰富，可满足冷原子干涉中激光输出控制的各种模式需求，上位机界面人机交互友好，可移植性强，便于嵌入到冷原子干涉测量的主控制程序中，可跟踪干涉测量过程进行实时动态参数更改。
2、本发明可通过其内部倍频器实现装置输出频率与外部高稳时间基准信号的同步，能够满足冷原子干涉激光频率稳定性、相位噪声性能提升的要求。
3、本发明仅采用一个FPGA芯片即可实现外部触发同步时序频率输出控制和复杂时序模式下的定时频率输出控制，不仅在激光输出控制功能上更加完善，同时还避免了现有技术方案通过ARM进行输出频率控制，通过CPLD进行输出时序控制所带来的复杂硬件电路结构设计、多模块信号通路连接和多器件同步时钟设计等问题，其结构简便有利于系统集成，模块间信号通路简单有利于激光输出控制的稳定可靠。
4、本发明设计合理，具有功能完善、结构简便、应用灵活性和可移植性好等特点，能够克服现有国内外各项技术方案复杂的电路结构设计和繁冗的模块间信号通路连接等问题，有利于集成化、小型化和提高控制稳定性。
附图说明
图1是本发明的参考频率源装置原理结构框图；
图2是本发明的参考频率源装置上位机用户界面图；
图3是本发明的参考频率源装置输出频率时序流程图；
图4是本发明的参考频率源装置内部FPGA芯片程序执行流程图。
具体实施方式
以下结合附图对本发明的实施做进一步详述。
一种用于冷原子干涉仪激光输出控制的参考频率源装置及方法，如图1所示，包括上位机、FPGA芯片、DDS芯片和倍频器，通过上位机实现人机交互功能，通过倍频器实现外部时间基准同步功能，通过FPGA芯片实现跟踪用户需求、满足复杂时序控制要求的频率输出控制，通过DDS芯片实现装置最终频率信号的输出功能。下面对各个部分分别进行说明：
上位机，用于用户设置参考频率源的输出模式，包括定频模式、跳频模式、扫频模式，以及设置不同输出模式下的输出频率和时间参数；
倍频器，用于实现参考频率源装置的外部时间基准同步，负责接收外部高稳时间基准信号，将其倍频后输出至DDS芯片，作为DDS芯片的参考时钟输入；
现场可编程逻辑门阵列(FPGA)芯片，用于获取上位机用户界面传递过来的输出模式指令、频率控制字参数和时间参数，并根据模式指令选择将对应参数发送到DDS芯片中，同时接收外部触发信号，同步触发并定时控制DDS芯片的频率输出；
DDS芯片，接收来自倍频器的参考时钟信号，使输出频率与外部时间基准同步，同时负责接收FPGA芯片发送过来的控制字和触发信号，进行相应的设置和频率输出，其输出频率作为参考频率源装置的最终输出，可用于冷原子干涉仪激光输出控制。
上述各个设备之间的连接关系为：上位机的第一信号输出端通过异步收发传输器(UART)接口与所述FPGA芯片的第一信号输入端相连；所述倍频器的第一信号输入端为所述参考频率源装置的外部高稳时间基准输入端，所述倍频器的第一信号输出端通过射频连接器与所述DDS芯片的第一信号输入端相连；所述FPGA芯片的第二信号输入端为所述参考频率源装置的外部触发信号输入端，所述FPGA芯片的第一信号输出端通过串行外设接口(SPI)与所述DDS芯片的第二信号输入端相连，所述FPGA芯片的第二信号输出端通过电气连接与所述DDS芯片的第三信号输入端相连；所述DDS芯片的第一信号输出端为所述参考频率源装置的最终输出端。
本发明通过上位机用户界面设置所述参考频率源的输出模式、输出频率和时间参数，通过倍频器将DDS芯片的输出信号与外部高稳时间基准(如原子钟)同步。FPGA芯片接收到上位机用户界面的模式指令和参数后，向DDS发送控制字，在外部触发信号和内部定时器的控制下，按照用户设置控制DDS输出定频、动态跳频或扫频信号。
图2给出了上位机用户界面示意图。上位机的用户界面为参考频率源装置的用户控制界面，采集用户输入，上位机采用一台带有UART接口的计算机实现，用户界面采用基于LabVIEW的图形描述语言编写。用户首先设置上位机与FPGA芯片通信连接的端口名称，然后通过下拉菜单选择所述参考频率源装置的输出模式，设置为定频模式、跳频模式或者扫频模式中的一种，并输入对应模式下的频率和时间参数。在程序运行过程中，输出模式、频率和时间参数可随时更改。
上位机用户设置的不同频率输出模式以指令代码的形式通过UART接口发送到FPGA芯片中，用户设置频率参数由DDS相位累加原理公式(1)换算为十六进制频率控制字发送到FPGA芯片中，
Figure BDA0002228843780000051
其中，FTW为换算得到的频率控制字，fo为输出频率，fc为DDS相位累加器工作时钟频率，M为DDS相位累加器的位宽；用户设置时间参数由FPGA芯片定时器计算公式(2)换算为定时器控制字发送到FPGA芯片中，
TTW＝t·fp (2)
其中，TTW为换算得到的定时器控制字，t为用户设置的时间参数，单位为μs，fp为FPGA芯片工作频率，单位为MHz。
图3给出了参考频率源装置在不同输出模式下的输出频率时序流程图，说明如下：
在定频模式下，用户通过上位机用户界面设置一个输出频率值，上位机后台控制程序将该频率值换算为频率控制字发送给FPGA芯片。在检测到外部触发信号后，所述参考频率源恒定的输出该定频频率信号fd，直至下一次输出模式切换或频率参数更改并再次收到外部触发信号。所述参考频率源的定频模式可用于冷原子干涉仪激光输出控制环路的锁定调试测试阶段。
在跳频模式下，用户通过上位机用户界面可设置最多八个输出频率值，分别为f1、f2、f3、f4、f5、f6、f7、f8，以及每个频率的持续时间，分别为T1、T2、T3、T4、T5、T6、T7、T8。上位机后台控制程序将8个输出频率值分别换算为8个频率控制字发送给FPGA芯片，将8个持续时间分别换算为8个定时器控制字发送给FPGA芯片。在检测到外部触发信号后，所述参考频率源根据用户设置的频率和持续时间依次输出八个频率信号。待第八个频率信号f8输出并持续T8后，参考频率源会输出f1频率信号并保持，直至输出模式切换或用户参数更改并再次收到外部触发信号。所述参考频率源的跳频模式可用于冷原子干涉测量中控制激光器输出冷却光、亚冷却光、吹走光、拉曼选速光、拉曼π/2-π-π/2三种脉冲光和探测光，实现覆盖整个干涉测量过程的激光输出控制。
在扫频模式下，用户通过上位机用户界面设置频率扫描的起始频率点fs、终止频率点fe、扫描频率点数N、扫频时间Ts和保持时间Th五个参数。上位机后台执行程序根据设置的扫频点数计算得到N个扫频频率值并换算为对应的N个频率控制字发送给FPGA芯片，根据扫频时间Ts计算得到N-1个时间隔并换算为对应的N-1个定时器控制字发送给FPGA芯片。在检测到外部触发信号后，所述参考频率源在Ts时间内输出从fs线性扫描到fe的频率信号，并在终止频率点fe处保持Th时间，然后输出起始频率点fs并保持，直至输出模式切换或用户参数更改并再次收到外部触发信号。所述参考频率源的扫频模式可用于冷原子干涉测量中拉曼光干涉实验的激光输出控制。
DDS芯片的参考时钟由外部时间基准信号经倍频器传递而来，通过DDS芯片内部的锁相环路进行可编程倍频，使DDS芯片工作频率最高可达到GHz量级。DDS芯片内部产生信号的核心模块为相位累加器，相位累加器在DDS芯片工作时钟的驱动下，对接收到的频率控制字进行累加并转换为幅度码，控制内部数模转换模块输出信号幅度。根据所述参考频率源的输出频率模式需求，相位累加器数据来源可采用DDS内部的单频profile寄存器或内部RAM。以ADI公司的DDS芯片AD9910为例，其内部包含8个profile寄存器，每个寄存器内部可存储频率控制字、相位偏移字、输出振幅比例参数；同时包含深度为1024宽度为32位的RAM存储单元，可存储频率控制字、相位偏移字或输出振幅比例参数。在单频模式下，使用DDS芯片内部的单频profile寄存器作为数据源驱动相位累加器工作。FPGA芯片发送过来的频率控制字信息存储profile0寄存器中，然后通过定时触发控制DDS芯片输出单频频率。在跳频模式下，使用DDS芯片内部的单频profile寄存器作为数据源驱动相位累加器工作。FPGA芯片发送过来的各个跳频频率控制字信息分别存储在profile0～profile7寄存器中，然后通过定时触发控制DDS芯片的profile控制引脚，切换不同的profile寄存器作为数据源驱动相位累加器工作，从而实现不同频率的跳频时序控制输出。在扫频模式下，DDS芯片内部RAM作为数据源驱动相位累加器工作。FPGA芯片将扫频频率点控制字依次发送到RAM的不同地址中，根据定时器控制字配置RAM profile控制寄存器，定时更新驱动相位累加器的RAM地址，从而实现扫频频率的播放模式输出。
FPGA芯片内部程序采用Verilog HDL语言编写，通过有限状态机状态跳转实现顺序流程控制。如图4所示，参考频率源装置内部FPGA芯片处理流程如下：
步骤S1：DDS初始化配置，FPGA通过配置DDS各功能引脚电平，以及通过SPI修改DDS内部控制寄存器的内容实现对DDS主频时钟、输出信号幅度、内部RAM工作模式、默认profile等的配置；
步骤S2：发送默认频率控制字到DDS执行更新，FPGA程序内部预先设定好一个DDS默认输出频率，通过SPI将其发送到DDS芯片的profile0寄存器，触发DDS执行更新后，DDS输出该默认频率；
步骤S3：接收上位机模式指令代码，FPGA接收来自上位机的模式指令代码参数，根据参数值选择进入不同程序段，分别对应于定频输出模式、跳频输出模式和扫频输出模式；
定频输出模式：
步骤S4-1-1：接收上位机发送的定频频率控制字；
步骤S4-1-2：发送定频频率控制字到DDS的profile0寄存器；
步骤S4-1-3：等待外部触发信号；
步骤S4-1-4：触发DDS执行更新后，DDS输出定频频率信号；
步骤S4-1-5：返回步骤S3，等待上位机发送新的模式指令。
跳频输出模式：
步骤S4-2-1：接收上位机发送的8个跳频频率控制字和对应的8个定时器控制字；
步骤S4-2-2：将接收到的8个跳频频率控制字分别发送到DDS芯片的8个Profile中；
步骤S4-2-3：根据接收到的8个定时器控制字，分别配置8个输出频率对应的控制定时器；
步骤S4-2-4：等待外部触发信号；
步骤S4-2-5：触发DDS执行更新后，DDS输出profile0中的f1频率信号；
步骤S4-2-6：等待定时器T1定时结束；
步骤S4-2-7：触发DDS执行更新后，DDS输出profile1中的f2频率信号；
步骤S4-2-8：等待定时器T2定时结束；
步骤S4-2-9：触发DDS执行更新后，DDS输出profile2中的f3频率信号；
步骤S4-2-10：等待定时器T3定时结束；
步骤S4-2-11：触发DDS执行更新后，DDS输出profile3中的f4频率信号；
步骤S4-2-12：等待定时器T4定时结束；
步骤S4-2-13：触发DDS执行更新后，DDS输出profile4中的f5频率信号；
步骤S4-2-14：等待定时器T5定时结束；
步骤S4-2-15：触发DDS执行更新后，DDS输出profile5中的f6频率信号；
步骤S4-2-16：等待定时器T6定时结束；
步骤S4-2-17：触发DDS执行更新后，DDS输出profile6中的f7频率信号；
步骤S4-2-18：等待定时器T7定时结束；
步骤S4-2-19：触发DDS执行更新后，DDS输出profile7中的f8频率信号；
步骤S4-2-20：等待定时器T8定时结束；
步骤S4-2-21：触发DDS执行更新后，DDS输出profile0中的f1频率信号；
步骤S4-2-22：返回步骤S3，等待上位机发送新的模式指令。
扫频输出模式：
步骤S4-3-1：接收上位机发送的扫频频率控制字和定时器控制字；
步骤S4-3-2：将接收到的扫频频率控制字依次发送到DDS芯片RAM的不同地址中；
步骤S4-3-3：根据定时器控制字配置DDS RAM profile控制寄存器的参数；
步骤S4-3-4：等待外部触发信号；
步骤S4-3-5：触发DDS执行更新后，DDS内部RAM进行定时采样切换地址播放，输出扫频信号；
步骤S4-3-6：等待保持时间定时器Th定时结束；
步骤S4-3-7：发送扫频起始频率控制字到DDS的profile0寄存器，触发DDS执行更新后，DDS输出fs频率信号；
步骤S4-3-8：返回步骤S3，等待上位机发送新的模式指令。
本发明未述及之处适用于现有技术。
需要强调的是，本发明所述的实施例是说明性的，而不是限定性的，因此本发明包括并不限于具体实施方式中所述的实施例，凡是由本领域技术人员根据本发明的技术方案得出的其他实施方式，同样属于本发明保护的范围。

Claims (5)

1.一种用于冷原子干涉仪激光输出控制的参考频率源装置，其特征在于包括：
上位机，用于用户设置参考频率源的输出模式以及不同输出模式下的输出频率和时间参数；
倍频器，用于实现参考频率源装置的外部时间基准同步，负责接收外部高稳时间基准信号，将其倍频后输出至DDS芯片，作为DDS芯片的参考时钟输入；
FPGA芯片，用于获取上位机传递过来的输出模式指令、频率控制字参数和时间参数，并根据模式指令选择将对应参数发送到DDS芯片中，同时接收外部触发信号，同步触发并定时控制DDS芯片的频率输出；
DDS芯片，接收来自倍频器的参考时钟信号，使输出频率与外部时间基准同步，同时负责接收FPGA芯片发送过来的控制字和触发信号，进行相应的设置和频率输出，其输出频率作为参考频率源装置的最终输出，可用于冷原子干涉仪激光输出控制光拍频锁相环路的锁定。
2.根据权利要求1所述的用于冷原子干涉仪激光输出控制的参考频率源装置，其特征在于：所述上位机、倍频器、FPGA芯片及DDS芯片之间的连接关系为：上位机的第一信号输出端通过通用UART接口与FPGA芯片的第一信号输入端相连；所述倍频器的第一信号输入端为参考频率源装置的外部高稳时间基准输入端，所述倍频器的第一信号输出端通过射频连接器与DDS芯片的第一信号输入端相连；所述FPGA芯片的第二信号输入端为参考频率源装置的外部触发信号输入端，所述FPGA芯片的第一信号输出端通过SPI与DDS芯片的第二信号输入端相连，所述FPGA芯片的第二信号输出端通过电气连接与DDS芯片的第三信号输入端相连；所述DDS芯片的第一信号输出端为参考频率源装置的最终输出端。
3.根据权利要求1或2所述的用于冷原子干涉仪激光输出控制的参考频率源装置，其特征在于：所述参考频率源的输出模式包括定频模式、跳频模式、扫频模式。
4.一种如权利要求1至3任一项所述用于冷原子干涉仪激光输出控制的参考频率源装置的方法，其特征在于包括以下步骤：
步骤S1、DDS芯片初始化配置，FPGA芯片通过配置DDS芯片各功能引脚电平，以及通过SPI修改DDS芯片内部控制寄存器的内容实现对DDS芯片主频时钟、输出信号幅度、内部RAM工作模式、默认profile的配置；
步骤S2、发送默认频率控制字到DDS芯片执行更新，FPGA芯片程序内部预先设定好一个DDS芯片默认输出频率，通过SPI将其发送到DDS芯片芯片的profile0寄存器，触发DDS芯片执行更新后，DDS芯片输出该默认频率；
步骤S3、接收上位机模式指令代码，FPGA芯片接收来自上位机的模式指令代码参数，根据参数值选择进入不同程序段，对于不同参考频率源的输出模式分别进行处理。
5.根据权利要求4所述用于冷原子干涉仪激光输出控制的参考频率源装置的方法，其特征在于：所述参考频率源的输出模式包括定频模式、跳频模式、扫频模式，所述步骤3对于不同参考频率源的输出模式的处理方法为：
所述定频输出模式处理方法包括以下步骤：
步骤S4-1-1、接收上位机发送的定频频率控制字；
步骤S4-1-2、发送定频频率控制字到DDS芯片的profile0寄存器；
步骤S4-1-3、等待外部触发信号；
步骤S4-1-4、触发DDS芯片执行更新后，DDS芯片输出定频频率信号；
步骤S4-1-5、返回步骤S3，等待上位机发送新的模式指令；
所述跳频输出模式处理方法包括以下步骤：
步骤S4-2-1、接收上位机发送的8个跳频频率控制字和对应的8个定时器控制字；
步骤S4-2-2、将接收到的8个跳频频率控制字分别发送到DDS芯片芯片的8个Profile中；
步骤S4-2-3、根据接收到的8个定时器控制字，分别配置8个输出频率对应的控制定时器；
步骤S4-2-4、等待外部触发信号；
步骤S4-2-5、触发DDS芯片执行更新后，DDS芯片输出profile0中的f1频率信号；
步骤S4-2-6、等待定时器T1定时结束；
步骤S4-2-7、触发DDS芯片执行更新后，DDS芯片输出profile1中的f2频率信号；
步骤S4-2-8、等待定时器T2定时结束；
步骤S4-2-9、触发DDS芯片执行更新后，DDS芯片输出profile2中的f3频率信号；
步骤S4-2-10、等待定时器T3定时结束；
步骤S4-2-11、触发DDS芯片执行更新后，DDS芯片输出profile3中的f4频率信号；
步骤S4-2-12、等待定时器T4定时结束；
步骤S4-2-13、触发DDS芯片执行更新后，DDS芯片输出profile4中的f5频率信号；
步骤S4-2-14、等待定时器T5定时结束；
步骤S4-2-15、触发DDS芯片执行更新后，DDS芯片输出profile5中的f6频率信号；
步骤S4-2-16、等待定时器T6定时结束；
步骤S4-2-17、触发DDS芯片执行更新后，DDS芯片输出profile6中的f7频率信号；
步骤S4-2-18、等待定时器T7定时结束；
步骤S4-2-19、触发DDS芯片执行更新后，DDS芯片输出profile7中的f8频率信号；
步骤S4-2-20、等待定时器T8定时结束；
步骤S4-2-21、触发DDS芯片执行更新后，DDS芯片输出profile0中的f1频率信号；
步骤S4-2-22、返回步骤S3，等待上位机发送新的模式指令；
所述扫频输出模式处理方法包括以下步骤：
步骤S4-3-1、接收上位机发送的扫频频率控制字和定时器控制字；
步骤S4-3-2、将接收到的扫频频率控制字依次发送到DDS芯片芯片RAM的不同地址中；
步骤S4-3-3、根据定时器控制字配置DDS芯片RAM profile控制寄存器的参数；
步骤S4-3-4、等待外部触发信号；
步骤S4-3-5、触发DDS芯片执行更新后，DDS芯片内部RAM进行定时采样切换地址播放，输出扫频信号；
步骤S4-3-6、等待保持时间定时器Th定时结束；
步骤S4-3-7、发送扫频起始频率控制字到DDS芯片的profile0寄存器，触发DDS芯片执行更新后，DDS芯片输出fs频率信号；
步骤S4-3-8、返回步骤S3，等待上位机发送新的模式指令。
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