CN111736655B - 一种应用于时钟芯片的配置方法 - Google Patents

Abstract

本公开涉及一种应用于时钟芯片的配置方法，包括以下步骤，获取时钟芯片HMC7044中各寄存器的值，使用Verilog语言编写配置文件、SPI协议程序；使用Verilog语言编写寄存器配置的主程序，将编写的SPI协议程序嵌入主程序中，进行联合仿真和综合，生产可下载的文件；连接FPGA芯片与时钟芯片并上电，对FPGA芯片进行复位，向FPGA芯片烧写下载文件，FPGA芯片运行程序，通过SPI通信配置时钟芯片HMC7044，使其正常工作。

Description

一种应用于时钟芯片的配置方法

技术领域

本公开属于时钟芯片技术领域，具体涉及一种应用于时钟芯片的配置方法。

背景技术

传统的数据转换器采用CMOS和LVDS等并行接口，随着数据传输速率的不断提高，传统的数据传输接口很难满足设计要求，而且，并行传输总线逐渐暴露出信号同步难、偏移大、抗干扰能力弱、布局布线面积大、成本高等问题。

JESD204B协议是国际组织JEDEC提出的一种高速串行协议，用于数据转换器与FPGA/ASIC之间的数据传输。该协议的最高传输速率为12.5Gbit/s，具有确定性延时功能，能够保持各通道数据的同步传输。采用JESD204B接口具有简化系统设计，减少管教数目，封装更小更简单，更大带宽等优势。

JESD204B协议对时钟质量要求很高，对器件时钟和同步时钟有严格的时序关系要求。一般采用专用的时钟芯片为高速采集系统中的JESD204B协议的提供时钟。

为使专用时钟芯片配置成功，为高速数据转换器与FPGA/ASIC之间数据传输的高速串行协议—JESD204B协议提供满足具有严格时序要求的器件时钟和同步时钟，满足JESD204B协议对时钟的高质量要求，保证数据的稳定收发，需要对JESD204B协议的Subclass1模式的确定性延时机制及其时钟设计要求深入理解，并反复探索时钟的调试方法，从中总结专用时钟芯片的配置方法。

发明人了解到，目前很少有涉及该类时钟芯片配置方法的资料，尤其是发明人了解的HMC7044时钟芯片。

HMC7044时钟芯片作为一款性能优异的高精度时钟芯片，配置芯片的寄存器达到两百多个，能够正确配置HMC7044使它正确工作有很大的难度，因此厂家提供了该芯片的评估板，并使用C语言开发好上位机软件，连接好评估板与上位机后，用户将只需要点击更改寄存器值即可，大大简化配置过程。

然而，在广泛使用FPGA开发高速采集系统时，采用C语言和上位机软件配置该时钟芯片，需要增加额外的成本，也不利于时钟配置部分与整个FPGA开发系统中Verilog代码的统一和运行，给以FPGA为主控芯片的整个系统的开发带来不便。由于Verilog语言是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能，开发基于FPGA的系统应用，Verilog语言是最基本的开发语言。因此，为便于在使用FPGA开发高速采集系统，使用Verilog语言直接开发一种新型的HMC7044时钟芯片配置方式十分有意义。

由于HMC7044时钟芯片的寄存器多达两百多个，配置过程较为繁琐，时钟精度和输出频率较高，因此使用Verilog语言直接开发该时钟芯片难度较大。

发明内容

本公开的目的是为克服上述现有技术的不足，提供一种应用于时钟芯片的配置方法，能够解决现有HMC7044时钟芯片的配置繁琐，开发难度大的问题。

本公开的一个或多个技术方案提供一种应用于时钟芯片的配置方法，包括以下步骤：获取时钟芯片HMC7044中各寄存器的值，使用Verilog语言编写配置文件、SPI协议程序；

使用Verilog语言编写寄存器配置的主程序；

将编写的SPI协议程序嵌入主程序中，进行联合仿真和综合，生产可下载的文件；

连接FPGA芯片与时钟芯片并上电，对FPGA芯片进行复位，向FPGA芯片烧写下载文件，FPGA芯片运行程序，通过SPI通信配置时钟芯片HMC7044，使其正常工作。

以上一个或多个技术方案的有益效果：

为便于在基于FPGA的系统中直接使用Verilog语言进行HMC7044时钟芯片的配置，本公开建立了一套科学有序的配置方式，使HMC7044能够配置成功。

相比于使用C语言开发的配置方式，该方式更加简洁，运行更加稳定，配置所用时间更短；在基于FPGA的高速采集系统开发中，使用时钟芯片配置方法降低设计难度和开发成本，有利于整体FPGA运行程序开发的统一性。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的限定。

图1为本公开的一个实施例中时钟芯片配置方法的流程示意图。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供优选的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

本公开的一种典型实施方式中，如图1所示，提供一种应用于时钟芯片HMC7044的新型配置方式，使用Verilog语言编写配置程序，配置程序里状态机的设计，各状态的时间间隔以及寄存器配置顺序。该配置系统包括FPGA芯片和HMC7044芯片通过SPI接口相连接，时钟芯片的关键信号通过GPIO引出，通过高速示波器进行观察。HMC7044时钟芯片的参考时钟为122.88MHz。

所述HMC7044时钟芯片的配置方式包括：

步骤S1：研读芯片手册，通过计算和分析初步确定该时钟芯片HMC7044各个寄存器的值，之后使用Verilog语言编写配置文件。首先使用Verilog语言编写SPI协议程序,该程序为FPGA与HMC7044的通信控制程序。

步骤S201:使用Verilog语言编写寄存器配置主程序。采用引入状态机的方法将FPGA主程序执行过程分为六个状态。系统最开始是处于idle状态，解除复位后，进入第一阶段，将HMC7044的相关配置更新，寄存器0x0096连续至0x00B8为时钟芯片的配置更新部分，按照芯片手册的预设值将该段寄存器赋值。然后设置全局控制寄存器值，包括寄存器0x0001和0x0002，全局请求和模式控制；寄存器0x0003，全局使能控制；寄存器0x0004，输出通道使能控制；寄存器0x0005，全局模式和使能控制。为使最终时钟输出相位稳定，在这一阶段，全局使能控制0x0003寄存器控制的SYSREF定时器使能位应置为0，这种配置有利于各个时钟输出相位达到稳定。

步骤S202:配置完毕后跳转到第二阶段。

在第二阶段，首先设置时钟芯片HMC7044的PLL2相关寄存器值，包括寄存器0x0032，PLL2倍频器控制；寄存器0x0033和0x0034，PLL2参考分频器控制；寄存器0x0035和0x0036，PLL2反馈分频器控制；寄存器0x0037,PLL2电荷泵控制；寄存器0x0038,PLL2PFD控制。然后设置PLL1的相关寄存器值，包括寄存器0x000A～0x000E，输入缓冲器控制；寄存器0x0014，PLL1参考信号优先级控制；寄存器0x0015，PLL1信号丢失控制；寄存器0x0016，PLL1保持退出控制；寄存器0x0017和0x0018，PLL1保持DAC/ADC控制；寄存器0x0019，PLL1LOS模式控制；寄存器0x001A，PLL1电荷泵控制；寄存器0x001B，PLL1PFD控制；寄存器0x001C～0x0020，PLL1输入通道的预分频器控制；寄存器0x0021和0x0022，PLL1的参考分频器控制；寄存器0x0026和0x0027，PLL1的反馈分频器控制；寄存器0x0028，PLL1的锁定检测控制；寄存器0x0029，PLL1的参考信号切换控制；寄存器0x002A，PLL1的释抑时间控制。最后设置SYSREF定时器的相关寄存器值和输出通道相关寄存器值，包括寄存器0x005A，脉冲发生器控制；寄存器0x005B，SYNC控制；寄存器0x005C和0x005D，SYSREF定时器控制；寄存器0x00C8～0x0153，时钟芯片的输出通道控制。PLL2和PLL1的锁定是本次配置成功与否的关键，在配置过程中必须设置合适的电荷泵电流值，并通过相关配置，读取PLL1和PLL2的锁定检测位的值，通过测试和相关计算，合理调整PLL2和PLL1的电荷泵电流值。

步骤S203:由第二阶段跳转到第三阶段需间隔10毫秒，在第三阶段，再次设置寄存器0x0001的值，将重启分频器控制位置1，发出软件重启，然后再恢复该控制位为0。本次重启分频器是为了将时钟芯片进行刷新，提升各路输出时钟的精度。

步骤S204:由第三阶段跳转到第四阶段需间隔5微秒，在第四阶段，再次设置寄存器0x0001的值，将重新播种请求位置1，发送初始脉冲发生器信号流，然后再将重新播种请求位置0，并将全局使能控制0x0003寄存器控制的SYSREF定时器使能位置为1。

步骤S205:由第四阶段跳转到第五阶段需间隔50毫秒，在第五阶段下，检测PLL1,PLL2和时钟输出相位状态位是否为1，若为1，跳转到第六阶段。若检测到PLL1,PLL2的锁定标志信号不全为1，说明时钟芯片没有正确配置，需重点研究修改PLL1和PLL2的分频值，电荷泵电流值等重要参数是否配置合理，并修改后反复调试，直到PLL1,PLL2的锁定标志信号全为1。

步骤S206:在第六阶段，再次设置寄存器0x0001的值，将脉冲发生器请求位置为1，发出脉冲发生器请求，然后将脉冲发生器请求位置为0。

需要指出的是，由于本实施例中针对的HMC7044时钟芯片寄存器较多，输出时钟频率较高，配置过程中涉及多个判断和某些寄存器的多次赋值，并且该型时钟芯片的正确工作与寄存器的配置顺序，各种状态间的时间间隔和寄存器值都密切相关，对这些因素十分敏感，配置成功难度较大，本实施例将寄存器配置过程分为六个阶段，进行分阶段的模块化配置，并且特别在每个阶段的配置过程中设置计数器模块，每配置一个寄存器，计数器累加一，寄存器相应地址和值通过SPI接口发送到时钟芯片中，发送完毕后使用同样方法配置下一个寄存器，直到本阶段的相关寄存器配置完毕，该方法使得寄存器的值在配置过程中方便修改和调整，简化配置过程，增加代码工程的可维护性。除此之外，本实施例还在各个阶段增加了条件判断模块，保证了各个阶段只有在成功配置完成的基础上才能进入下一阶段的配置，利于及时反馈和查找调试过程中的各种问题，并针对特定问题进行修改，缩短使时钟芯片配置成功的调试时间。

同时为近一步利于时钟芯片的调试和故障查找，本实施例在工程中增加了SPI读取功能模块，读取以下寄存器的值为使时钟芯片正确工作提供分析基础。读取寄存器包括寄存器0x007C，PLL1警报回读功能；寄存器0x007D，警报回读功能；寄存器0x007E,锁存警报回读功能；寄存器0x0082～0x0087，PLL1状态寄存器功能；寄存器0x008C～0x0090，PLL2状态寄存器功能；寄存器0x0091，SYSREF状态寄存器功能。

上述虽然结合附图对本公开的具体实施方式进行了描述，但并非对本公开保护范围的限制，所属领域技术人员应该明白，在本公开的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本公开的保护范围以内。

Claims (9)

1.一种应用于时钟芯片的配置方法，其特征在于，包括以下步骤：

获取时钟芯片HMC7044中各寄存器的值，使用Verilog语言编写配置文件、SPI协议程序；

使用Verilog语言编写寄存器配置的主程序；

将编写的SPI协议程序嵌入主程序中，进行联合仿真和综合，生成可下载的文件；

连接FPGA芯片与时钟芯片并上电，对FPGA芯片进行复位，向FPGA芯片烧写下载文件，FPGA芯片运行程序，通过SPI通信配置时钟芯片HMC7044，使其正常工作；

在使用Verilog语言编写寄存器配置主程序时，采用引入状态机的方法将程序执行过程分为六个状态，在六个状态中分别对相应寄存器进行配置；

每个阶段的配置过程中设置计数器模块，各个阶段增加条件判断模块；工程中增加SPI读取功能模块。

2.根据权利要求1所述的应用于时钟芯片的配置方法，其特征在于，系统最开始处于idle状态，解除复位后，进入第一阶段，将HMC7044的相关配置更新，并设置全局控制寄存器值。

3.根据权利要求2所述的应用于时钟芯片的配置方法，其特征在于，配置完毕后跳转到第二阶段；在第二阶段，首先设置时钟芯片HMC7044的PLL2相关寄存器值，然后设置PLL1的相关寄存器值，最后设置SYSREF定时器的相关寄存器值和输出通道相关寄存器值。

4.根据权利要求3所述的应用于时钟芯片的配置方法，其特征在于，由第二阶段跳转到第三阶段需间隔10毫秒，在第三阶段，设置相关寄存器值，将重启分频器控制位置1，发出软件重启，然后再恢复该控制位为0。

5.根据权利要求4所述的应用于时钟芯片的配置方法，其特征在于，由第三阶段跳转到第四阶段需间隔5微秒。

6.根据权利要求4所述的应用于时钟芯片的配置方法，其特征在于，在第四阶段，配置相关寄存器，将重新播种请求位置1，发送初始脉冲发生器信号流，然后再将重新播种请求位置0，并将全局使能控制0x0003寄存器控制的SYSREF定时器使能位置为1。

7.根据权利要求6所述的应用于时钟芯片的配置方法，其特征在于，由第四阶段跳转到第五阶段需间隔50毫秒。

8.根据权利要求6所述的应用于时钟芯片的配置方法，其特征在于，在第五阶段下，检测PLL1,PLL2锁定信号和时钟输出相位状态位是否为1，若为1，跳转到第六阶段。

9.根据权利要求8所述的应用于时钟芯片的配置方法，其特征在于，在第六阶段，将脉冲发生器请求位置为1，发出脉冲发生器请求，然后将脉冲发生器请求位置为0。