CN110690217B - 半导体器件 - Google Patents

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Abstract

提供了半导体器件和形成该半导体器件的方法。该半导体器件可以包括衬底、在衬底上彼此相邻的成对半导体图案、在该成对半导体图案上的栅电极、连接到该成对半导体图案的源极/漏极图案、以及在该成对半导体图案的表面上的铁电图案。该成对半导体图案的所述表面可以彼此面对，并且铁电图案可以限定该成对半导体图案之间的第一空间。栅电极可以包括在第一空间中的功函数金属图案。

Description

半导体器件
技术领域
本发明构思涉及半导体器件，更具体地，涉及包括场效应晶体管的半导体器件和制造该半导体器件的方法。
背景技术
半导体器件包括包含金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着半导体器件的尺寸和设计规则逐渐减小，MOSFET已按比例缩小。MOSFET的按比例缩小可能使半导体器件的操作特性劣化。因此，已进行了各种研究以开发制造半导体器件的方法，该半导体器件具有优异的性能同时克服与半导体器件的高度集成相关联的问题。
发明内容
本发明构思的一些示例实施方式提供了具有改善的电特性的半导体器件。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括衬底、在衬底上彼此相邻的成对半导体图案、在该成对半导体图案上的栅电极、连接到该成对半导体图案的源极/漏极图案、以及在该成对半导体图案的表面上的铁电图案。该成对半导体图案的所述表面可以彼此面对，并且铁电图案可以限定该成对半导体图案之间的第一空间。栅电极可以包括在第一空间中的功函数金属图案。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括衬底、在衬底上的第一源极/漏极图案、在第一源极/漏极图案上的成对半导体图案、在该成对半导体图案的侧壁上的栅电极、以及在栅电极与该成对半导体图案之间的铁电图案。该成对半导体图案可以沿与衬底的顶表面垂直的垂直方向延伸。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括衬底和在衬底上的有源图案。有源图案可以包括第一源极/漏极图案、在第一源极/漏极图案上的半导体图案、以及在半导体图案上的第二源极/漏极图案。半导体图案可以沿与衬底的顶表面垂直的垂直方向延伸，并且半导体图案可以在第一源极/漏极图案与第二源极/漏极图案之间。半导体器件还可以包括在半导体图案的侧壁上的栅电极、以及在栅电极与半导体图案之间的铁电图案。栅电极的顶表面可以低于第二源极/漏极图案的顶表面。
附图说明
图1示出了根据本发明构思的一些示例实施方式的半导体器件的俯视图。
图2A至2F示出了分别沿图1的线A-A'、B-B'、C-C'、D-D'、E-E'和F-F'截取的剖视图。
图3、5、7、9、11和13示出了显示根据本发明构思的一些示例实施方式的制造半导体器件的方法的俯视图。
图4、6A、8A、10A、12A和14A示出了分别沿图3、5、7、9、11和13的线A-A'截取的剖视图。
图6B、8B、10B、12B和14B示出了分别沿图5、7、9、11和13的线B-B'截取的剖视图。
图10C、12C和14C示出了分别沿图9、11和13的线C-C'截取的剖视图。
图15A和15B示出了根据本发明构思的一些示例实施方式的半导体器件的分别沿图1的线A-A'和B-B'截取的剖视图。
图16A和16B示出了根据本发明构思的一些示例实施方式的半导体器件的分别沿图1的线A-A'和B-B'截取的剖视图。
图17示出了根据本发明构思的一些示例实施方式的半导体器件的俯视图。
图18A和18B示出了分别沿图17的线A-A'和B-B'截取的剖视图。
图19、21和23示出了显示根据本发明构思的一些示例实施方式的制造半导体器件的方法的俯视图。
图20A、22A和24A示出了分别沿图19、21和23的线A-A'截取的剖视图。
图20B、22B和24B示出了分别沿图19、21和23的线B-B'截取的剖视图。
具体实施方式
图1示出了根据本发明构思的一些示例实施方式的半导体器件的俯视图。图2A至2F示出了分别沿图1的线A-A'、B-B'、C-C'、D-D'、E-E'和F-F'截取的剖视图。
参照图1和图2A至2F，可以提供衬底100。例如，衬底100可以是硅衬底、锗衬底或绝缘体上硅(SOI)衬底。衬底100可以具有包括PMOSFET区PR和NMOSFET区NR的地带。衬底100的该地带可以是逻辑区域。逻辑区域可以在其上提供有包括在逻辑电路中的逻辑晶体管。
逻辑晶体管可以包括PMOSFET区PR上的第一晶体管和NMOSFET区NR上的第二晶体管。PMOSFET区PR上的第一晶体管可以具有与NMOSFET区NR上的第二晶体管的导电类型不同的导电类型。例如，PMOSFET区PR上的第一晶体管可以是PMOSFET，并且NMOSFET区NR上的第二晶体管可以是NMOSFET。
器件隔离层ST可以提供在衬底100上。器件隔离层ST可以在衬底100的上部上限定第一有源图案AP1和第二有源图案AP2。第一有源图案AP1可以设置在PMOSFET区PR上。第二有源图案AP2可以设置在NMOSFET区NR上。第一有源图案AP1和第二有源图案AP2的每个可以具有沿第二方向D2延伸的线形或条形形状。第二方向D2可以被称为水平方向，因为第二方向D2平行于衬底100的表面(例如，顶表面或与顶表面相反的底表面)。在一些实施方式中，衬底100的顶表面和底表面可以彼此平行。
器件隔离层ST可以填充一对相邻的第一有源图案AP1之间的沟槽TR。器件隔离层ST可以填充一对相邻的第二有源图案AP2之间的沟槽TR。器件隔离层ST可以具有比第一有源图案AP1和第二有源图案AP2的顶表面低的顶表面。将理解，“元件A填充元件B”(或类似语言)当在此使用时意思是元件A在元件B中，但不一定意思是元件A完全填充元件B。还将理解，术语“一对相邻的元件A”当在此使用时可以是指其间没有安置其它同样元件的两个元件A。例如，如图2B所示，两个第一有源图案AP1可被称为一对相邻的第一有源图案AP1，因为在这两个第一有源图案AP1之间没有第一有源图案AP1。
第一沟道图案CH1和第一源极/漏极图案SD1可以提供在每个第一有源图案AP1上。每个第一沟道图案CH1可以插置在一对相邻的第一源极/漏极图案SD1之间。第二沟道图案CH2和第二源极/漏极图案SD2可以提供在每个第二有源图案AP2上。每个第二沟道图案CH2可以插置在一对相邻的第二源极/漏极图案SD2之间。
每个第一沟道图案CH1可以包括顺序堆叠的第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3。第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3可以在可与衬底100的表面(例如，顶表面或与顶表面相反的底表面)垂直的第三方向D3(例如，垂直方向)上彼此间隔开。第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3可以彼此垂直地重叠。第一源极/漏极图案SD1可以直接接触第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3的对应侧壁。例如，第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3可以将一对相邻的第一源极/漏极图案SD1彼此连接。将理解，“元件A垂直地重叠元件B”(或类似语言)当在此使用时意思是存在与元件A和B两者交叉的至少一条垂直线。在一些实施方式中，第三方向D3可以垂直于第二方向D2。
第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3可以具有相同或不同的厚度(例如，第三方向D3上的厚度)。第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3可以在第二方向D2上具有不同的最大的长度(例如，最大长度)。例如，第一长度可以是指第一半导体图案SP1在第二方向D2上的最大长度。第二长度可以是指第二半导体图案SP2在第二方向D2上的最大长度。在一些实施方式中，如图2A所示，第一长度可以大于第二长度。
第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的一种或更多种。第一沟道图案CH1被示出为包括第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3，但是半导体图案的数量没有特别限制。在一些实施方式中，第一沟道图案CH1可以包括一个或两个半导体图案或者多于三个半导体图案。
每个第二沟道图案CH2可以包括顺序堆叠的第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3。第二沟道图案CH2的第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3可以在第二方向D2上具有基本相同的长度。对包括在第二沟道图案CH2中的第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3的详细描述可以与包括在上述第一沟道图案CH1中的第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3的详细描述基本相同或相似。
第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3以及第一有源图案AP1的第一凹陷RS1(例如，第一有源图案AP1的限定第一凹陷RS1的部分)可以用作籽晶层，每个第一源极/漏极图案SD1从该籽晶层生长为外延图案。每个第一源极/漏极图案SD1可以填充第一有源图案AP1的第一凹陷RS1。第一凹陷RS1可以被限定在彼此相邻的第一沟道图案CH1之间。在一些实施方式中，如图2A所示，第一凹陷RS1可以具有比第一有源图案AP1的顶表面低的底面(例如，最下端)。
第一源极/漏极图案SD1可以在其中间部分处或其中间部分附近在第二方向D2上具有最大宽度(参见图2A)。第一源极/漏极图案SD1在第二方向D2上的宽度可以随着从第一源极/漏极图案SD1的上部接近中间部分而增大。第一源极/漏极图案SD1在第二方向D2上的宽度可以随着从中间部分接近第一源极/漏极图案SD1的下部而减小。在一些实施方式中，如图2A所示，第一源极/漏极图案SD1在第二方向D2上的宽度可以增大至最宽的宽度(例如，最大宽度)，然后可以随第一凹陷RS1的深度增加而减小。
第一源极/漏极图案SD1可以是p型杂质区。第一源极/漏极图案SD1可以包括为第一沟道图案CH1提供压缩应力的材料。例如，第一源极/漏极图案SD1可以包括这样的半导体元素(例如，SiGe)，其晶格常数大于衬底100的半导体元素的晶格常数。
第二沟道图案CH2的第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3以及第二有源图案AP2的第二凹陷RS2(例如，第二有源图案AP2的限定第二凹陷RS2的部分)可以用作籽晶层，每个第二源极/漏极图案SD2从该籽晶层生长为外延图案。每个第二源极/漏极图案SD2可以填充第二有源图案AP2的第二凹陷RS2。第二凹陷RS2可以被限定在彼此相邻的第二沟道图案CH2之间。第二凹陷RS2可以具有比第二有源图案AP2的顶表面低的底面。
第二源极/漏极图案SD2可以是n型杂质区。例如，第二源极/漏极图案SD2可以包括与衬底100的半导体元素相同的半导体元素(例如，Si)。
第一源极/漏极图案SD1中所含的半导体元素可以不同于第二源极/漏极图案SD2中所含的半导体元素。第一源极/漏极图案SD1的沿第一方向D1截取的剖面形状可以不同于第二源/漏极图案SD2的沿第一方向D1截取的剖面形状(参见图2C和2F)。
栅电极GE可以被提供为沿第一方向D1延伸同时跨越第一沟道图案CH1和第二沟道图案CH2。栅电极GE可以在第二方向D2上彼此间隔开。栅电极GE可以垂直地重叠第一沟道图案CH1和第二沟道图案CH2。第一方向D1可以被称为水平方向，因为第一方向D1平行于衬底100的表面(例如，顶表面或与顶表面相反的底表面)。在一些实施方式中，第一方向D1可以垂直于第二方向D2和/或第三方向D3。
每个栅电极GE可以包括第一功函数金属图案WF1、第二功函数金属图案WF2和电极图案EL。第二功函数金属图案WF2可以设置在第一功函数金属图案WF1上，并且电极图案EL可以设置在第二功函数金属图案WF2上。
第一功函数金属图案WF1可以包括金属氮化物层，例如钛氮化物(TiN)层或钽氮化物(TaN)层。第二功函数金属图案WF2可以包括掺杂有(或含有)铝或硅的金属碳化物。例如，第二功函数金属图案WF2可以包括TiAlC、TaAlC、TiSiC或TaSiC。
电极图案EL可以具有比第一功函数金属图案WF1和第二功函数金属图案WF2的电阻低的电阻。例如，电极图案EL可以包括至少一种低电阻或低电阻率金属，诸如铝(Al)、钨(W)、钛(Ti)和钽(Ta)。
第一功函数金属图案WF1可以围绕第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3的每个(参见图2B和2E)。例如，第一功函数金属图案WF1可以围绕第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3的每个的顶表面和底表面以及彼此相反的侧壁。在这个意义上，根据本发明构思的第一晶体管和第二晶体管可以是栅极全包围场效应晶体管。将理解，“元件A围绕元件B”(或类似语言)当在此使用时意思是元件A至少部分地围绕元件B，但不一定意思是元件A完全包围元件B。
界面层IL可以被提供为围绕第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3的每个。界面层IL可以直接覆盖(例如，接触)第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3。界面层IL可以覆盖第一有源图案AP1的上部，并且第一有源图案AP1的该上部可以从器件隔离层ST垂直地突出。界面层IL可以覆盖第二有源图案AP2的上部，并且第二有源图案AP2的该上部可以从器件隔离层ST垂直地突出。界面层IL可以不覆盖器件隔离层ST的顶表面。例如，界面层IL可以包括硅氧化物层。
铁电图案FE可以提供在第一功函数金属图案WF1与第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3的每个之间。铁电图案FE可以围绕第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3的每个。铁电图案FE可以插置在第一有源图案AP1的上部与第一功函数金属图案WF1之间。铁电图案FE可以插置在第二有源图案AP2的上部与第一功函数金属图案WF1之间。铁电图案FE可以插置在器件隔离层ST与第一功函数金属图案WF1之间。
根据本发明构思，铁电图案FE可以用作负电容器。例如，当铁电图案FE被供以外部电压时，可以发生从初始极化状态到不同的极化状态的相变所引起的负电容效应，该相变来源于铁电图案FE中偶极子的迁移。在这种情况下，根据本发明构思的包括铁电图案FE的晶体管可以具有增大的总电容，因此可以改善亚阈值摆幅特性并且可以降低工作电压。
铁电图案FE可以包括掺杂有(或含有)锆(Zr)、硅(Si)、铝(Al)和镧(La)中的一种或更多种的铪氧化物。因为铪氧化物用锆(Zr)、硅(Si)、铝(Al)和镧(La)中的一种或更多种以一定比例掺杂，所以铁电图案FE的至少一部分可以具有斜方晶体结构。当铁电图案FE的至少一部分具有斜方晶体结构时，可以发生负电容效应。具有斜方晶体结构的部分在铁电图案FE中可以具有约10％至约50％的体积比。
当铁电图案FE包括掺杂锆的铪氧化物(ZrHfO)时，锆(Zr)原子与锆(Zr)原子和铪(Hf)原子的比率，或Zr/(Zr+Hf)的比率，可以落入从约45at％至约55at％的范围内。当铁电图案FE包括掺杂硅的铪氧化物(SiHfO)时，硅(Si)原子与硅(Si)原子和铪(Hf)原子的比率，或Si/(Si+Hf)的比率，可以落入从约4at％至约6at％的范围内。当铁电图案FE包括掺杂铝的铪氧化物(AlHfO)时，铝(Al)原子与铝(Al)原子和铪(Hf)原子的比率，或Al/(Al+Hf)的比率，可以落入从约5at％至约10at％的范围内。当铁电图案FE包括掺杂镧的铪氧化物(LaHfO)时，镧(La)原子与镧(La)原子和铪(Hf)原子的比率，或La/(La+Hf)的比率，可以落入从约5at％至约10at％的范围内。
第一空间SA1可以被限定在第一沟道图案CH1的第一半导体图案SP1与第二半导体图案SP2之间。例如，第一空间SA1可以被限定在第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3中的一对垂直相邻的半导体图案之间。
第一空间SA1可以用界面层IL、铁电图案FE和第一功函数金属图案WF1填充。铁电图案FE可以共形地填充第一空间SA1。第一功函数金属图案WF1可以完全填充第一空间SA1的未被界面层IL和铁电图案FE占据的剩余部分。第二功函数金属图案WF2和电极图案EL均不会填充第一空间SA1。在一些实施方式中，如图2B所示，铁电图案FE可以在界面层IL上以均匀的厚度延伸，并且第一功函数金属图案WF1可以填充铁电图案FE之间的空间。
第二空间SA2可以被限定在第三半导体图案SP3、或第一沟道图案CH1的最上面的半导体图案上。第二空间SP2可以是由第三半导体图案SP3、将在下面讨论的一对栅极间隔物GS、以及也将在下面讨论的栅极盖图案GP围绕的空腔。
第二空间SA2可以用界面层IL、铁电图案FE、第一功函数金属图案WF1、第二功函数金属图案WF2和电极图案EL填充。界面层IL、铁电图案FE、第一功函数金属图案WF1、第二功函数金属图案WF2和电极图案EL可以顺序地堆叠在第二空间SA2中。
一对栅极间隔物GS可以设置在每个栅电极GE的彼此相反的侧壁上。栅极间隔物GS可以沿着栅电极GE在第一方向D1上延伸。栅极间隔物GS可以使其顶表面高于栅电极GE的顶表面。例如，栅极间隔物GS可以包括SiCN、SiCON和SiN中的一种或更多种。在一些实施方式中，栅极间隔物GS可以包括包含SiCN、SiCON和SiN中的两种或更多种的多个层。
栅极盖图案GP可以提供在每个栅电极GE上。栅极盖图案GP可以沿着栅电极GE在第一方向D1上延伸。栅极盖图案GP可以具有与栅极间隔物GS的顶表面共面的顶表面。栅极盖图案GP可以包括相对于将在下面讨论的第一层间电介质层110和第二层间电介质层120具有蚀刻选择性的材料。例如，栅极盖图案GP可以包括SiON、SiCN、SiCON和SiN中的一种或更多种。
在PMOSFET区PR上，铁电图案FE可以接触第一源极/漏极图案SD1(参见图2A)。例如，铁电图案FE可以插置在栅电极GE与第一源极/漏极图案SD1之间。
在NMOSFET区NR上，内间隔物IS可以插置在第二源极/漏极图案SD2与栅电极GE之间(参见图2D)。内间隔物IS可以插置在第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3中的垂直隔开的半导体图案之间。在NMOSFET区NR上，铁电图案FE可以接触内间隔物IS。例如，铁电图案FE可以插置在栅电极GE与内间隔物IS之间。内间隔物IS可以包括例如硅氮化物层。
PMOSFET区PR上的栅电极GE的第一功函数金属图案WF1的厚度可以不同于NMOSFET区NR上的栅电极GE的第一功函数金属图案WF1的厚度，并且PMOSFET区PR上的栅电极GE的第二功函数金属图案WF2的厚度可以不同于NMOSFET区NR上的栅电极GE的第二功函数金属图案WF2的厚度。例如，PMOSFET区PR上的栅电极GE的第一功函数金属图案WF1的厚度可以大于NMOSFET区NR上的栅电极GE的第一功函数金属图案WF1的厚度。PMOSFET区PR上的栅电极GE的第二功函数金属图案WF2的厚度可以小于NMOSFET区NR上的栅电极GE的第二功函数金属图案WF2的厚度。
第一层间电介质层110可以提供在衬底100的整个表面上。第一层间电介质层110可以覆盖器件隔离层ST、栅极间隔物GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间电介质层110可以具有与栅极盖图案GP的顶表面基本上共面的顶表面。第二层间电介质层120可以提供在第一层间电介质层110上。例如，第一层间电介质层110和第二层间电介质层120可以包括硅氧化物层或硅氮氧化物层。
有源接触AC可以被提供为穿透(例如，延伸穿过)第一层间电介质层110和第二层间电介质层120，并与第一源极/漏极图案SD1和第二源极/漏极图案SD2连接。例如，有源接触AC可以包括金属性材料(例如，钛、钽、钨、铜和/或铝)。当在此使用时，术语“和/或”包括相关所列举项目的一个或更多个的任何及所有组合。
根据本发明构思的一些示例实施方式，铁电图案FE可以提供在第一沟道图案CH1和第二沟道图案CH2的每个与栅电极GE之间。铁电图案FE可以包括斜方晶体结构，因而可以产生负电容效应。结果，晶体管可以显示出改善的亚阈值摆幅特性并且可以具有更低的工作电压。将理解，为了显示下面的结构，在一些俯视图(例如，图1、11和13)中未示出第一层间电介质层110和第二层间电介质层120。
图3、5、7、9、11和13示出了显示根据本发明构思的一些示例实施方式的制造半导体器件的方法的俯视图。图4、6A、8A、10A、12A和14A示出了分别沿图3、5、7、9、11和13的线A-A'截取的剖视图。图6B、8B、10B、12B和14B示出了分别沿图5、7、9、11和13的线B-B'截取的剖视图。图10C、12C和14C示出了分别沿图9、11和13的线C-C'截取的剖视图。
参照图3和4，牺牲层SAC和半导体层SEL可以在衬底100(例如，衬底100的整个表面)上交替且重复地堆叠。半导体层SEL可以被重复堆叠三次，但本发明构思不限于此。牺牲层SAC可以包括例如相对于半导体层SEL具有蚀刻选择性的材料。在这个意义上，半导体层SEL可以包括在蚀刻牺牲层SAC的工艺中基本上不能被蚀刻的材料。在一些实施方式中，在蚀刻牺牲层SAC的工艺中，牺牲层SAC与半导体层SEL的蚀刻速率比可以在约10:1至约200:1的范围内。例如，牺牲层SAC可以包括硅锗(SiGe)或锗(Ge)，并且半导体层SEL可以包括硅(Si)。
牺牲层SAC可以比半导体层SEL更厚地形成。牺牲层SAC和半导体层SEL可以通过其中使用衬底100作为籽晶层的外延生长工艺形成。牺牲层SAC和半导体层SEL可以在同一腔室中相继形成。牺牲层SAC和半导体层SEL可以共形地生长在衬底100的整个表面上。
以下将描述基于衬底100的PMOSFET区PR的一示例。将理解，参照PMOSFET区PR讨论的方法可以用于在NMOSFET区NR上形成元件。参照图5、6A和6B，牺牲层SAC和半导体层SEL可以被图案化以在衬底100的PMOSFET区PR上形成第一初始图案PAP1。当牺牲层SAC和半导体层SEL被图案化时，衬底100的上部可以被蚀刻以形成限定第一有源图案AP1的沟槽TR。
沟槽TR可以沿第二方向D2延伸，并限定每个第一有源图案AP1的沿第二方向D2的侧壁。例如，沟槽TR可以形成在沿第一方向D1彼此相邻的一对第一有源图案AP1之间。
第一初始图案PAP1可以设置在第一有源图案AP1上。第一初始图案PAP1可以垂直地重叠第一有源图案AP1。例如，第一初始图案PAP1可以具有与第一有源图案AP1的平面形状基本相同的平面形状。第一初始图案PAP1和第一有源图案AP1可以形成为具有沿第二方向D2延伸的线形或条形形状。
器件隔离层ST可以被形成，以填充沟槽TR。器件隔离层ST的形成可以包括在衬底100的整个表面上形成电介质层、以及使电介质层凹入以完全暴露第一初始图案PAP1。器件隔离层ST可以具有比第一有源图案AP1的顶表面低的顶表面。
参照图7、8A和8B，牺牲图案PP可以被形成，以跨越第一初始图案PAP1。牺牲图案PP可以形成为具有沿第一方向D1延伸的线形或条形形状。
牺牲图案PP的形成可以包括在衬底100上形成牺牲层、在牺牲层上形成掩模图案MP、以及使用掩模图案MP作为蚀刻掩模蚀刻牺牲层。牺牲层可以使用例如多晶硅形成。掩模图案MP可以使用例如硅氧化物层、硅氮化物层和/或硅氮氧化物层形成。
一对栅极间隔物GS可以形成在每个牺牲图案PP的彼此相反的侧壁上。栅极间隔物GS的形成可以包括执行诸如CVD或ALD的沉积工艺以在衬底100的整个表面上形成间隔物层、以及对间隔物层执行各向异性蚀刻工艺。例如，栅极间隔物GS可以包括例如SiCN、SiCON和SiN中的一种或更多种。
参照图9和图10A至10C，掩模图案MP和栅极间隔物GS可以用作蚀刻掩模以蚀刻第一初始图案PAP1，从而形成第一沟道图案CH1。第一初始图案PAP1的半导体层SEL可以被图案化，以形成第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3。每个第一沟道图案CH1可以包括第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3。
第一初始图案PAP1可以被蚀刻以形成第一凹陷RS1。第一凹陷RS1可以形成在一对相邻的第一沟道图案CH1之间。
第一源极/漏极图案SD1可以被形成，以填充第一凹陷RS1。第一源极/漏极图案SD1的形成可以包括执行其中使用第一有源图案AP1以及第一有源图案AP1上的第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3作为籽晶层的选择性外延生长工艺。第一源极/漏极图案SD1可以由为第一沟道图案CH1提供压缩应变的材料形成。例如，第一源极/漏极图案SD1可以由这样的半导体元素(例如，SiGe)形成，其晶格常数大于衬底100的半导体元素的晶格常数。在选择性外延生长工艺期间或之后，第一源极/漏极图案SD1可以用p型杂质掺杂。
参照图11和图12A至12C，第一层间电介质层110可以形成在衬底100上。可以对第一层间电介质层110执行平坦化工艺，直到暴露牺牲图案PP的顶表面。平坦化工艺可以包括回蚀刻工艺和/或化学机械抛光(CMP)工艺。当第一层间电介质层110被平坦化时，掩模图案MP也可以被去除。第一层间电介质层110可以使用例如硅氧化物层和/或硅氮氧化物层来形成。
可以执行去除工艺，以去除当进行平坦化工艺时暴露的牺牲图案PP。去除牺牲图案PP可以在一对相邻的栅极间隔物GS之间形成空的空间。该空的空间可以暴露牺牲层SAC以及第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3。
可以执行选择性去除工艺，以选择性地去除暴露于该空的空间的牺牲层SAC。例如，当牺牲层SAC包括硅锗(SiGe)时，并且当第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3包括硅(Si)时，选择性去除工艺可以使用包括过乙酸的蚀刻剂。蚀刻剂还可以包括氢氟酸(HF)溶液和去离子水。
牺牲层SAC的选择性去除可以在第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3中的一对垂直相邻的半导体图案之间限定第一空间SA1。例如，第一空间SA1可以被限定在第一半导体图案SP1与第二半导体图案SP2之间。第二空间SA2可以被限定在最上面的半导体图案或第三半导体图案SP3上。空的空间可以包括第一空间SA1和第二空间SA2。
牺牲层SAC的选择性去除可以使空的空间暴露第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3的每个的顶表面和底表面以及侧壁。
参照图13和图14A至14C，界面层IL可以在暴露于空的空间的第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3上以及在第一有源图案AP1的暴露于空的空间的上部上共形地形成。例如，界面层IL可以通过对第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3的暴露表面以及对第一有源图案AP1的上部的暴露表面执行氧化工艺而形成。
铁电层FEL可以共形地形成在衬底100的整个表面上。铁电层FEL可以形成为部分填充空的空间。例如，铁电层FEL可以部分填充第一空间SA1。铁电层FEL可以部分填充第二空间SA2。铁电层FEL可以包括掺杂有(或含有)锆(Zr)、硅(Si)、铝(Al)和镧(La)中的一种或更多种的铪氧化物。
参照回图1和图2A至2C，栅电极GE可以被形成，以填充空的空间的剩余部分。栅电极GE的形成可以包括在铁电层FEL上形成第一功函数金属图案WF1、在第一功函数金属图案WF1上形成第二功函数金属图案WF2、以及在第二功函数金属图案WF2上形成电极图案EL。第一功函数金属图案WF1可以形成为完全填充第一空间SA1。因此，第二功函数金属图案WF2和电极图案EL可以均不填充第一空间SA1。
栅极盖图案GP可以形成在栅电极GE上。第二层间电介质层120可以形成在第一层间电介质层110上。有源接触AC可以被形成，以穿透第一层间电介质层110和第二层间电介质层120并与第一源极/漏极图案SD1连接。
图15A和15B示出了根据本发明构思的一些示例实施方式的半导体器件的分别沿图1的线A-A'和B-B'截取的剖视图。在下文中，对以上参照图1和图2A至2F讨论的技术特征的详细描述可以被省略，并且与以上参照图1和图2A至2F讨论的技术特征的不同之处可以被详细讨论。
参照图1、15A和15B，铁电图案FE可以覆盖第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3的每个。例如，第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3的每个与铁电图案FE之间可以不提供界面层IL。铁电图案FE和第一功函数金属图案WF1可以填充第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的一对垂直相邻的半导体图案之间的第一空间SA1。在一些实施方式中，如图15A和15B所示，铁电图案FE可以直接接触第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3的每个。
图16A和16B示出了根据本发明构思的一些示例实施方式的半导体器件的分别沿图1的线A-A'和B-B'截取的剖视图。在以下实施方式中，对与以上参照图1和图2A至2F讨论的技术特征重复的技术特征的详细描述将被省略，并且与以上参照图1和图2A至2F讨论的技术特征的不同之处将被详细讨论。
参照图1、16A和16B，栅电极GE还可以包括第三功函数金属图案WF3。第三功函数金属图案WF3可以提供在界面层IL上。第三功函数金属图案WF3可以围绕第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3的每个。第三功函数金属图案WF3可以包括金属氮化物层，例如钛氮化物(TiN)层和/或钽氮化物(TaN)层。
铁电图案FE可以插置在第三功函数金属图案WF3与第一功函数金属图案WF1之间。界面层IL、第三功函数金属图案WF3、铁电图案FE和第一功函数金属图案WF1可以填充第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的一对垂直相邻的半导体图案之间的第一空间SA1。
图17示出了根据本发明构思的一些示例实施方式的半导体器件的俯视图。图18A和18B示出了分别沿图17的线A-A'和B-B'截取的剖视图。
参照图17、18A和18B，可以提供具有PMOSFET区PR和NMOSFET区NR的衬底100。图17显示了衬底100具有一地带或逻辑区域。逻辑晶体管可以提供在衬底100的该地带上。逻辑晶体管可以包括PMOSFET区PR上的第一晶体管和NMOSFET区NR上的第二晶体管。
多个有源图案AP可以提供在PMOSFET区PR和NMOSFET区NR上。每个有源图案AP可以具有沿第一方向D1延伸的条形形状。PMOSFET区PR上的有源图案AP可以沿第二方向D2布置。NMOSFET区NR上的有源图案AP可以沿第二方向D2布置。在一些实施方式中，如图17所示，PMOSFET区PR上的有源图案AP可以在第二方向D2上彼此间隔开，并且NMOSFET区NR上的有源图案AP可以在第二方向D2上彼此间隔开。例如，有源图案AP可以包括在PMOSFET区PR上的第一有源图案AP1、第二有源图案AP2和第三有源图案AP3。
第一沟槽TR1和第二沟槽TR2可以形成在衬底100的上部上。例如，第一沟槽TR1可以设置在彼此相邻的第一有源图案AP1与第二有源图案AP2之间。第二沟槽TR2可以设置在第二有源图案AP2与第三有源图案AP3之间。第二沟槽TR2可以位于PMOSFET区PR与NMOSFET区NR之间。第二沟槽TR2可以比第一沟槽TR1更深。衬底100可以在其上提供有填充第一沟槽TR1和第二沟槽TR2的器件隔离层ST。
每个有源图案AP可以包括第一源极/漏极图案SD1。第一源极/漏极图案SD1可以通过将杂质注入到衬底100的上部中而形成。第一沟槽TR1可以限定第一源极/漏极图案SD1的上部UP和下部LP。第一沟槽TR1可以限定第一源极/漏极图案SD1的上部UP的侧壁。第一源极/漏极图案SD1的下部LP可以低于第一沟槽TR1。第一源极/漏极图案SD1可以具有比器件隔离层ST的顶表面低的顶表面。
每个有源图案AP还可以包括在第一源极/漏极图案SD1上的半导体图案SP。半导体图案SP可以相对于器件隔离层ST垂直地突出。半导体图案SP可以包括沟道图案CH和在沟道图案CH上的第二源极/漏极图案SD2。沟道图案CH可以插置在第一源极/漏极图案SD1与第二源极/漏极图案SD2之间。半导体图案SP可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的一种或更多种。
在PMOSFET区PR上，第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是p型杂质区。在NMOSFET区NR上，第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是n型杂质区。
第一有源图案AP1和第二有源图案AP2可以共用第一源极/漏极图案SD1。例如，第一有源图案AP1的半导体图案SP可以设置在第一源极/漏极图案SD1的第一上部UP上，并且第二有源图案AP2的半导体图案SP可以设置在第一源极/漏极图案SD1的第二上部UP上。
第一有源图案AP1和第二有源图案AP2的第一源极/漏极图案SD1的下部LP可以具有沿第一方向D1延伸的一区段(参见图18B)。将在下面讨论的第一有源接触AC1可以连接到第一源极/漏极图案SD1的沿第一方向D1延伸的该区段。
器件隔离层ST可以在其上提供有围绕半导体图案SP的沟道图案CH的栅电极GE。当俯视看时，栅电极GE可以围绕沟道图案CH的侧壁(例如，四个侧壁)(参见图17)。例如，第一栅电极GE可以围绕第一有源图案AP1和第二有源图案AP2的沟道图案CH。第二栅电极GE可以围绕第三有源图案AP3的沟道图案CH。
栅电极GE可以具有沿第一方向D1延伸的条形或线形形状。至少一个栅电极GE可以围绕PMOSFET区PR上的有源图案AP和NMOSFET区NR上的有源图案AP两者。栅电极GE可以具有比半导体图案SP的顶表面TS2低的顶表面TS1。栅电极GE可以具有比半导体图案SP的底表面BS2高的底表面BS1。
栅电极GE可以包括第一功函数金属图案WF1、第二功函数金属图案WF2和电极图案EL。第二功函数金属图案WF2可以设置在第一功函数金属图案WF1上，并且电极图案EL可以设置在第二功函数金属图案WF2上。对第一功函数金属图案WF1、第二功函数金属图案WF2和电极图案EL的详细描述可以与以上参照图1和图2A至2F讨论的第一功函数金属图案、第二功函数金属图案和电极图案相同或相似。
界面层IL可以被提供为围绕半导体图案SP的沟道图案CH。界面层IL可以直接覆盖沟道图案CH的侧壁。第一功函数金属图案WF1可以围绕半导体图案SP的沟道图案CH。铁电图案FE可以提供在沟道图案CH与第一功函数金属图案WF1之间。对界面层IL和铁电图案FE的详细描述可以与以上参照图1和图2A至2F讨论的对界面层和铁电图案的详细描述相同或相似。在一些实施方式中，如以上参照图15A和15B所讨论地，可以不提供界面层IL。
铁电图案FE可以包括垂直延伸部VP和水平延伸部HP。垂直延伸部VP可以沿着沟道图案CH的侧壁在第三方向D3(或与衬底100的顶表面垂直的方向)上延伸。垂直延伸部VP可以插置在界面层IL与第一功函数金属图案WF1之间。水平延伸部HP可以插置在器件隔离层ST与第一功函数金属图案WF1之间。铁电图案FE可以具有顶表面TS3，或者垂直延伸部VP的顶表面可以与栅电极GE的顶表面TS1共面。
第一空间SA1可以被限定在第一有源图案AP1的半导体图案SP与第二有源图案AP2的半导体图案SP之间。例如，第一空间SA1可以被限定在一对水平相邻的半导体图案SP之间。
第一空间SA1可以用界面层IL、铁电图案FE、第一功函数金属图案WF1、第二功函数金属图案WF2和电极图案EL填充。电极图案EL可以完全填充第一空间SA1的未被界面层IL、铁电图案FE、第一功函数金属图案WF1和第二功函数金属图案WF2占据的剩余部分。
在一些实施方式中，如以上参照图16A和16B所讨论地，栅电极GE还可以包括第三功函数金属图案WF3。第三功函数金属图案WF3可以插置在界面层IL与铁电图案FE之间。
第一层间电介质层110可以被提供为覆盖栅电极GE和有源图案AP。每个第二源极/漏极图案SD2可以垂直地突出超过栅电极GE。第二有源接触AC2可以被提供为穿透第一层间电介质层110并与第二源极/漏极图案SD2连接。例如，第一有源图案AP1和第二有源图案AP2的第二源极/漏极图案SD2可以共同连接到单个第二有源接触AC2。
第一有源接触AC1可以被提供为穿透第一层间电介质层110和器件隔离层ST，并与第一源极/漏极图案SD1连接。栅接触GC可以被提供为穿透第一层间电介质层110并与栅电极GE连接。
图19、21和23示出了显示根据本发明构思的一些示例实施方式的制造半导体器件的方法的俯视图。图20A、22A和24A示出了分别沿图19、21和23的线A-A'截取的剖视图。图20B、22B和24B示出了分别沿图19、21和23的线B-B'截取的剖视图。
参照图19、20A和20B，衬底100的上部可以被图案化，以形成第二沟槽TR2。第二沟槽TR2可以在衬底100的上部上限定基底区BR。基底区BR可以位于衬底100的PMOSFET区PR和NMOSFET区NR上。
器件隔离层ST可以被形成，以填充第二沟槽TR2。器件隔离层ST的形成可以包括在衬底100上形成电介质层以填充第二沟槽TR2、以及对电介质层执行平坦化工艺直到暴露基底区BR的顶表面。
基底区BR可以用杂质掺杂，以形成第一源极/漏极图案SD1。p型杂质区可以形成在PMOSFET区PR的基底区BR上，并且n型杂质区可以形成在NMOSFET区NR的基底区BR上。
参照图21、22A和22B，衬底100的整个表面可以经历外延生长工艺，以形成半导体层SEL。外延生长工艺可以使用与衬底100的半导体元素相同或不同的半导体元素来执行。例如，外延生长工艺可以使用硅(Si)、锗(Ge)和硅锗(SiGe)中的一种或更多种来执行。
参照图23、24A和24B，半导体层SEL可以用杂质掺杂，以形成第二源极/漏极图案SD2。p型杂质区可以形成在PMOSFET区PR的半导体层SEL上。n型杂质区可以形成在NMOSFET区NR的半导体层SEL上。
半导体层SEL可以被图案化以形成半导体图案SP。在图案化半导体层SEL的同时，第一源极/漏极图案SD1可以被部分蚀刻以形成第一沟槽TR1。
半导体图案SP可以形成为具有从衬底100的顶表面垂直突出的半导体柱形状。沟道图案CH可以被定义为表示半导体图案SP的非掺杂区。沟道图案CH可以插置在第一源极/漏极图案SD1与第二源极/漏极图案SD2之间。
有源图案AP可以由第一源极/漏极图案SD1和半导体图案SP限定。有源图案AP可以包括第一源极/漏极图案SD1、沟道图案CH和第二源极/漏极图案SD2。例如，有源图案AP可以包括PMOSFET区PR上的第一有源图案AP1、第二有源图案AP2和第三有源图案AP3。
参照回图17、18A和18B，电介质层可以被形成，以填充第一沟槽TR1，因而器件隔离层ST可以覆盖第一源/漏极图案SD1。器件隔离层ST可以暴露半导体图案SP。
暴露的半导体图案SP可以经历例如氧化工艺，以在半导体图案SP上共形地形成界面层IL。铁电图案FE和栅电极GE可以被形成，以围绕半导体图案SP的侧壁。
例如，铁电图案FE和栅电极GE的形成可以包括：在衬底100的整个表面上顺序地形成铁电层、第一功函数金属层、第二功函数金属层和电极层；以及使铁电层、第一功函数金属层、第二功函数金属层和电极层凹入，直到暴露第二源极/漏极图案SD2。
第一层间电介质层110可以被形成，以覆盖有源图案AP和栅电极GE。第一有源接触AC1可以被形成，以穿透第一层间电介质层110并与第一源极/漏极图案SD1连接。第二有源接触AC2可以被形成，以穿透第一层间电介质层110并与第二源极/漏极图案SD2连接。栅接触GC可以被形成，以穿透第一层间电介质层110并与栅电极GE连接。
在根据本发明构思的半导体器件中，晶体管可以具有改善的亚阈值摆幅特性和更低的工作电压。
虽然已经参照附图讨论了本发明构思的一些示例实施方式，但是将理解，可以在其中进行在形式和细节上的各种改变而不背离本发明构思的精神和范围。因此将理解，上述一些示例实施方式仅是说明性的，而非在所有方面进行限制性。因此，在法律所允许的最大限度上，所述范围将由所附权利要求及其等同物的可允许的最宽解释确定，并且不应受前面的详细描述约束或限制。
本申请要求享有2018年7月5日在韩国知识产权局提交的韩国专利申请第10-2018-0078290号和2019年1月3日在韩国知识产权局提交的韩国专利申请第10-2019-0000811号的优先权，其公开通过引用全文在此合并。

Claims (7)

1.一种半导体器件，包括：
衬底；
在所述衬底上彼此相邻且沿垂直方向彼此间隔开的成对半导体图案；
在所述成对半导体图案上的栅电极；
连接到所述成对半导体图案的源极/漏极图案；
在所述成对半导体图案的表面之间的第一铁电图案，所述成对半导体图案的所述表面彼此面对，并且所述第一铁电图案限定所述成对半导体图案的所述表面之间的第一空间；以及
在所述衬底和所述成对半导体图案之间的第二铁电图案，
其中所述第一铁电图案在所述垂直方向上与所述第二铁电图案间隔开，所述成对半导体图案之一将所述第一铁电图案与所述第二铁电图案分开，以及
其中所述栅电极包括在所述第一空间中和在所述成对半导体图案的所述表面之间的功函数金属图案，
其中所述第一铁电图案包围所述第一空间中的所述功函数金属图案。
2.根据权利要求1所述的半导体器件，其中所述垂直方向与所述衬底的顶表面垂直。
3.根据权利要求2所述的半导体器件，其中所述栅电极还包括电极图案，以及
其中所述电极图案不在所述第一空间中。
4.根据权利要求2所述的半导体器件，还包括在所述衬底的上部上限定有源图案的器件隔离层，
其中所述成对半导体图案在所述有源图案上，以及
其中所述第二铁电图案在所述栅电极与所述器件隔离层之间延伸。
5.根据权利要求1所述的半导体器件，还包括在所述第一铁电图案与所述成对半导体图案之间的界面层。
6.根据权利要求1所述的半导体器件，其中所述第一铁电图案和所述第二铁电图案的每个包括包含锆(Zr)、硅(Si)、铝(Al)和/或镧(La)的铪氧化物。
7.根据权利要求1所述的半导体器件，其中所述功函数金属图案包括钛氮化物层和/或钽氮化物层。
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