CN110690103A - 一种纳米级减薄方法、直接带隙应变soi及其制备方法 - Google Patents
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Abstract
本发明公开了一种纳米级减薄方法、直接带隙应变SOI及其制备方法,该减薄方法包括:选取衬底层;设计衬底层的厚度与应变量之间的第一预设关系模型,根据第一预设关系模型计算得到衬底层的第一预设厚度和第一预设应变量;利用化学机械抛光工艺对衬底层进行第一次减薄得到第一减薄衬底层;利用湿法刻蚀工艺对第一减薄衬底层进行第二次减薄得到第二减薄衬底层;利用湿法刻蚀工艺对第二减薄衬底层进行第三次减薄得到第一预设厚度的纳米级衬底层。本发明设计了衬底层的第一预设关系模型,通过第一预设关系模型得到衬底层的临界厚度,通过三次减薄工艺得到厚度为临界厚度的衬底层,工艺实现简单,且实现了衬底层由间接带隙到直接带隙类型的转变。
Description
技术领域
本发明属于半导体材料及其制作工艺技术领域,具体涉及一种纳米级减薄方法、直接带隙应变SOI及其制备方法。
背景技术
Si半导体成本低,相关器件及电路制造工艺成熟,是微电子领域应用最为广泛的半导体材料。
然而,Si半导体为间接带隙类型半导体,将其应用于发光器件时,辐射复合效率低,极大地限制了其在光电器件及其集成方面的应用。如何将Si半导体由间接带隙类型半导体转变为直接带隙类型半导体,一直备受关注。目前理论上,可以通过施加应力、减薄的方法,来调控Si半导体的能带结构,基于此可以实现Si晶圆由间接带隙到直接带隙类型半导体。
但是,施加应力的方法需要引入大约3~4GPa的应力才能实现Si晶圆带隙类型的转变,工艺实现困难,而通过对Si晶圆进行减薄来实现间接带隙到直接带隙类型转变的方法,当Si晶圆的厚度达到带隙类型转变的临界厚度时,由于Si晶圆太薄,后续相关工艺实现困难。
发明内容
为了解决现有技术中存在的上述问题,本发明提供了一种纳米级减薄方法、直接带隙应变SOI及其制备方法。
本发明提供了一种纳米级减薄方法,该纳米级减薄方法包括:
选取衬底层;
设计所述衬底层的厚度与应变量之间的第一预设关系模型,根据所述第一预设关系模型计算得到所述衬底层的第一预设厚度和第一预设应变量;
在所述第一预设应变量的应力下,利用化学机械抛光工艺对所述衬底层进行第一次减薄处理得到第一减薄衬底层;
在所述第一预设应变量的应力下,利用湿法刻蚀工艺对所述第一减薄衬底层进行第二次减薄处理得到第二减薄衬底层;
在所述第一预设应变量的应力下,利用湿法刻蚀工艺对所述第二减薄衬底层进行第三次减薄处理以得到第一预设厚度的纳米级衬底层。
在本发明的一个实施例中,利用湿法刻蚀工艺对所述第一减薄衬底层进行第二次减薄处理得到第二减薄衬底层,包括:
在第一预设腐蚀温度下,利用第一预设腐蚀液对所述第一减薄衬底层进行第二次减薄处理得到所述第二减薄衬底层。
在本发明的一个实施例中,用湿法刻蚀工艺对所述第二减薄衬底层进行第三次减薄处理以得到所述第一预设厚度的纳米级衬底层,包括:
在第二预设腐蚀温度下,利用第二预设腐蚀液对所述第二减薄衬底层进行第三次减薄处理以得到所述第一预设厚度的纳米级衬底层。
本发明另一实施例提供了一种直接带隙应变SOI的制备方法,所述直接带隙应变SOI的制备方法包括:
选取应变SOI晶圆,所述应变SOI晶圆包括顶层应变Si层、SiO2埋绝缘层和Si衬底;
设计所述顶层应变Si层的厚度与应变量之间的第二预设关系模型,根据所述第二预设关系模型计算得到所述顶层应变Si层的第二预设厚度和第二预设应变量;
在所述第二预设应变量的应力下,对所述顶层应变Si层进行第一次减薄处理得到第一减薄顶层应变Si层;
在所述第二预设应变量的应力下,对所述第一减薄顶层应变Si层进行第二次减薄处理得到第二减薄顶层应变Si层;
在所述第二预设应变量的应力下,对所述第二减薄顶层应变Si层进行第三次减薄处理得到第二预设厚度的顶层应变Si层。
在本发明的一个实施例中,对所述顶层应变Si层进行第一次减薄处理得到第一减薄顶层应变Si层,包括:
利用化学机械抛光工艺对所述顶层应变Si层进行第一次减薄处理得到厚度为30~500nm的所述第一减薄顶层应变Si层。
在本发明的一个实施例中,对所述第一减薄顶层应变Si层进行第二次减薄处理得到第二减薄顶层应变Si层,包括:
利用湿法刻蚀工艺对所述第一减薄顶层应变Si层进行第二次减薄处理得到厚度为10~30nm的所述第二减薄顶层应变Si层。
在本发明的一个实施例中,利用湿法刻蚀工艺对所述第一减薄顶层应变Si层进行第二次减薄处理,包括:
在70℃~80℃的腐蚀温度下,利用第一混合溶液对所述第一减薄顶层应变Si层进行第二次减薄处理,所述第一混合溶液包括氨水、双氧水、去离子水,且所述氨水、所述双氧水、所述去离子水体积比为1:6:36~1:4:24。
在本发明的一个实施例中,对所述第二减薄顶层应变Si层进行第三次减薄处理得到第二预设厚度的顶层应变Si层,包括:
利用湿法刻蚀工艺对所述第二减薄顶层应变Si层进行第三次减薄处理得到第二预设厚度为6~10nm的所述顶层应变Si层。
在本发明的一个实施例中,利用湿法刻蚀工艺对所述第二减薄顶层应变Si层进行第三次减薄处理,包括:
在45℃~55℃的腐蚀温度下,利用第二混合溶液对所述第二减薄顶层应变Si层进行第三次减薄处理,所述第二混合溶液包括所述氨水、所述双氧水、所述去离子水,且所述氨水、所述双氧水、所述去离子水的体积比为1:11:121~1:9:81。
本发明再一个实施例提供了一种直接带隙应变SOI,所述直接带隙应变SOI由上述任意一项直接带隙应变SOI的制备方法所制备。
与现有技术相比,本发明的有益效果:
本发明设计了衬底层的第一预设关系模型,通过第一预设关系模型得到了衬底层发生带隙应变转变的临界厚度,通过三次减薄工艺得到厚度为临界厚度的衬底层,工艺实现简单,且实现了衬底层由间接带隙到直接带隙类型的转变。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种纳米级减薄方法的流程示意图;
图2是本发明实施例提供的一种直接带隙应变SOI制备方法的流程示意图;
图3是本发明实施例提供的一种直接带隙应变SOI制备方法中第二预设关系模型的示意图;
图4是本发明实施例提供的一种直接带隙应变SOI的能带示意图;
图5是本发明实施例提供的一种直接带隙应变SOI的结构示意图。
附图标记说明:
1-顶层应变Si层;2-SiO2埋绝缘层;3-Si衬底。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述,但本发明的实施方式不限于此。
实施例一
目前,理论上半导体材料实现间接带隙到直接带隙类型转变的方法包括施加应力、减薄,但这些方法在实现过程中工艺复杂,甚至导致后续相关工艺难以为继。
基于上述存在的问题,请参见图1,图1是本发明实施例提供的一种纳米级减薄方法的流程示意图,本实施例提供了一种纳米级减薄方法,该方法包括:
步骤1、选取衬底层。
具体而言,本实施例衬底层可以为Si基材料,也可以为Ge基材料,以及其他半导体材料。比如,若直接对<100>晶面的Si基材料进行减薄工艺处理实现直接带隙转变,理论上Si基材料发生带隙类型转变的减薄临界厚度约为5nm,但此时减薄后的Si基材料太薄,导致后续相关工艺难以为继,比如半导体工艺制备过程中在减薄后的Si基材料上进行光刻、离子注入、氧化等工艺时,由于减薄后的Si基材料太薄,当在其上进行光刻时,容易连同Si基材料一起被去除掉,对于离子注入,Si基材料太薄使得Si基材料或生长在Si基材料上的其他层的离子掺杂浓度不易控制在理想范围内,而在Si基材料上进行氧化得到的氧化层很容易影响Si基材料的特性,甚至将这样太薄的Si基材料移动至其他位置都是问题;而通过施加应力,理论上也可以调控Si基材料的能带结构,基于此原理可以通过应力调控技术来实现Si基材料由间接带隙到直接带隙类型的转变,但此时需要引入大约3~4GPa的应力才能实现带隙类型的转变,工艺实现困难,而且目前通过应力调控技术来实现带隙类型转变的衬底层不是晶圆级的,不利于进一步工业应用。因此,本实施例优先选取应变GOI晶圆、应变SOI晶圆作为衬底层,比如选取应变SOI晶圆作为衬底层,应变SOI晶圆包括间接带隙顶层应变Si层、SiO2埋绝缘层和Si衬底三层结构,若对应变SOI晶圆进行减薄,一方面,结合能带应力调控技术,可以进一步提高应变SOI晶圆发生带隙类型转变的临界厚度,另一方面,应变SOI晶圆通过减薄实现间接带隙到直接带隙类型的转变后,将继续保持直接带隙顶层应变Si、SiO2埋绝缘层和Si衬底三层结构,可避免出现Si基材料直接进行减薄所引起的后续工艺问题,比如上述半导体工艺制备过程中减薄后的Si基材料存在光刻、离子注入、氧化等工艺问题,甚至减薄后的Si基材料的移动问题。本实施例衬底层是基于晶圆级的衬底,特别是基于应变晶圆级的衬底,其具有潜在的工业应用潜力。
步骤2、设计衬底层的厚度与应变量之间的第一预设关系模型,根据第一预设关系模型计算得到衬底层的第一预设厚度和第一预设应变量。
具体而言,由上述可知,本实施例是在能带应力调控技术和减薄技术共同作用下实现衬底层的带隙类型转变,因此,本实施例结合第一性原理计算,建立了衬底层的厚度与应变量之间的第一预设关系模型,根据该第一预设关系模型,结合纳米尺度效应,计算出衬底层由间接带隙到直接带隙类型转变的第一预设厚度和第一预设应变量,该第一预设厚度即为衬底层带隙类型转变的临界厚度。在没有施加第一预设应变量的应力时,衬底层带隙类型转变的临界厚度为a,在施加了第一预设应变量的应力时,衬底层带隙类型转变的临界厚度为b,由于施加应力的作用,使得发生带隙类型转变的临界厚度提高了,即b>a,从而本实施例衬底层实现了带隙类型转变,同时衬底层保持一较厚的厚度,有利于后续工艺处理。其中,应变量由应力强度表征。
需要说明的是,不同的衬底层,对应的第一预设关系模型可能不同,得到的第一预设厚度和第一预设应变量可能不同,具体由衬底层的选择决定。
步骤3、在第一预设应变量的应力下,利用化学机械抛光工艺对衬底层进行第一次减薄处理得到第一减薄衬底层。
具体而言,本实施例由步骤2得到了衬底层带隙类型转变的临界厚度,则对衬底层进行减薄工艺处理得到厚度为临界厚度的衬底层。通常利用化学机械抛光工艺(ChemicalMechanical Polishing,简称CMP)对半导体材料进行减薄处理,但是由于化学机械抛光CMP工艺受抛光液参数、CMP工艺参数的限制,利用该工艺进行衬底层的减薄时,衬底层减薄的厚度存在极限,即通过化学机械抛光CMP工艺直接对衬底层进行减薄,但减薄后的衬底层的厚度无法达到临界厚度。因此,本实施例首先利用化学机械抛光CMP工艺对较厚的衬底层进行第一次减薄处理得到第一减薄衬底层。第一次减薄过程中,根据衬底层的不同,以及衬底层减薄厚度的不同,抛光液的参数、以及CMP工艺参数选择也不同。反复多次利用抛光液、CMP工艺进行减薄处理,并利用陀偏仪测量减薄的衬底层的厚度,直到满足对第一减薄衬底层厚度的需求。其中,每一次减薄过程中施加第一预设应变量的应力,每一次利用抛光液对衬底层进行减薄处理后,均需要对减薄的衬底层利用RCA工艺进行清洗处理。
需要说明的是,不同的衬底层,对应得到的第一减薄衬底层的厚度需求可能不同,具体由衬底层的选择决定。
步骤4、在第一预设应变量的应力下,利用湿法刻蚀工艺对第一减薄衬底层进行第二次减薄处理得到第二减薄衬底层。
具体而言,由上可知,利用化学机械抛光CMP工艺对衬底层进行减薄,减薄厚度存在极限,无法达到衬底层带隙类型转变的临界厚度。因此,本实施例为了获得更小厚度的衬底层,结合半导体湿法刻蚀工艺,对第一减薄衬底层进行第二次减薄处理,具体地,在第一预设腐蚀温度下,利用第一预设腐蚀液对第一减薄衬底层进行第二次减薄处理得到第二减薄衬底层。第二次减薄过程中,反复多次利用第一预设腐蚀液对衬底层进行减薄处理,每次反应间隔期间利用陀偏仪测量衬底层的厚度,直到满足对第二减薄衬底层厚度的需求。其中,每一次减薄过程中施加第一预设应变量的应力,每一次利用第一预设腐蚀液对衬底层进行减薄处理后,均需要对减薄后的衬底层利用RCA工艺进行清洗处理;本实施例第一预设腐蚀液的选择由衬底层决定,且第一预设腐蚀液与衬底层发生腐蚀反应,同时第一预设腐蚀液可以实现腐蚀反应自停止,从而很好的控制衬底层厚度的减薄。
需要说明的是,不同的衬底层,对应得到第二减薄衬底层的厚度可能不同,具体由衬底层的选择决定。
步骤5、在第一预设应变量的应力下,利用湿法刻蚀工艺对第二减薄衬底层进行第三次减薄处理,以得到第一预设厚度的纳米级衬底层。
具体而言,为了可以更精确的控制得到第一预设厚度(临界厚度)的衬底层,结合半导体湿法刻蚀工艺,本实施例对步骤4得到的第二减薄衬底层进行第三次减薄处理,具体地,在第二预设腐蚀温度下,利用第二预设腐蚀液对第二减薄衬底层进行第三次减薄处理,以得到第一预设厚度的纳米级衬底层。在第三次减薄过程中,反复多次利用第二预设腐蚀液对衬底层进行减薄处理,每次反应间隔期间利用陀偏仪测量衬底层的厚度,直到满足对第一预设厚度衬底层的需求。其中,每一次减薄过程中施加第一预设应变量的应力,每一次利用第二预设腐蚀液对衬底层进行减薄处理后,均需要对减薄后的衬底层利用RCA工艺进行清洗处理;本实施例第二预设腐蚀液的选择由衬底层决定,第二预设腐蚀液与第一预设腐蚀液反应原理相同,与衬底层发生腐蚀反应,同时可以实现腐蚀反应自停止,从而更精确的控制衬底层厚度的减薄,第二预设腐蚀液与第一预设腐蚀液的区别在于每一次对衬底层减薄的厚度不同。
本实施例设计了衬底层的第一预设关系模型,通过第一预设关系模型得到了衬底层发生带隙类型转变的临界厚度,通过三次减薄工艺得到厚度为临界厚度的衬底层,从而实现了该衬底层由间接带隙到直接带隙类型的转变;本实施例通过化学机械抛光CMP、湿法刻蚀等现有工艺实现了衬底层带隙类型的转变,工艺简单,不需要额外定制工艺所需设备;本实施例获得的直接带隙衬底层,可以进一步地结合现有集成电路工艺,完成高性能器件的设计和电路的实现。
实施例二
在上述实施例一的基础上,本实施例以应变SOI晶圆为例,具体说明本实施例纳米级减薄方法的实现,请参见图2,图2是本发明实施例提供的一种直接带隙应变SOI制备方法的流程示意图,本实施例提供了一种直接带隙应变SOI制备方法,该方法包括:
步骤1、选取应变SOI晶圆,应变SOI晶圆包括顶层应变Si层、SiO2埋绝缘层和Si衬底。
具体而言,本实施例选取顶层应变Si层厚度为100~500nm的应变SOI晶圆作为初始材料,并利用RCA(湿式化学清洗法)标准清洗工艺进行初次清洗。其中,应变SOI晶圆的顶层应变Si为间接带隙类型。
步骤2、设计顶层应变Si层的厚度与应变量之间的第二预设关系模型,根据第二预设关系模型计算得到顶层应变Si层的第二预设厚度和第二预设应变量。
具体而言,本实施例在利用纳米级减薄方法实现直接带隙应变SOI前,需要先确定直接带隙应变SOI中顶层应变Si层的临界厚度。请参见图3,图3是本发明实施例提供的一种直接带隙应变SOI制备方法中第二预设关系模型的示意图。本实施例利用第一性原理计算方法,在顶层应变Si层发生带隙类型转变时,顶层应变Si层的厚度与应变量之间的关系满足第二预设关系模型,该第二预设关系模型设计为:
t=4.93+1.16*F (1)
其中,t为顶层应变Si层的厚度,F为顶层应变Si层的应变量。
通过公式(1),加上工艺实现的考虑,本实施例选取1Gpa的应力作为第二预设应变量,选取6nm厚度作为第二预设厚度,来实现应变SOI的直接带隙类型转变。其中,6nm为应变SOI晶圆的发生带隙类型转变的临界厚度。
步骤3、在第二预设应变量的应力下,对顶层应变Si层进行第一次减薄处理得到第一减薄顶层应变Si层。
具体而言,本实施例针对较厚的顶层应变Si层,首先对顶层应变Si层进行第一次减薄处理,具体地,利用化学机械抛光CMP进行第一次减薄处理得到第一减薄顶层应变Si层。第一次减薄过程中,利用化学机械抛光CMP工艺对应变SOI晶圆的顶层应变Si层反复进行减薄处理,利用RAC工艺对每一次减薄后的顶层应变Si层进行清洗操作,并利用陀偏仪测量顶层应变Si层的厚度。本实施例化学机械抛光CMP工艺中利用的抛光液为不含过氧化氢的碱性抛光液,且含有硅溶胶、螯合剂和表面活性剂,根据顶层应变Si层厚度的不同,抛光液的参数不同,在第一减薄过程中抛光液的参数为:SiO2磨料的平均粒径为30~50nm,硅溶胶的浓度为4%~5%,螯合剂的体积分数为2%~3%,表面活性剂的体积分数为2%~3%,抛光液的pH值为9.2~11.2;化学机械抛光CMP工艺参数为:工作压力为2.5~12.5kPa,抛光头转速为20~100r/min,抛光液流量为40~200mL/min,抛光时间为30~120s,通过调控工艺参数,控制化学机械抛光CMP工艺减薄速率为5~10nm/s。其中,第一次减薄过程中,每一次减薄时施加1Gpa的应力,即第二预设应变量的应力为1Gpa。
优选地,第一减薄顶层应变Si层的厚度为30~500nm,特别的第一减薄顶层应变Si层的厚度为30nm。
步骤4、在第二预设应变量的应力下,对第一减薄顶层应变Si层进行第二次减薄处理得到第二减薄顶层应变Si层。
具体而言,由于化学机械抛光CMP工艺受抛光液参数和工艺参数的限制,所以顶层应变Si层减薄的厚度存在极限,即减薄后的顶层应变Si层的厚度达不到第二预设厚度,无法实现由间接带隙到直接带隙类型的转变。本实施例为了获得更小厚度的顶层应变Si层,对第一减薄顶层应变Si层进行第二次减薄处理,具体地,结合半导体湿法刻蚀工艺,对第一减薄顶层应变Si层进行第二减薄处理得到第二减薄顶层应变Si层。在利用湿法刻蚀工艺进行第二次减薄处理中,本实施例利用第一混合溶液对第一减薄顶层应变Si层进行腐蚀处理,第一混合溶液具体为氨水、双氧水、去离子水的混合溶液,此时氨水、双氧水、去离子水的体积配比为1:6:36~1:4:24,特别的体积配比为1:5:25,腐蚀温度为70℃~80℃,特别的腐蚀温度为75℃。本实施例第一混合溶液在腐蚀过程包括腐蚀反应和腐蚀停止反应,其中腐蚀反应公式为:
腐蚀停止反应公式:
本实施例通过公式(2)和公式(3)对第一减薄顶层应变Si层进行腐蚀处理,使得第一减薄顶层应变Si层的厚度减小,以得到第二减薄顶层应变Si层。在腐蚀过程中,随着OH-1离子浓度的改变,第一混合溶液可以实现腐蚀反应自停止,停止后在第一减薄顶层应变Si层生成SiO2保护层。步骤4通过控制第一混合溶液的体积配比、腐蚀温度,实现单次减薄顶层应变Si层的厚度为3nm。反复多次利用第一混合溶液对顶层应变Si层进行腐蚀处理,每次反应间隔期间利用陀偏仪测量顶层应变Si层的厚度,直到满足对第二减薄顶层应变Si层厚度的需求。其中,每一次减薄过程中施加1Gpa的应力,每一次利用第一混合溶液对顶层应变Si层进行腐蚀处理后,均需要对腐蚀后的顶层应变Si层利用RCA工艺进行清洗操作,同时去除腐蚀停止反应后在顶层应变Si层上生成的SiO2保护层。
优选地,第二减薄顶层应变Si层的厚度为10~30nm,特别的第二减薄顶层应变Si层的厚度为10nm。
步骤5、在第二预设应变量的应力下,对第二减薄顶层应变Si层进行第三次减薄处理得到第二预设厚度的顶层应变Si层。
具体而言,为了可以更精确的控制得到临界厚度的顶层应变Si层,本实施例对第二减薄顶层应变Si层进行第三次减薄处理,具体地,结合半导体湿法刻蚀工艺,对第二减薄顶层应变Si层进行减薄处理得到第二预设厚度的顶层应变Si层。在利用湿法刻蚀工艺进行第三次减薄处理中,本实施例利用第二混合溶液对第二减薄顶层应该Si进行腐蚀处理,第二混合溶液具体也为氨水、双氧水、去离子水的混合溶液,氨水、双氧水、去离子水的体积配比为1:11:121~1:9:81,特别的体积配比为1:10:100,腐蚀温度为45℃~55℃,特别的腐蚀温度为50℃。本实施例第二混合溶液在腐蚀过程也包括腐蚀反应和腐蚀停止反应,其反应机理同步骤4,步骤5通过控制第二混合溶液的体积配比、腐蚀温度,实现单次减薄顶层应变Si层的厚度在1nm左右。反复多次利用第二混合溶液对顶层应变Si层进行腐蚀处理,每一次反应间隔期间利用陀偏仪测量顶层应变Si层的厚度,使其逐渐趋于顶层应变Si层由间接带隙到直接带隙类型转变的第二预设厚度,以得到第二预设厚度的顶层应变Si层,从而使应变SOI晶圆实现间接带隙到直接带隙类型转变。其中,每一次减薄过程中施加1Gpa的应力,每一次利用第二混合溶液对顶层应变Si层进行腐蚀处理后,均需要对减薄后的顶层应变Si层利用RCA工艺进行清洗操作,同时去除腐蚀停止反应后在顶层应变Si层上生成的SiO2保护层。
优选地,应变SOI晶圆的顶层应变Si层的第二预设厚度为6~10nm,特别的应变SOI晶圆的顶层应变Si层的第二预设厚度为6nm。
请参见图4,图4是本发明实施例提供的一种直接带隙应变SOI的能带示意图。图4中,横坐标表示应变SOI中的对称点,纵坐标表示对称点对应的能带。可见,本实施例顶层应变Si层厚度为临界厚度6nm时,实现了应变SOI晶圆的间接带隙到直接带隙类型的转变。
本实施例与现有硅集成电路工艺完全兼容,直接带隙应变SOI的制备可以通过化学机械抛光CMP工艺、湿法刻蚀工艺等现有的常规Si工艺实现,工艺简单,不需要额外定制工艺所需设备;本实施例获得的直接带隙应变SOI可以进一步结合现有的硅集成电路工艺,完成高性能器件的设计和电路的实现;本实施例通过结合化学机械抛光CMP工艺、湿法刻蚀工艺等技术,突破了Si纳米级减薄技术的瓶颈,实现了应变SOI间接带隙类型到直接带隙类型的转变,相比较其他方法,降低了获得直接带隙Si基材料的工艺成本;本实施例通过调控Si纳米级减薄方法的工艺条件,实现了纳米级Si材料的制备,有效降低了Si材料的表面缺陷。
实施例三
在上述实施例二的基础上,图5,图5是本发明实施例提供的一种直接带隙应变SOI的结构示意图。本实施例提供了一种直接带隙应变SOI,该直接带隙应变SOI包括由上述实施例二制备方法所制备,直接带隙应变SOI包括顶层应变Si层1、SiO2埋绝缘层2和Si衬底3,其中,顶层应变Si层1的厚度为T,T为顶层应变Si层1发生带隙类型转变时的临界厚度,具体临界厚度的确认请参见实施例二。
本实施例提供的直接带隙应变SOI具有上述实施例一和实施例二所述的技术效果,在此不再累述。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明,不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干简单推演或替换,都应当视为属于本发明的保护范围。
Claims (10)
1.一种纳米级减薄方法,其特征在于,包括:
选取衬底层;
设计所述衬底层的厚度与应变量之间的第一预设关系模型,根据所述第一预设关系模型计算得到所述衬底层的第一预设厚度和第一预设应变量;
在所述第一预设应变量的应力下,利用化学机械抛光工艺对所述衬底层进行第一次减薄处理得到第一减薄衬底层;
在所述第一预设应变量的应力下,利用湿法刻蚀工艺对所述第一减薄衬底层进行第二次减薄处理得到第二减薄衬底层;
在所述第一预设应变量的应力下,利用湿法刻蚀工艺对所述第二减薄衬底层进行第三次减薄处理以得到第一预设厚度的纳米级衬底层。
2.根据权利1所述的纳米级减薄方法,其特征在于,利用湿法刻蚀工艺对所述第一减薄衬底层进行第二次减薄处理得到第二减薄衬底层,包括:
在第一预设腐蚀温度下,利用第一预设腐蚀液对所述第一减薄衬底层进行第二次减薄处理得到所述第二减薄衬底层。
3.根据权利1所述的纳米级减薄方法,其特征在于,利用湿法刻蚀工艺对所述第二减薄衬底层进行第三次减薄处理以得到所述第一预设厚度的纳米级衬底层,包括:
在第二预设腐蚀温度下,利用第二预设腐蚀液对所述第二减薄衬底层进行第三次减薄处理以得到所述第一预设厚度的纳米级衬底层。
4.一种直接带隙应变SOI的制备方法,其特征在于,包括:
选取应变SOI晶圆,所述应变SOI晶圆包括顶层应变Si层、SiO2埋绝缘层和Si衬底;
设计所述顶层应变Si层的厚度与应变量之间的第二预设关系模型,根据所述第二预设关系模型计算得到所述顶层应变Si层的第二预设厚度和第二预设应变量;
在所述第二预设应变量的应力下,对所述顶层应变Si层进行第一次减薄处理得到第一减薄顶层应变Si层;
在所述第二预设应变量的应力下,对所述第一减薄顶层应变Si层进行第二次减薄处理得到第二减薄顶层应变Si层;
在所述第二预设应变量的应力下,对所述第二减薄顶层应变Si层进行第三次减薄处理得到第二预设厚度的顶层应变Si层。
5.根据权利4所述的直接带隙应变SOI的制备方法,其特征在于,对所述顶层应变Si层进行第一次减薄处理得到第一减薄顶层应变Si层,包括:
利用化学机械抛光工艺对所述顶层应变Si层进行第一次减薄处理得到厚度为30~500nm的所述第一减薄顶层应变Si层。
6.根据权利4所述的直接带隙应变SOI的制备方法,其特征在于,对所述第一减薄顶层应变Si层进行第二次减薄处理得到第二减薄顶层应变Si层,包括:
利用湿法刻蚀工艺对所述第一减薄顶层应变Si层进行第二次减薄处理得到厚度为10~30nm的所述第二减薄顶层应变Si层。
7.根据权利6所述的直接带隙应变SOI的制备方法,其特征在于,利用湿法刻蚀工艺对所述第一减薄顶层应变Si层进行第二次减薄处理,包括:
在70℃~80℃的腐蚀温度下,利用第一混合溶液对所述第一减薄顶层应变Si层进行第二次减薄处理,所述第一混合溶液包括氨水、双氧水、去离子水,且所述氨水、所述双氧水、所述去离子水体积比为1:6:36~1:4:24。
8.根据权利4所述的直接带隙应变SOI的制备方法,其特征在于,对所述第二减薄顶层应变Si层进行第三次减薄处理得到第二预设厚度的顶层应变Si层,包括:
利用湿法刻蚀工艺对所述第二减薄顶层应变Si层进行第三次减薄处理得到第二预设厚度为6~10nm的所述顶层应变Si层。
9.根据权利8所述的直接带隙应变SOI的制备方法,其特征在于,利用湿法刻蚀工艺对所述第二减薄顶层应变Si层进行第三次减薄处理,包括:
在45℃~55℃的腐蚀温度下,利用第二混合溶液对所述第二减薄顶层应变Si层进行第三次减薄处理,所述第二混合溶液包括所述氨水、所述双氧水、所述去离子水,且所述氨水、所述双氧水、所述去离子水的体积比为1:11:121~1:9:81。
10.一种直接带隙应变SOI,其特征在于,所述直接带隙应变SOI由权利要求4~9任意一项制备方法所制备。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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CN110690103A true CN110690103A (zh) | 2020-01-14 |
CN110690103B CN110690103B (zh) | 2021-11-19 |
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---|---|---|---|
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Country Status (1)
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---|---|
CN (1) | CN110690103B (zh) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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CN103065938A (zh) * | 2012-12-31 | 2013-04-24 | 中国科学院上海微系统与信息技术研究所 | 一种制备直接带隙Ge薄膜的方法 |
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