CN110687957A - 控制电路 - Google Patents

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Abstract

本申请实施例公开了一种控制电路，应用于负载点电源POL芯片，与所述POL芯片中的电源VCC引脚和电源正常PGood引脚相连，所述控制电路包括：检测模块，用于检测所述VCC引脚输出的电压的数值，判断所述电压的数值是否满足预先设置的PGood逻辑正常工作的判断条件，并输出检测信号；控制模块，用于控制所述PGood引脚输出的PGood信号处于低电平状态，直到接收的检测信号指示所述VCC信号的电压满足所述PGood逻辑正常工作的判断条件为止；其中，所述PGood引脚通过第一分压单元与控制电源相连。

Description

控制电路
技术领域
本申请实施例涉及电子电路领域，尤指一种控制电路。
背景技术
伴随着互联网的快速发展，网上业务量不断增加，服务器等电子产品的运用也逐渐增加。
负载点电源(Point of Load，POL)是服务器上常用的DC to DC转换芯片方案，可由12V转出各级电压给系统供电。POL芯片可输出Power Good(PGood)信号。此信号主要有以下应用：
1.可根据PGood信号判断POL输出是否正常；
2.可用于Enable下级电源；
3.可用于点LED灯；
图1为相关技术中POL芯片的结构图。如图1所示，图1所示的右下方圆形指示区域，POL内的PGood控制逻辑通过控制MOSFET的开关来控制PGood信号的高低电平。当PGood控制逻辑不受控时，会导致MOSFET异常开关，能导致PGood信号起电时有Glitch，在该PGood信号使能的下级电源会出现起电异常的问题，也可能会对POL输出的误判。
发明内容
为了解决上述任一技术问题，本申请实施例提供了一种控制电路。
为了达到本申请实施例目的，本申请实施例提供了一种控制电路，应用于负载点电源POL芯片，与所述POL芯片中的电源VCC引脚和电源正常PGood引脚相连，所述控制电路包括：
检测模块，用于检测所述VCC引脚输出的电压的数值，判断所述电压的数值是否满足预先设置的PGood逻辑正常工作的判断条件，并输出检测信号；
控制模块，用于控制所述PGood引脚输出的PGood信号处于低电平状态，直到接收的检测信号指示所述VCC信号的电压满足所述PGood逻辑正常工作的判断条件为止；其中，所述PGood引脚通过第一分压单元与控制电源相连。
在一个示例性实施例中，所述检测模块包括第一NMOS管和第二分压电压，其中：
所述第一NMOS管，所述第一NMOS管的源极接地，漏极与PGood信号相连，栅极与所述第二分压单元的一端相连；
所述第二分压单元的另一端与所述控制电源相连。
在一个示例性实施例中，所述控制模块包括第二NMOS管、第三分压单元和第四分压单元，其中：
所述第二NMOS管，所述第一NMOS管的源极接地，漏极与第一NMOS管的栅极相连，栅极与所述第三分压单元的一端相连；
所述第三分压单元的另一端与所述VCC引脚相连；
所述第四分压单元的一端接地，另一端与所述VCC引脚相连。
在一个示例性实施例中，所述第一NMOS管和所述第二NMOS管的导通电压是根据POL中PGood逻辑电路的工作电压确定的。
在一个示例性实施例中，所述第一NMOS管和所述第二NMOS管的导通电压的取值大于所述PGood逻辑电路的工作电压的取值的一半。
在一个示例性实施例中，所述PGood逻辑电路的工作电压为大于2伏。
在一个示例性实施例中，所述第一分压单元和第二分压电压单元所消耗的电压在相同的数量级。
在一个示例性实施例中，所述第三分压单元与所述第四分压单元的所消耗的电压相等。
在一个示例性实施例中，所述第一分压单元和第二分压电压单元、第三分压单元与所述第四分压单元中至少一个为电阻。
在一个示例性实施例中，在所述第一分压单元和第二分压电压单元中至少一个为电阻时，阻值为大于1千欧且小于10千欧。
本申请实施例提供的实施例，检测所述VCC引脚输出的电压的数值，判断所述电压的数值是否满足预先设置的PGood逻辑正常工作的判断条件，并输出检测信号，控制所述PGood引脚输出的PGood信号处于低电平状态，直到接收的检测信号指示所述VCC信号的电压满足所述PGood逻辑正常工作的判断条件为止，保证PGood信号由POL芯片中PGood逻辑控制前保持低电平，克服PGood信号在VCC的电压上升过程中发现Glitch现象，保证电源信号的正常性。
本申请实施例的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请实施例而了解。本申请实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本申请实施例技术方案的进一步理解，并且构成说明书的一部分，与本申请实施例的实施例一起用于解释本申请实施例的技术方案，并不构成对本申请实施例技术方案的限制。
图1为相关技术中POL芯片的结构图；
图2为相关技术中PGood信号的设置示意图；
图3为本申请实施例提供的控制电路的示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请实施例的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请实施例中的实施例及实施例中的特征可以相互任意组合。
发明人对相关技术的进行技术分析，以Infineon的IR38263芯片为例进行说明：
图2为相关技术中PGood信号的设置示意图。如图2所示，POL芯片内的PGood pin是OD门，当芯片还未输出时，PGood pin里MOS管处于开启状态，此时PGood pin在芯片内部直接对地，Power Good处于0电压准位；
当POL芯片的电压输出正常后，PGood pin里MOS关闭，由P3V3上拉PGood pin的电压至3.3V，Power Good处于高电压准位。
在上例中，发明人发现POL芯片中VCC pin开始上电后，当VCC电压为1V-2V时，PGood逻辑控制是未知的，POL芯片中PGood信号被P3V3上拉，会出现一个1V左右的Glitch。此Glitch可能造成BMC报警或者后面时序异常。
基于上述分析，本申请实施例提供一种控制电路，应用于负载点电源POL芯片，与所述POL芯片中的电源VCC引脚和PGood引脚相连，所述控制电路包括：
检测模块，用于检测所述VCC引脚输出的电压的数值，判断所述电压的数值是否满足预先设置的PGood逻辑正常工作的判断条件，并输出检测信号；
控制模块，用于控制所述PGood引脚输出的PGood信号处于低电平状态，直到接收的检测信号指示所述VCC信号的电压满足所述PGood逻辑正常工作的判断条件为止；其中，所述PGood引脚通过第一分压单元与控制电源相连。
本申请实施例提供的电路，检测所述VCC引脚输出的电压的数值，判断所述电压的数值是否满足预先设置的PGood逻辑正常工作的判断条件，并输出检测信号，控制所述PGood引脚输出的PGood信号处于低电平状态，直到接收的检测信号指示所述VCC信号的电压满足所述PGood逻辑正常工作的判断条件为止，保证PGood信号由POL芯片中PGood逻辑控制前保持低电平，克服PGood信号在VCC的电压上升过程中发现Glitch现象，保证电源信号的正常性。
下面对本申请实施例提供的电路进行说明：
图3为本申请实施例提供的控制电路的示意图。下面以图3为例对控制电路中的模块的结构进行说明：
在一个示例性实施例中，所述检测模块包括第一NMOS管和第二分压电压，其中：
所述第一NMOS管，所述第一NMOS管的源极接地，漏极与PGood信号相连，栅极与所述第二分压单元的一端相连；
所述第二分压单元的另一端与所述控制电源相连。
在上述示例性实施例中，以Infineon的IR38263芯片为例进行说明，控制电源的电压为3.3V，第一NMOS管的导通状态时，PGood信号为低电平，第一NMOS管不导通时，PGood信道为高电平。
在一个示例性实施例中，所述控制模块包括第二NMOS管、第三分压单元和第四分压单元，其中：
所述第二NMOS管，所述第一NMOS管的源极接地，漏极与第一NMOS管的栅极相连，栅极与所述第三分压单元的一端相连；
所述第三分压单元的另一端与所述VCC引脚相连；
所述第四分压单元的一端接地，另一端与所述VCC引脚相连。
在上述示例性实施例中，在POL芯片上电过程中，随着VCC引脚输出的电压逐渐升高，在未第二NMOS的导通电压前，第一NMOS管开启；在达到第二NMOS的导通电压后，第二NMOS管开启，第一NMOS管关闭，实现对第一NMOS管导通状态的控制。
在一个示例性实施例中，所述第一NMOS管和所述第二NMOS管的导通电压是根据POL中PGood逻辑电路的工作电压确定的。
第一NMOS管和第二NMOS管是否导通的目的是在控制在PGood逻辑不受控时，通过POL芯片外部控制PGood信号处于低电平，因此，导通电压有PGood逻辑电路的工作电压来确定。
在一个示例性实施例中，所述第一NMOS管和所述第二NMOS管的导通电压的取值大于所述PGood逻辑电路的工作电压的取值的一半。
在一个示例性实施例中，所述PGood逻辑电路的工作电压为大于2伏。
在上述示例性实施例中，以Infineon的IR38263芯片为例进行说明，在VCC的电压的数值处在1伏至2伏之间时，PGood信号发生Glitch现象，因此，可以确定在VCC的电压的数值大于2伏后，POL芯片内PGood控制逻辑才能正常工作，实现由POL内部对PGood信号进行控制。
在一个示例性实施例中，所述第一分压单元和第二分压电压单元所消耗的电压在相同的数量级。
在一个示例性实施例中，所述第三分压单元与所述第四分压单元的所消耗的电压相等。
在一个示例性实施例中，所述第一分压单元和第二分压电压单元、第三分压单元与所述第四分压单元中至少一个为电阻。
在一个示例性实施例中，在所述第一分压单元和第二分压电压单元中至少一个为电阻时，阻值为大于1千欧且小于10千欧。
基于上述电压分配方式，实现对NMOS管的导通的控制。
在图3所示示意图中，该控制电路的工作状态包括：
当POL芯片还未开启前，VCC输出的电压为0V，控制电路中的G2位置的电压为0，MOS管Q2关闭；G1位置的电压为3.3V，MOS管Q1导通；Power Good维持在0V；
当POL芯片开始工作，VCC引脚输出的电压上升，当G2位置的电压高过MOS管Q2的导通电压后，Q2导通；G1位置的电压为0，Q1关闭。其中，可以设置Q2的导通电压为1.5伏，则对应的，此时VCC输出的电压为3V,已经避开PGood逻辑不受控的电压区间；
当POL芯片输出正常后，PGood pin内部MOS关闭，Power Good被P3V3上拉到高电平。
本申请实施例提供的电路，检测所述VCC引脚输出的电压的数值，判断所述电压的数值是否满足预先设置的PGood逻辑正常工作的判断条件，并输出检测信号，控制所述PGood引脚输出的PGood信号处于低电平状态，直到接收的检测信号指示所述VCC信号的电压满足所述PGood逻辑正常工作的判断条件为止，保证PGood信号由POL芯片中PGood逻辑控制前保持低电平，克服PGood信号在VCC的电压上升过程中发现Glitch现象，保证电源信号的正常性。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims (10)

1.一种控制电路，其特征在于，应用于负载点电源POL芯片，与所述POL芯片中的电源VCC引脚和电源正常PGood引脚相连，所述控制电路包括：
检测模块，用于检测所述VCC引脚输出的电压的数值，判断所述电压的数值是否满足预先设置的PGood逻辑正常工作的判断条件，并输出检测信号；
控制模块，用于控制所述PGood引脚输出的PGood信号处于低电平状态，直到接收的检测信号指示所述VCC信号的电压满足所述PGood逻辑正常工作的判断条件为止；其中，所述PGood引脚通过第一分压单元与控制电源相连。
2.根据权利要求1所述的电路，其特征在于，所述检测模块包括第一NMOS管和第二分压电压，其中：
所述第一NMOS管，所述第一NMOS管的源极接地，漏极与PGood信号相连，栅极与所述第二分压单元的一端相连；
所述第二分压单元的另一端与所述控制电源相连。
3.根据权利要求1所述的电路，其特征在于，所述控制模块包括第二NMOS管、第三分压单元和第四分压单元，其中：
所述第二NMOS管，所述第一NMOS管的源极接地，漏极与第一NMOS管的栅极相连，栅极与所述第三分压单元的一端相连；
所述第三分压单元的另一端与所述VCC引脚相连；
所述第四分压单元的一端接地，另一端与所述VCC引脚相连。
4.根据权利要求3所述的电路，其特征在于，所述第一NMOS管和所述第二NMOS管的导通电压是根据POL中PGood逻辑电路的工作电压确定的。
5.根据权利要求4所述的电路，其特征在于，所述第一NMOS管和所述第二NMOS管的导通电压的取值大于所述PGood逻辑电路的工作电压的取值的一半。
6.根据权利要求2所述的电路，其特征在于，所述PGood逻辑电路的工作电压为大于2伏。
7.根据权利要求2所述的电路，其特征在于，所述第一分压单元和第二分压电压单元所消耗的电压在相同的数量级。
8.根据权利要求3所述的电路，其特征在于，所述第三分压单元与所述第四分压单元的所消耗的电压相等。
9.根据权利要求7或8所述的电路，其特征在于，所述第一分压单元和第二分压电压单元、第三分压单元与所述第四分压单元中至少一个为电阻。
10.根据权利要求9所述的电路，其特征在于，在所述第一分压单元和第二分压电压单元中至少一个为电阻时，阻值为大于1千欧且小于10千欧。
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