CN110676167A - 多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管及制作方法 - Google Patents
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Abstract
本发明涉及一种多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管及制作方法，所述制作方法包括步骤：在衬底上生长N层AlInN/GaN异质结，其中N≥2；在N层AlInN/GaN异质结上进行刻蚀和台面隔离，形成栅鳍；在最上层AlInN/GaN异质结上方制作源电极、漏电极；在源电极和漏电极之间制作钝化层；制作三维FinFET栅结构的栅电极；制作互连引线。该晶体管及制作方法采用多沟道异质结结构和FinFET的三维栅结构，提高器件跨导的栅压放大范围，降低器件的关态泄漏电流和亚阈值摆幅，使器件具有良好的开关特性和线性度；异质结晶格近乎完全匹配，减小了面电阻。
Description
技术领域
本发明属于微电子技术领域，具体涉及一种多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管及制作方法。
背景技术
近年来以SiC和GaN为代表的第三带宽禁带隙半导体以其禁带宽度大、击穿电场高、热导率高、饱和电子速度大和异质结界面二维电子气浓度高等特性，使其受到广泛关注。在理论上，利用这些材料制作的高电子迁移率晶体管HEMT、发光二极管LED、激光二极管LD等器件比现有器件具有明显的优越特性，因此近些年来国内外研究者对其进行了广泛而深入的研究，并取得了令人瞩目的研究成果。
目前主要有如下4种制作基于AlInN/GaN异质结的增强型器件的方法。
1.双沟道AlInN/GaN异质结，该结构有两个GaN层作为沟道层，双沟道AlInN/GaN异质结可以有更高的二维电子气总密度，这使得器件饱和电流大幅度增加，对于功率应用的器件，饱和电流的提高至关重要，但是双沟道AlInN/GaN异质结材料总势垒层厚度增加，使得器件栅与下面的沟道距离增大，降低了栅控能力。
2.三沟道AlGaN/GaN异质结材料，随着沟道数量的增加，由AlGaN/GaN组成的异质结的层数也增多，使得器件有三层的二维电子气层并联在源、漏之间，这样更进一步降低了沟道电阻，提高了器件源漏电流。但是随着沟道数量的增加，离栅极越远的沟道受到的控制越弱，栅极电压的控制作用越来越弱。
3.纳米沟道InAlN/GaN HEMT器件，该器件必须采用纳米级栅鳍宽度的栅鳍，但是FinFET采用纳米级栅鳍宽度的栅鳍会使电路器件单元的电流驱动能力减弱，降低了饱和电流。
4.AlN/GaN FinFET器件仿真结构表明双沟道的AlN/GaN FinFET比单沟道的AlN/GaN FinFET具有更高的开态电流，并且比传统AlGaN/GaN FinFET在7V栅压下漏电流增加一倍；在实际器件制作中，AlN与GaN材料之间存在晶格不匹配现象，很难生长较厚的AlN材料，并且需要生长两层AlN，更难生长，即使生长出来，也会因为晶格不匹配引起位错，最终导致器件特性变差。
上述4种现有技术中存在的问题总结为三点：
1.目前的多沟道异质结器件采用平面栅控制，在沟道数量增加的同时器件栅与下面的沟道距离增增大，由此栅控能差。
2.基于AlGaN/GaN组成的异质结器件晶格不匹配，使材料层之间出现错位，降低势垒层结晶质量以及异质结界面质量，并且增加了合金无序散射和界面粗糙度，从而降低器件的电学特性，导致器件可靠性降低；再者GaN材料与AlGaN材料均存在压电效应，使用AlGaN/GaN结构制备的器件运行时，在漏极方向的栅之下有较大电场，从而导致AlGaN材料的部分地方形成应力；加上两种材料严重的晶格不匹配，在高压高温环境下工作的器件可靠性降低、性能下降。
3.采用纳米级栅鳍宽度的FinFET的控制器件，会使得电路器件单元的电流驱动能力减弱、饱和电流降低。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种晶格匹配多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的制作方法，包括如下步骤：
S1、在衬底上生长N层AlInN/GaN异质结；所述AlInN/GaN异质结是通过依次生长GaN层和AlInN势垒层形成的，其中N≥2；
S2、对所述N层AlInN/GaN异质结进行刻蚀和台面隔离，形成栅鳍；
S3、在最上层的AlInN/GaN异质结上方制作源电极和漏电极；
S4、在所述源电极和所述漏电极之间制作钝化层；
S5、在所述N层AlInN/GaN异质结上制作三维FinFET栅结构的栅电极，所述栅电极覆盖在所述最上层AlInN/GaN异质结的顶部和所述N层AlInN/GaN异质结的侧壁；
S6、制作所述源电极、所述漏电极和所述栅电极的引线。
在一个具体实施方式中，所述衬底为蓝宝石衬底或SiC衬底。
在一个具体实施方式中，所述N层AlInN/GaN异质结自下而上包括第一层AlInN/GaN异质结、第二层AlInN/GaN异质结至第N层AlInN/GaN异质结；
第一层AlInN/GaN异质结中GaN层的厚度为1～2μm，AlInN势垒层的厚度为10～15nm；所述AlInN势垒层中In组份占比为16～18％；
第二层AlInN/GaN异质结到第N层AlInN/GaN异质结的结构相同，其中GaN层的厚度为15～25nm，AlInN势垒层的厚度为10～15nm；所述AlInN势垒层中In组份占比为16～18％。
在一个具体实施方式中，所述步骤S2包括：
S21、在所述N层AlInN/GaN异质结制作宽度为30～100nm的栅鳍掩模图形；
S21、对所述栅鳍掩模图形进行台面隔离和刻蚀，形成栅鳍。
在一个具体实施方式中，所述步骤S3包括：
S31、在最上层AlInN/GaN异质结上制作源极区掩膜图形和漏极区掩膜图形；
S32、对所述源极区掩膜图形和所述漏极区掩膜图形进行金属蒸发和金属剥离，形成源电极和漏电极。
在一个具体实施方式中，所述步骤S4中，所述SiN钝化层的厚度至少为50nm。
在一个具体实施方式中，所述步骤S5包括：
S51、刻蚀去除栅极区的钝化层；
S52、制作栅极区掩膜图形；
S53、对所述栅极区掩膜图形采用栅金属进行金属蒸发，使所述栅金属覆盖在第N层AlInN/GaN异质结的顶部和所述N层AlInN/GaN异质结的侧壁；
S53、对金属蒸发后的栅金属进行金属剥离，形成FinFET栅结构的栅电极。
本发明还提供了一种多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管，由上述制作方法制作而成。
与现有技术相比，本发明的有益效果：
1.本发明实施例采用AlInN/GaN异质结HEMT结构，通过调节In组分的含量，使AlInN层和GaN层之间能够产生近乎完全的匹配的a轴晶格，在生长多层AlInN/GaN异质结的情况下，不会出现传统AlGaN层与GaN层间晶格不匹配带来的严重后果，提升了异质结的电子迁移率、减小了面电阻；
2.在源电极和漏电极之间采用多层AlInN/GaN异质结结构，形成多个并联的二维电子气通道，使器件具有较小的开态电阻，同时具有较大的电流驱动能力；
3.采用三维的FinFET结构，栅电极能从侧面对沟道电子进行控制，明显加强了栅控能力，提高器件跨导的栅压放大范围，降低器件的关态泄漏电流和亚阈值摆幅，使器件具有良好的开关特性和线性度。
附图说明
图1为本发明实施例提供的一种多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的制作方法流程图；
图2为本发明实施例提供的一种多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的结构示意图；
图3为本发明实施例提供的一种多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的侧视图；
图4为本发明实施例提供的一种多沟道鳍式结构的AlInN/GaN高电子迁移率晶体的管制作工艺流程图。
附图标记：
1-衬底、2-第一层AlInN/GaN异质结、3-N-2层AlInN/GaN异质结(N是大于等于2的自然数)、4-第N层AlInN/GaN异质结、5-SiN钝化层、6-漏电极、7-栅电极、8-源电极、9-GaN层、10-AlInN势垒层。
具体实施方式
本申请所涉及的术语解释：
FinFET：(Fin Field-Effect Transistor)中文名为鳍式场效应晶体管，是一种新的互补式金氧半导体晶体管。FinFET命名根据晶体管的形状与鱼鳍的相似性。这种设计可以改善电路控制并减少漏电流，缩短晶体管的闸长。
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例1
请参见图1，为本发明实施例提供的一种多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的制作方法流程图，包括如下步骤：
步骤1、利用MOCVD工艺，在蓝宝石衬底或SiC衬底上依次外延生长GaN层和AlInN势垒层，在GaN层与AlInN势垒层的接触位置形成二维电子气形成第一层AlInN/GaN异质结，其中GaN层的厚度为2μm，AlInN势垒层的厚度为15nm。
步骤2、所述第一层AlInN/GaN异质结上生长N-1层AlInN/GaN异质结，形成N层AlInN/GaN异质结，各层AlInN/GaN异质结均包括GaN层和AlInN势垒层，其中N≥2；
第二层AlInN/GaN异质结到第N层AlInN/GaN异质结之间所有N-1层AlInN/GaN异质结的结构相同；
其中所有N-1层AlInN/GaN异质结中的GaN层的厚度为15～25nm；
所有N-1层AlInN/GaN异质结中的AlInN势垒层的厚度为10～15nm，AlInN势垒层中In组份占比为16～18％。
步骤3、在N层AlInN/GaN异质结上进行刻蚀和台面隔离；
3.1、在N层AlInN/GaN异质结上制作栅鳍掩模图形，宽度为30～100nm；
3.2、对所述栅鳍掩模图形进行台面隔离和刻蚀，形成栅鳍。
步骤4、制作源电极、漏电极；
4.1、在第N层AlInN/GaN异质结上制作源极区掩膜图形和漏极区掩膜图形；
4.2、对源极区掩膜图形和漏极区掩膜图形采用欧姆接触金属进行金属蒸发和金属剥离；
4.3、对所述欧姆接触金属进行合金，制作得到源电极和漏电极，其中欧姆接触金属包括：Ti、Al、Ni、Au。
步骤5、在所述源电极和所述漏电极之间制作钝化层，其中SiN钝化层的厚度至少为50nm。
步骤6、制作三维FinFET栅结构的栅电极，其中所述栅电极覆盖第N层AlInN/GaN异质结的顶部和所有N层AlInN/GaN异质结的侧壁；
6.1、刻蚀去除栅极区的钝化层；
6.2、在栅极区制作栅极区掩膜图形；
6.3、对栅极区掩膜图形采用栅金属进行金属蒸发，使所述栅金属覆盖在第N层AlInN/GaN异质结的顶部和所有所述N层AlInN/GaN异质结的侧壁；
6.3、对金属蒸发后的栅金属进行金属剥离，形成FinFET栅结构的栅电极。
步骤7、制作源电极、漏电极和栅电极的引线；
7.1、制作源电极、漏电极和栅电极引线掩模图形；
7.2、对制作好掩模的基片进行引线电极金属蒸发；
7.3、在源电极、漏电极和栅电极的引线电极金属蒸发完成后进行剥离，得到完整的引线电极。
实施例2
请参见图2，图2为本发明实施例提供的一种多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的结构示意图，该晶体管包括：衬底1、AlInN/GaN异质结2、3、4、SiN钝化层5、源电极8、漏电极6和栅电极7。
AlInN/GaN异质结包括N层，其中N≥2且N为连续的自然数；本实施例提供的器件包括第一层AlInN/GaN异质结2、第N层AlInN/GaN异质结4和其间N-2层AlInN/GaN异质结3，在源电极8、漏电极6之间形成多个并联的二维电子气通路使器件具有较小的开态电阻，同时具有较大的电流驱动能力。
AlInN/GaN异质结包括GaN层9和AlInN势垒层10，其中通过调节In的含量进而实现AlInN势垒层10和GaN层9之间产生的a轴晶格近乎完全匹配，高质量的Al1-xInxN是单相固溶体，属于直接带隙半导体，一般以纤锌矿结构存在。其带隙在0.7-6.2eV之间连续可调，晶格常数介于AlN
和
之间。随着x的增大，晶格常数c几乎线性增大，而晶格常数a以非线性方式增大。当x＝0.17时，其晶格常数与完全弛豫的GaN相匹配，结晶度最高。通过在GaN层9模板上生长无应变的高质量Al0.83In0.17N外延层，器件性能随之提高。当x<0.17时，AlInN/GaN异质结发生拉伸应变，而当x>0.17时，发生压缩应变。一般临界厚度随着晶格匹配度的增加而减小，在晶格匹配时最大，对于AlInN/GaN异质结，当AlInN势垒层10中In的组分为x＝0.16-0.18时，可以认为AlInN势垒层10与GaN层9之间晶格常数达到匹配。
源电极8和漏电极6分别位于SiN钝化层5两侧；
源电极8、漏电极6和SiN钝化层5在第N层AlInN势垒层4上。
请参见图3，图3为本发明实施例提供的一种多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的侧视图，栅电极覆盖第N层AlInN势垒层的顶部以及所有N层AlInN/GaN异质结的两个侧壁,形成三维的FinFET结构，栅电极7能从侧面对沟道电子进行控制，明显加强了栅控能力、提高器件跨导的栅压放大范围，降低器件的关态泄漏电流和亚阈值摆幅，使器件具有良好的开关特性和线性度。
具体的，衬底1可选用蓝宝石衬底或SiC衬底。
具体的，AlInN/GaN异质结中的GaN层9的厚度为1～2μm。
具体的，AlInN/GaN异质结中的AlInN势垒层10的厚度为10～15nm，其In组份占比为16～18％。
具体的，SiN钝化层5厚度为50～100nm。
具体的，栅鳍宽度为30～100nm。
实施例3
请参见图4，图4为本发明实施例提供的一种多沟道鳍式结构的AlInN/GaN高电子迁移率晶体的管制作工艺流程图，本实施例在上述实施例的基础上，重点对器件制作工艺流程进行详细描述。
具体地，制作栅鳍宽度为100nm的双沟道鳍式AlInN/GaN高电子迁移率晶体管，其中N＝2。
步骤1、利用MOCVD工艺，外延生长双AlInN/GaN异质结；
1.1、本实施例选择SiC为衬底1，在SiC衬底基片上，生长厚度为1μm的第一层GaN层；
1.2、在第一层GaN层上生长10nm厚的第一层AlInN势垒层，其中In组份占比为18％，在第一层GaN层与第一层AlInN势垒层的接触位置形成二维电子气，得到第一层AlInN/GaN异质结2，其中第一层AlInN/GaN异质结2包括第一层GaN层与第一层AlInN势垒层。
步骤2、AlInN/GaN异质结4；
2.1、在10nm厚的第一层AlInN势垒层上再生长厚度为15nm的第二层GaN层；
2.2、在第二层GaN层上生长10nm厚的第二层AlInN势垒层，得到第二层AlInN/GaN异质结4，第二层AlInN势垒层中In组份为18％，其中第二层AlInN/GaN异质结4包括第二层GaN层上和第二层AlInN势垒层。
步骤3、制作栅鳍和有源区；
3.1、先采用甩胶机在3500转/min的转速下甩胶，得到光刻胶掩模；再采用电子束E-beam光刻机进行曝光，形成台面有源区和100nm宽栅鳍的掩模图形；
3.2、将做好掩模的基片采用ICP98c型感应耦合等离子体刻蚀机在Cl2等离子体中以1nm/s的刻蚀速率进行台面隔离和栅鳍刻蚀，刻蚀深度为150nm。
步骤4、源电极和漏电极的制作；
4.1、采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模，厚度为0.8μm；
4.2、在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，形成源、漏区域掩模图形；
4.3、采用Ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行源电极8、漏电极6的制作，源、漏金属依次选用Ti/Al/Ni/Au，其中Ti厚度为20nm，Al厚度为120nm，Ni厚度为45nm，Au厚度为55nm；源漏欧姆接触金属蒸发完成后进行金属剥离；
4.4、采用RTP500快速热退火炉，在870℃的N2气氛中进行30s的快速热退火，对欧姆接触金属进行合金，完成源电极8、漏电极6的制作。
步骤5、SiN钝化的制作；
采用PECVD790淀积设备以NH3为N源，SiH4源为Si源，在第二层AlInN势垒层顶部淀积厚度为100nm的SiN钝化层，淀积温度为250℃。
步骤6、制作栅电极7；
6.1、以5000转/min的转速在外延材料表面甩正胶，得到厚度为0.8μm的光刻胶掩模，再在温度为80℃的高温烘箱中烘10min，然后采用NSR1755I7A光刻机光刻获得栅电极图形；
6.2、采用ICP98c型感应耦合等离子体刻蚀机在CF4等离子体中以0.5nm/s的刻蚀速率刻蚀去除栅区域100nm厚的SiN层，形成槽栅结构；
6.3、采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模，厚度为0.8μm；
6.4在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，光刻对准形成覆盖整个栅槽的栅区域掩模图形；
6.5、采用Ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行栅金属的蒸发，使其覆盖第二层AlInN势垒层的顶部和第一层AlInN/GaN异质结2及第二层AlInN/GaN异质结4的两个侧壁，栅金属依次选用Ni/Au，其中Ni厚度为20nm，Au厚度为200nm；蒸发完成后进行金属剥离，得到完整的栅电极7。
步骤7、制作互联引线；
7.1、采用甩胶机以5000转/min的转速下甩正胶；
7.2、采用NSR1755I7A光刻机进行曝光，形成电极引线掩模图形；
7.3、接着采用Ohmiker-50电子束蒸发台以0.3nm/s的蒸发速率对制作好掩模的基片进行引线电极金属蒸发，金属选用Ti厚度为20nm，Au厚度为200nm；
7.4、在引线电极金属蒸发完成后进行剥离，得到完整的引线电极。
实施例4
制作栅鳍宽度为50nm的三沟道鳍式AlInN/GaN高电子迁移率晶体管，请参见图4，其中N＝3。
步骤1、利用MOCVD工艺，外延生长三AlInN/GaN异质结；
1.1、本实施例选择SiC为衬底1，在SiC衬底基片上，生长厚度为1.5μm的第一层GaN层；
1.2、在第一层GaN层上生长12nm厚的第一层AlInN势垒层，其中In组份占比为17％，在第一层GaN层与第一层AlInN势垒层的接触位置形成二维电子气，得到第一层AlInN/GaN异质结(2)，第一层AlInN/GaN异质结(2)包括第一层GaN层与第一层AlInN势垒层。
步骤2、三层AlInN/GaN异质结的制作；
2.1、在12nm厚的第一层AlInN势垒层上再生长厚度为20nm的第二层GaN层；
2.2、在第二层GaN层上生长12nm厚的第二层AlInN势垒层，得到第二层AlInN/GaN异质结3，第二层AlInN势垒层中In组份为17％，其中第二层AlInN/GaN异质结3包括第二层GaN层和第二层AlInN势垒层；
2.3、在12nm厚第二层的AlInN势垒层上生长第三层GaN层，厚度为20nm；
2.4、在第三层GaN层上生长第三层AlInN势垒层，厚度为12nm，得到第三层AlInN/GaN异质结4，第三层AlInN势垒层中In组份为17％，其中第三层AlInN/GaN异质结4包括第三层GaN层和第三层AlInN势垒层。
步骤3、制作栅鳍和有源区；
3.1、先采用甩胶机在3500转/min的转速下甩胶，得到光刻胶掩模；再采用电子束E-beam光刻机进行曝光，形成台面有源区和50nm宽栅鳍的掩模图形；
3.2、将做好掩模的基片采用ICP98c型感应耦合等离子体刻蚀机在Cl2等离子体中以1nm/s的刻蚀速率进行台面隔离和栅鳍刻蚀，刻蚀深度为175nm。
步骤4、源电极8和漏电极6的制作；
4.1、采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模，厚度为0.8μm；
4.2、在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，形成源、漏区域掩模图形；
4.3、采用Ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行源电极8、漏电极6的制作，源、漏金属依次选用Ti/Al/Ni/Au，其中Ti厚度为20nm，Al厚度为120nm，Ni厚度为45nm，Au厚度为55nm；源漏欧姆接触金属蒸发完成后进行金属剥离；
4.4、采用RTP500快速热退火炉，在870℃的N2气氛中进行30s的快速热退火，对欧姆接触金属进行合金，完成源电极8、漏电极6的制作。
步骤5、SiN钝化层的制作；
采用PECVD790淀积设备以NH3为N源，SiH4源为Si源，在第三层AlInN势垒层顶部淀积厚度为75nm的SiN钝化层，淀积温度为250℃。
步骤6、制作栅电极7；
6.1、以5000转/min的转速在外延材料表面甩正胶，得到厚度为0.8μm的光刻胶掩模，再在温度为80℃的高温烘箱中烘10min，然后采用NSR1755I7A光刻机光刻获得栅电极图形；
6.2、采用ICP98c型感应耦合等离子体刻蚀机在CF4等离子体中以0.5nm/s的刻蚀速率刻蚀去除栅区域100nm厚的SiN层，形成槽栅结构；
6.3、采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模，厚度为0.8μm；
6.4在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，光刻对准形成覆盖整个栅槽的栅区域掩模图形；
6.5、采用Ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行栅金属的蒸发，使其覆盖第三层AlInN势垒层的顶部和第一层AlInN/GaN异质结2、第二层AlInN/GaN异质结3和第三层AlInN/GaN异质结4的两个侧壁，栅金属依次选用Ni/Au，其中Ni厚度为20nm，Au厚度为200nm；蒸发完成后进行金属剥离，得到完整的栅电极7。
步骤7、制作互联引线；
7.1、采用甩胶机以5000转/min的转速下甩正胶；
7.2、采用NSR1755I7A光刻机进行曝光，形成电极引线掩模图形；
7.3、接着采用Ohmiker-50电子束蒸发台以0.3nm/s的蒸发速率对制作好掩模的基片进行引线电极金属蒸发，金属选用Ti厚度为20nm，Au厚度为200nm；
7.4、在引线电极金属蒸发完成后进行剥离，得到完整的引线电极。
实施例5
制作栅鳍宽度为30nm的多沟道鳍式AlInN/GaN高电子迁移率晶体管请参见图4，其中N≥2且N为连续自然数。
步骤1、利用MOCVD工艺，外延生长多层AlInN/GaN异质结；
1.1、本实施例选择SiC为衬底1，在SiC衬底基片上，生长厚度为2μm的第一层GaN层；
1.2、在第一层GaN层上生长15nm厚的第一层AlInN势垒层，其中In组份占比为16％，在第一层GaN层与第一层AlInN势垒层的接触位置形成二维电子气，得到第一层AlInN/GaN异质结2，其中第一层AlInN/GaN异质结2包括第一层GaN层和第一层AlInN势垒层。
步骤2、制作N-1层AlInN/GaN异质结；
2.1、在15nm厚的第一层AlInN势垒层上再生长厚度为25nm第二层GaN层；
2.2、在第二层GaN层上生长厚度为15nm的第二层AlInN势垒层，得到第二层AlInN/GaN异质结，第二层AlInN势垒层中In组份为16％，其中第二层AlInN/GaN异质结包括第二层GaN层和第二层AlInN势垒层；
2.3、在15nm厚第二层的AlInN势垒层上生长第三层GaN层，厚度为25nm的；
2.4、在第三层GaN层上生长第三层AlInN势垒层，厚度为15nm，其中In组份为16％，得到第三层AlInN/GaN异质结，其中第三层AlInN/GaN异质结包括第三层GaN层和第三层AlInN势垒层；
2.5、采用同样的方法，按照第二层AlInN/GaN异质结及第三层AlInN/GaN异质结的结构继续生长形成第四层、第五层直至第N层AlInN/GaN异质结4，其中第N层AlInN/GaN异质结4包括第N层GaN层和第N层AlInN势垒层。
步骤3、制作栅鳍和有源区；
2.1.先采用甩胶机在3500转/min的转速下甩胶，得到光刻胶掩模；再采用电子束E-beam光刻机进行曝光，形成台面有源区和50nm宽栅鳍的掩模图形；
2.2、将做好掩模的基片采用ICP98c型感应耦合等离子体刻蚀机在Cl2等离子体中以1nm/s的刻蚀速率进行台面隔离和栅鳍刻蚀，刻蚀深度为200nm。
步骤4、源电极8、漏电极6的制作；
4.1、采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模，厚度为0.8μm；
4.2、在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，形成源、漏区域掩模图形；
4.3、采用Ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行源电极8、漏电极6的制作，源、漏金属依次选用Ti/Al/Ni/Au，其中Ti厚度为20nm，Al厚度为120nm，Ni厚度为45nm，Au厚度为55nm；源漏欧姆接触金属蒸发完成后进行金属剥离；
4.4、采用RTP500快速热退火炉，在870℃的N2气氛中进行30s的快速热退火，对欧姆接触金属进行合金，完成源电极8、漏电极6的制作。
步骤5、SiN钝化层的制作；
采用PECVD790淀积设备以NH3为N源，SiH4源为Si源，在最上层层AlInN/GaN异质结4的AlInN势垒层上淀积厚度为50nm的SiN钝化层，淀积温度为250℃。
步骤6、制作栅电极7；
6.1、以5000转/min的转速在外延材料表面甩正胶，得到厚度为0.8μm的光刻胶掩模，再在温度为80℃的高温烘箱中烘10min，然后采用NSR1755I7A光刻机光刻获得栅电极图形；
6.2、采用ICP98c型感应耦合等离子体刻蚀机在CF4等离子体中以0.5nm/s的刻蚀速率刻蚀去除栅区域50nm厚的SiN层，形成槽栅结构；
6.3、采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模，厚度为0.8μm；
6.4、在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，光刻对准形成覆盖整个栅槽的栅区域掩模图形；
6.5、采用Ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行栅金属的蒸发，使其覆盖第N层AlInN势垒层的顶部和第一层AlInN/GaN异质结2、第N层AlInN/GaN异质结4以及其间的N-2层AlInN/GaN异质结3的两个侧壁，栅金属依次选用Ni/Au，其中Ni厚度为20nm，Au厚度为200nm；蒸发完成后进行金属剥离，得到完整的栅电极7。
步骤7、制作互联引线；
7.1、采用甩胶机以5000转/min的转速下甩正胶；
7.2、采用NSR1755I7A光刻机进行曝光，形成电极引线掩模图形；
7.3、接着采用Ohmiker-50电子束蒸发台以0.3nm/s的蒸发速率对制作好掩模的基片进行引线电极金属蒸发，金属选用Ti厚度为20nm，Au厚度为200nm；
7.4、在引线电极金属蒸发完成后进行剥离，得到完整的引线电极。
本发明实施例采用AlInN/GaN HEMT结构，通过调节In组分的含量，使得AlInN层能够和GaN层之间产生a轴晶格的近乎完全匹配的异质结，所以，即使生长多层AlInN/GaN异质结，也不会出现像传统AlGaN层与GaN层间晶格不匹配带来的严重的后果，提升了异质结的电子迁移率、减小了面电阻；
在源电极、漏电极之间采用多层AlInN/GaN异质结结构，形成多个并联的二维电子气通路，使器件具有较小的开态电阻，同时具有较大的电流驱动能力；
采用三维的FinFET结构，栅电极能从侧面对沟道电子进行控制，明显加强了栅控能力，提高器件跨导的栅压放大范围，降低器件的关态泄漏电流和亚阈值摆幅，使器件具有良好的开关特性和线性度。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (8)
1.一种多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的制作方法，其特征在于，包括如下步骤：
S1、在衬底上生长N层AlInN/GaN异质结；所述AlInN/GaN异质结是通过依次生长GaN层和AlInN势垒层形成的，其中N≥2；
S2、对所述N层AlInN/GaN异质结进行刻蚀和台面隔离，形成栅鳍；
S3、在最上层的AlInN/GaN异质结上方制作源电极和漏电极；
S4、在所述源电极和所述漏电极之间制作钝化层；
S5、在所述N层AlInN/GaN异质结上制作三维FinFET栅结构的栅电极，所述栅电极覆盖在所述最上层AlInN/GaN异质结的顶部和所述N层AlInN/GaN异质结的侧壁；
S6、制作所述源电极、所述漏电极和所述栅电极的引线。
2.根据权利要求1所述的多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的制作方法，其特征在于，
所述衬底为蓝宝石衬底或SiC衬底。
3.根据权利要求1所述的多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的制作方法，其特征在于，
所述N层AlInN/GaN异质结自下而上包括：第一层AlInN/GaN异质结、第二层AlInN/GaN异质结至第N层AlInN/GaN异质结；
第一层AlInN/GaN异质结中GaN层的厚度为1～2μm，AlInN势垒层的厚度为10～15nm；所述AlInN势垒层中In组份占比为16～18％；
第二层AlInN/GaN异质结到第N层AlInN/GaN异质结的结构相同，其中GaN层的厚度为15～25nm，AlInN势垒层的厚度为10～15nm；所述AlInN势垒层中In组份占比为16～18％。
4.根据权利要求3所述的多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的制作方法，其特征在于，
所述步骤S2包括：
S21、在所述N层AlInN/GaN异质结制作宽度为30～100nm的栅鳍掩模图形；
S22、对所述栅鳍掩模图形进行台面隔离和刻蚀，形成栅鳍。
5.根据权利要求3所述的多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的制作方法，其特征在于，
所述步骤S3包括：
S31、在最上层AlInN/GaN异质结上制作源极区掩膜图形和漏极区掩膜图形；
S32、对所述源极区掩膜图形和所述漏极区掩膜图形进行金属蒸发和金属剥离，形成源电极和漏电极。
6.根据权利要求1所述的多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的制作方法，其特征在于，
所述步骤S4中，所述钝化层的厚度至少为50nm。
7.根据权利要求3所述的多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的制作方法，其特征在于，
所述步骤S5包括：
S51、刻蚀去除栅极区的钝化层；
S52、制作栅极区掩膜图形；
S53、对所述栅极区掩膜图形采用栅金属进行金属蒸发，使所述栅金属覆盖在第N层AlInN/GaN异质结的顶部和所述N层AlInN/GaN异质结的侧壁；
S53、对金属蒸发后的栅金属进行金属剥离，形成FinFET栅结构的栅电极。
8.一种多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管，其特征在于，由权利要求1～7任一项所述的多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的制作方法制作而成。
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