CN110660423A - 存储器设备和编程方法 - Google Patents

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Abstract

公开了一种存储器设备。该存储器设备包括：包括目标单元的存储单元阵列；驱动字线的行解码器；以及被配置为驱动位线和源极线的写入驱动器与感测放大器。行解码器被配置为在第一编程操作和第二编程操作中驱动字线。在第一编程操作开始和第二编程操作结束之间，写入驱动器与感测放大器被配置为连续地用第二驱动电压驱动连接到目标单元的位线或用第三驱动电压驱动连接到目标单元的源极线。

Description

存储器设备和编程方法
相关申请的交叉引用
本申请要求于2018年6月29日在韩国知识产权局提交的第10-2018-0075896号韩国专利申请的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及半导体设备，更具体地，涉及磁性存储器设备的编程方法。
背景技术
随着时间推移，对可以高度集成且具有大存储容量的非易失性半导体存储器设备的需求不断增加。非易失性存储器设备的代表性示例是在便携式电子设备中使用的闪存存储器。然而，在制作可随机存取的且具有改进的性能的非易失性元件方面存在积极开发。这样的非易失性元件的代表性示例是使用隧道磁阻(TMR)层的磁随机存取存储器(MRAM)。
通常，当在对MRAM执行编程操作时在增加写入电压的情况下写入错误率降低。然而，由于制造工艺问题，存在即使写入电压增加写入错误率也不会降低的缺陷存储单元的增加。关于缺陷存储单元，写入错误率的降低对于增加制造的存储器设备的量(即，对于增加产量)以及对于改进存储器设备的可靠性会是重要的。
发明内容
本发明构思的实施例提供了一种用于减少磁性存储器设备的写入错误率的编程方法。
根据示例实施例，一种存储器设备包括：包括目标单元的存储单元阵列；行解码器，被配置为在第一编程操作和第二编程操作中用第一驱动电压驱动连接到目标单元的字线；以及写入驱动器与感测放大器。在第一编程操作开始和第二编程操作结束之间，写入驱动器与感测放大器被配置为连续地用第二驱动电压驱动连接到目标单元的位线或用第三驱动电压驱动连接到目标单元的源极线。
根据示例实施例，一种用于编程可变电阻存储单元的方法包括：通过对可变电阻存储单元连续地执行的、但在时间上分开的第一编程操作和第二编程操作，持续维持位线电压和源极线电压。
根据示例实施例，一种存储器设备包括：控制逻辑，被配置为基于时钟信号和命令生成行控制信号和列控制信号；分频器，被配置为使时钟信号分频；包括目标单元的存储单元阵列；行解码器，被配置为在第一编程操作和第二编程操作中基于行控制信号和分频的时钟信号来用第一驱动电压驱动连接到目标单元的字线；以及写入驱动器与感测放大器。在第一编程操作和第二编程操作中，基于列控制信号和分频的时钟信号，写入驱动器与感测放大器被配置为用第二驱动电压驱动连接到目标单元的位线或用第三驱动电压驱动连接到目标单元的源极线。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的上述和其他目的和特征将变得清楚。
图1是示出根据本发明构思的示例实施例的存储器设备的配置的图。
图2A是示出图1的存储单元阵列的实施例的图。
图2B是示出图1的存储单元阵列的另一实施例的图。
图3是示出图1的写入驱动器与感测放大器的示例配置的图。
图4是示出图1的存储单元阵列中包括的存储单元的示例配置的图。
图5和图6是示出根据本发明构思的示例实施例的、依照存储在图4的存储单元中的数据而确定的磁隧道结(MTJ)元件的磁化方向的图。
图7是示出根据本发明构思的示例实施例的、与图4的存储单元相关联的写入操作的图。
图8是示出根据本发明构思的示例实施例的编程方法的流程图。
图9是示出根据本发明构思的示例实施例的编程方法的定时图。
图10是示出根据本发明构思的另一示例实施例的编程方法的定时图。
图11是示出根据本发明构思的另一示例实施例的编程方法的定时图。
图12是示出图1中所示的存储器设备的示例配置的图。
图13是示出图12中所示的存储器设备的示例编程操作的定时图。
图14是示出图12中所示的存储器设备的示例操作的定时图。
图15是示出根据本发明构思的实施例的、与写入电压相关联的写入错误率的示图。
图16是示出根据本发明构思的实施例的存储器设备的示例配置的图。
图17是与图16的存储器设备的示例编程操作相关联的定时图。
图18是示出根据本发明构思的示例实施例的编程方法的图。
图19是示出根据本发明构思的示例实施例的编程方法的图。
图20是示出根据本发明构思的示例实施例的、包括存储装置和/或工作存储器(包括存储器设备)的电子系统的图。
具体实施方式
现在将在下文中参考附图更全面地描述各种示例实施例。贯穿本申请，相同的附图标记可以指代相同的要素。如这里所使用的，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。注意，关于一个实施例描述的各方面可以结合在不同的实施例中，尽管没有相对于其具体描述。也就是说，任何实施例的所有实施例和/或特征可以以任何方式和/或组合进行组合。
在磁随机存取存储器(MRAM)设备的编程操作中，写入错误率(WER)随着编程电压的电平增加而降低。增加用于减少WER的编程电压电平仅是有效的直到阈值电压电平。将编程电压增加到该阈值电平之上提供相对小的WER的改善。本发明构思的一些实施例源于这样的认识：例如，可以使用连续编程操作来编程存储器设备单元，如MRAM单元，其中在连续编程操作中通过第一编程操作开始直到第二编程操作结束持续维持位线电压和/或源极线电压。这可以允许通常用于将位线电压和/或源极线电压斜升(ramp up)到适合于编程将用于执行编程操作的单元的电平的时间，从而增加专用于编程单元的总时间。这种增加的编程时间可以减少WER并改善存储器设备的可靠性。
图1是示出根据本发明构思的示例实施例的存储器设备的配置的图。存储器设备100包括存储单元阵列110、行解码器120、列解码器130、写入驱动器与感测放大器140、数据缓冲器150和控制逻辑160。
存储单元阵列110可以包括多个存储单元，其包括可变电阻存储单元。例如，存储单元阵列110的存储单元可以包括自旋转移转矩磁阻RAM(STT-MRAM)单元。在使用STT-MRAM单元实现存储单元的实施例中，每个存储单元可以包括具有磁性材料的磁隧道结(MTJ)元件。
行解码器120可以接收行地址RA和行控制信号R_CTRL，并且可以解码行地址RA。行解码器120可以基于行地址RA和行控制信号R_CTRL来选择和驱动连接到将对其执行读取操作或写入操作的存储单元MC的字线WL。也就是说，行解码器120可以向字线WL提供驱动电压。
列解码器130可以接收列地址CA和列控制信号C_CTRL，并且可以解码列地址CA。列解码器130可以基于列地址CA和列控制信号C_CTRL来选择和驱动连接到将对其执行读取操作或写入操作的存储单元MC的位线BL和源极线SL。
在写入操作中，写入驱动器与感测放大器140可以向行解码器120和列解码器130选择的存储单元提供写入数据。写入驱动器与感测放大器140可以从数据缓冲器150接收数据，并且可以基于接收的数据驱动连接到列解码器130的位线BL和/或源极线SL。也就是说，写入驱动器与感测放大器140可以向位线BL和/或源极线SL提供驱动电压。
在读取操作中，写入驱动器与感测放大器140可以感测存储在由行解码器120和列解码器130选择的存储单元中的数据。例如，写入驱动器与感测放大器140可以将连接到选择的存储单元的位线BL的电压和参考位线(未示出)的电压进行比较，并且可以放大与比较的结果对应的差。写入驱动器与感测放大器140可以锁存与放大后的差对应的电压，并且可以基于此确定一个或多个数据值。
数据缓冲器150可以存储从存储器设备100的外部接收的写入数据或从存储单元阵列110读取的读取数据。数据缓冲器150可以包括用于使写入数据解串的解串器(deserializer)(未示出)和用于使读取数据串行的串行器(serializer)(未示出)。
控制逻辑160可以解码从存储器设备100的外部接收的命令。例如，控制逻辑160可以解码激活命令、写入命令、读取命令、预充电命令等。例如，控制逻辑160可以基于激活命令或预充电命令生成行控制信号R_CTRL以控制行解码器120。例如，控制逻辑160可以基于写入命令或读取命令生成列控制信号C_CTRL以控制列解码器130。
根据本发明构思的示例实施例的存储器设备100可以通过使用至少两个连续的字线电压脉冲来执行写入操作，以用于降低写入错误率WER的目的。例如，控制逻辑160可以通过使用行控制信号R_CTRL来控制行解码器120，使得行解码器120可以针对单次写入操作连续地驱动字线至少两次。控制逻辑160可以通过使用列控制信号C_CTRL来控制列解码器130，使得从第一编程操作开始到第二编程操作结束维持(或保持)位线BL或源极线SL的电压电平恒定。
在上述编程方法的一些实施例中，可以减少或防止由于在第二编程操作期间对位线BL充电所需的时间而导致的“有效编程时间的降低”。也就是说，依照根据本发明构思的一些实施例的编程方法，通过确保“有效编程时间”，可以显著降低发生错误的概率。将在图7至图19中更全面地描述根据本发明构思的一些实施例的编程方法。
图2A是示出图1的存储单元阵列110的实施例的图。为了更好地理解，一起示出了图1的列解码器130和写入驱动器与感测放大器140。
存储单元阵列110a可以包括沿行方向和列方向布置的多个存储单元MC。每个存储单元MC可以包括磁隧道结(MTJ)元件和单元晶体管CT。磁隧道结MTJ的电阻值可以随提供给磁隧道结(MTJ)元件的电流(或电压)的大小(magnitude)和方向而变化。即使没有向磁隧道结(MTJ)元件提供电流(或电压)，也可以维持电阻值而不改变。也就是说，磁隧道结(MTJ)元件可以具有非易失性特性。
单元晶体管CT的栅极可以连接到字线WL1至WLn。每个单元晶体管CT可以通过经由对应的字线提供的信号而接通或关断。每个单元晶体管CT的漏极可以连接到磁隧道结(MTJ)元件，并且其源极可以连接到对应的源极线SL。例如，单元晶体管CT的所有源极可以连接到同一源极线。在其他实施例中，仅单元晶体管CT的源极的一部分可以连接到同一源极线。在其他实施例中，单元晶体管CT的源极可以连接到不同的源极线。
源极线SL1至SLn和位线BL1至BLn可以通过列解码器130a连接到写入驱动器与感测放大器140a。例如，在图2A所示的示例实施例中，列解码器130a包括由源极线选择信号SLS1至SLSn控制的多个晶体管、以及由多个位线选择信号BLS1至BLSn控制的多个晶体管。然而，列解码器130a的配置的实施例不限于此。例如，对于编程操作，列解码器130a可以包括用于选择性地接通源极线SL1至SLn和位线BL1至BLn的至少一部分的各种逻辑元件。
图2B是示出图1的存储单元阵列110的另一实施例的图。如图2B所示，存储单元阵列110b可以按照使得两个不同存储单元共享一个源极线(例如，SL1)的方式配置。在另一实施例中，存储单元阵列110b可以按照使得四个不同存储单元共享一个源极线的方式配置。除源极线连接的方式之外，图2B的存储单元阵列110b可以类似于图2A的存储单元阵列110a。因此，为了清楚和简洁起见，将省略重复的描述。
图3是示出图1的写入驱动器与感测放大器140的示例配置的图。为了说明简洁，示出了多个源极线的第一源极线SL1和多个位线的第一位线BL1。
写入驱动器与感测放大器140可以被配置为用第一电压V1驱动第一源极线SL1并且用第二电压V2驱动第一位线BL1。第一电压V1和第二电压V2可以彼此相同或不同。
例如，在逻辑“0”被编程到连接到第一源极线SL1和第一位线BL1的存储单元MC的情况下，接地电压Vss可以被施加到第一源极线SL1，并且第二电压V2可以被施加到第一位线BL1。为此，第一晶体管T1可以通过第一源极线控制信号SLC1而关断，并且第二晶体管T2可以通过第二源极线控制信号SLC2而接通。相比之下，第三晶体管T3可以通过第一位线控制信号BLC1而接通，并且第四晶体管T4可以通过第二位线控制信号BLC2而关断。
例如，在逻辑“1”被编程到连接到第一源极线SL1和第一位线BL1的存储单元MC的情况下，第一电压V1可以被施加到第一源极线SL1，并且接地电压Vss可以被施加到第一位线BL1。为此，第一晶体管T1可以通过第一源极线控制信号SLC1而接通，并且第二晶体管T2可以通过第二源极线控制信号SLC2而关断。相比之下，第三晶体管T3可以通过第一位线控制信号BLC1而关断，并且第四晶体管T4可以通过第二位线控制信号BLC2而接通。
参考图3描述写入驱动器与感测放大器140的示例配置，并且本发明构思的实施例不限于此。例如，为了降低写入错误率WER的目的在连续执行至少两次编程操作的同时维持位线或源极线的电压电平相对恒定的方法可以类似地应用于根据本发明构思的不同实施例的各种写入驱动器与感测放大器配置。
图4是示出图1的存储单元阵列110中包括的存储单元的示例配置的图。存储单元MC可以包括磁隧道结(MTJ)元件L1至L3和单元晶体管CT。
单元晶体管CT的栅极可以连接到字线(例如，第一字线WL1)，并且单元晶体管CT的第一端可以通过磁隧道结元件连接到位线(例如，第一位线BL1)。单元晶体管CT的第二端可以连接到源极线(例如，第一源极线SL1)。
磁隧道结元件可以包括钉扎(pinned)层L3、自由层L1、以及设置在层L1和L3之间的阻挡(barrier)层(或隧道阻挡层)L2。钉扎层L3的磁化方向可以被钉扎，并且自由层L1的磁化方向可以基于诸如流过MTJ元件的写入电流的方向的条件与钉扎层L3的磁化方向相同或相反。为了将钉扎层L3的磁化方向钉扎，例如，存储单元MC还可以包括用于形成反铁磁层(未示出)和/或合成反铁磁层的层。
自由层L1可以包括具有可变磁化方向的材料。可以通过从存储单元MC的外部和/或内部提供的电/磁因子来改变自由层L1的磁化方向。自由层L1可以包括铁磁材料，其包含钴(Co)、铁(Fe)和/或镍(Ni)。例如，自由层L1可以包括选自CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12的组中的至少一种材料。
阻挡层L2的厚度可以小于自旋扩散距离的厚度。阻挡层L2可以包括非磁性材料。例如，阻挡层L2可以包括镁(Mg)、钛(Ti)、铝(Al)、镁-锌(MgZn)和镁-硼(MgB)的氧化物、和/或钛(Ti)和钒(V)的氮化物。
钉扎层L3可以具有通过反铁磁层钉扎的磁化方向。而且，钉扎层L3可以包括铁磁材料。例如，钉扎层L3可以包括选自CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12的组中的至少一种材料。
反铁磁层(未示出)可以包括反铁磁材料。例如，反铁磁层可以包括选自PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO和Cr的组中的至少一种材料。
合成反铁磁层可以包括包含Cu、Ru和/或Ir的间隔件(spacer)和具有通常强磁各向异性的钉扎层。钉扎层可以包括铁磁材料，诸如Co、Ni，或例如反铁磁材料(例如，Pt、Pd、Cr或Ir)的合金、或多层。
在读取操作中，对应于逻辑高的电压可以被施加到连接到存储单元MC的第一字线WL1，因此存储单元MC的单元晶体管CT可以接通。为了测量(或确定)磁隧道结(MTJ)元件的电阻值，可以在第一位线BL1和第一源极线SL1之间提供读取电流。可以基于测量的电阻值来确定存储在磁隧道结(MTJ)元件中的数据。
在写入操作中，对应于逻辑高的电压可以被施加到连接到存储单元MC的第一字线WL1，因此存储单元MC的单元晶体管CT可以接通。为了改变磁隧道结(MTJ)元件的电阻值，可以在第一位线BL1和第一源极线SL1之间提供写入电流。将参考图5和图6更全面地描述与存储单元MC相关联的读取操作和写入操作。
图5和图6是示出根据本发明构思的示例实施例的、依照存储在图4的存储单元中的数据而确定的磁隧道结(MTJ)元件的磁化方向的图。
MTJ元件的电阻值可以基于自由层L1的磁化方向而改变。如果向磁隧道结(MTJ)元件提供电流“I”，则可以输出与磁隧道结(MTJ)元件的电阻值对应的数据值。由于读取电流“I”的强度可以比写入电流的强度小得多，所以通常自由层L1的磁化方向可能由于读取电流“I”而未改变。
参考图5，在磁隧道结(MTJ)元件中，自由层L1的磁化方向和钉扎层L3的磁化方向可以彼此平行，即，它们的磁化方向相同。因此，磁隧道结(MTJ)元件可以具有大体上小的电阻值。例如，MTJ元件的小的电阻值可以对应于逻辑值“0”。
参考图6，在磁隧道结(MTJ)元件中，自由层L1的磁化方向和钉扎层L3的磁化方向可以是反平行的(anti-parallel)，即，它们的磁化方向彼此相反。因此，磁隧道结(MTJ)元件可以具有大体上大的电阻值。例如，MTJ元件的大的电阻值可以对应于逻辑值“1”。
图7是用于描述对图4的存储单元的写入操作的图。参考图7，可以根据流到MTJ元件的写入电流WC1和WC2的方向来确定自由层L1的磁化方向。例如，如果提供第一写入电流WC1，则具有与钉扎层L3相同的自旋方向的自由电子向自由层L1提供转矩。结果，自由层L1可以与钉扎层L3平行地“P”被磁化。
相比之下，如果提供第二写入电流WC2，则与钉扎层L3具有相反自旋的电子向自由层L1提供转矩。结果，自由层L1可以与钉扎层L3反平行地“AP”被磁化。也就是说，在磁隧道结(MTJ)元件中，自由层L1的磁化方向可以通过自旋转移转矩(STT)来改变。
图8是示出根据本发明构思的示例实施例的编程方法的流程图。根据本发明构思的实施例，为了降低写入错误率WER的目的，可以连续执行编程操作至少两次。出于说明的目的，将一起参考图1至图7给出描述。下面，首先执行的编程操作被称为“第一编程操作”，并且在第一编程操作之后执行的编程操作被称为“第二编程操作”。
在操作S110中，可以执行第一编程操作。例如，为了将逻辑“0”编程到存储单元，对应于逻辑“1”的字线电压可以被施加到选择的字线。而且，对应于逻辑“1”的位线电压可以被施加到位线，并且对应于逻辑“0”的源极线电压可以被施加到源极线。相比之下，为了将逻辑“1”编程到存储单元，对应于逻辑“1”的字线电压可以被施加到选择的字线。而且，对应于逻辑“0”的位线电压可以被施加到位线，并且对应于逻辑“1”的源极线电压可以被施加到源极线。
在操作S120中，可以保持(或维持)位线电压和/或源极线电压。也就是说，在编程逻辑“0”的情况下，位线可以维持在对应于逻辑“1”的位线电压处，并且源极线可以维持在对应于逻辑“0”的源极线电压处。相比之下，在编程逻辑“1”的情况下，位线可以维持在对应于逻辑“0”的位线电压处，并且源极线可以维持在对应于逻辑“1”的源极线电压处。
在操作S130中，可以执行第二编程操作。第二编程操作可以与第一编程操作基本相同。也就是说，因为要在第一编程操作中编程的数据被重新编程，所以可以不加改变地施加用于第一编程操作的字线电压、位线电压和源极线电压。
在本发明构思的示例实施例中，在第一编程操作和第二编程操作之间保持位线电压和/或源极线电压相同或恒定的原因如下。通常，由于位线和/或源极线本身的寄生电容分量，可能需要一些时间来对位线和/或源极线充电。与本发明构思的实施例不同，当在第一编程操作和第二编程操作之间的空闲时段期间对位线和/或源极线放电时，在第二编程操作中，可能需要一些时间来对位线和/或源极线充电。这会降低编程效率，从而导致写入错误率WER的增加。
图9是示出根据本发明构思的示例实施例的编程方法的定时图。出于说明的目的，将一起参考图1至图8给出描述。图9中示出的三个示图分别指示连接到待编程的存储单元的字线、位线和源极线的电压。
将参考图9的由实线标记的示图来描述逻辑“0”被编程到目标单元的示例。
当在“t0”处驱动连接到目标单元的字线时，字线电压相对缓慢地增加并且在“t1”处达到目标电压电平。字线电压的斜率可以由字线的寄生电容分量产生。为了说明简洁，字线的电压电平被示为在“t0”和“t1”之间线性增加。字线的电压电平可以与“t0”和“t1”之间的指数函数类似地增加。
同时，在“t0”处，可以由列解码器130选择目标单元连接到的位线，并且写入驱动器与感测放大器140用第二电压V2驱动位线。然而，位线的电压电平可以在“t2”处达到目标电平。原因是位线的电容分量可能大于字线的电容分量。
此外，在“t0”处，可以由列解码器130选择目标单元连接到的源极线，并且写入驱动器与感测放大器140向源极线提供接地电压。
在“t3”处，第一编程操作可以结束。如图9所示，字线的电压电平可以相对急剧地降低，并且位线的电压电平可以相对缓慢地降低。出于说明的目的，字线的电压电平和位线的电压电平被示为线性减小。实际上，字线的电压电平和位线的电压电平可以以指数函数的形式降低。
可以在字线的电压电平和位线的电压电平对应于逻辑“1”的时间间隔中执行第一编程操作。也就是说，因为位线的电压电平比字线的电压电平更慢地达到目标电平，所以可以在“t2”和“t3”之间的时间间隔中执行第一编程操作。
在第一编程操作完成之后，在“t4”处，可以驱动目标单元连接到的字线，因此字线的电压电平可以缓慢增加。字线的电压电平在“t5”处达到目标电压电平。在“t4”处，可以驱动目标单元连接到的位线，因此位线的电压电平可以相对缓慢地增加。位线的电压电平在“t6”处达到目标电压电平。源极线可以维持在对应于逻辑“0”的电压电平处。
类似于第一编程操作，可以在字线的电压电平和位线的电压电平对应于逻辑“1”的时间间隔中执行第二编程操作。也就是说，因为位线的电压电平比字线的电压电平更慢地达到目标电平，所以可以在“t6”和“t7”之间的时间间隔中执行第二编程操作。
将逻辑“1”编程到目标单元大体上类似于将逻辑“0”编程到目标单元。在图9中，由虚线标记的示图与将逻辑“1”编程到目标单元相关联。然而，在第一编程操作和第二编程操作中，位线的电压维持在对应于逻辑“0”的电压电平处，并且源极线维持在对应于逻辑“1”的电压电平处。
图10是示出根据本发明构思的示例实施例的编程方法的定时图。出于说明的目的，将一起参考图1至图8给出描述。图10中示出的三个示图分别指示连接到待编程的存储单元的字线、位线和源极线的电压。
在“t0”处，可以驱动目标单元连接到的字线，因此字线的电压电平可以相对缓慢地增加。在“t1”处，字线的电压达到目标电压电平。在“t0”处，可以由列解码器130选择目标单元连接到的位线，并且写入驱动器与感测放大器140用对应于逻辑“1”的电压驱动位线。位线的电压电平在“t2”处达到目标电压电平。在“t0”处，可以由列解码器130选择目标单元连接到的源极线，并且写入驱动器与感测放大器140向源极线提供接地电压。
在“t3”处，字线的电压电平开始降低。当字线的电压电平和位线的电压电平是对应于逻辑“1”的电压电平时，执行第一编程操作。也就是说，在“t2”和“t3”之间的时间间隔中执行第一编程操作。
之后，即使第一编程操作结束，位线的电压电平也可以维持在与逻辑“1”对应的电压电平处，直到字线的电压电平开始增加的时间点，以用于执行第二编程操作的目的。相比之下，源极线的电压电平维持在接地电压处。
在“t4”处，驱动目标单元连接到的字线，因此字线的电压电平相对缓慢地增加。在“t5”处，字线的电压电平达到目标电压电平。因为在字线的电压电平和位线的电压电平对应于逻辑“1”的时间间隔中执行第二编程操作，所以第二编程操作可以被理解为在“t5”和“t7”之间的时间间隔中执行。原因是不需要对位线充电的足够的时间，这是由于位线持续维持在对应于逻辑“1”的电压电平处。也就是说，在本实施例中，与图9的第二编程操作相比，编程时间可以增加多达(t6-t5)。换句话说，针对图9的第二编程操作的用于对位线充电的时间可以在图10的实施例中用于对目标存储单元进行编程。
根据本发明构思的示例实施例，由于连续执行编程操作至少两次，所以写入错误率WER可以显著降低。另外，由于位线的电压电平维持在对应于逻辑“1”的电压电平处，所以在第二编程操作期间对位线充电所需的时间的一部分可以替代地用于对目标存储单元进行编程。结果，可以进一步降低写入错误率WER。
将逻辑“1”编程到目标单元大体上类似于将逻辑“0”编程到目标单元。在图10中，由虚线标记的示图与将逻辑“1”编程到目标单元相关联。然而，在第一编程操作和第二编程操作中，位线的电压维持在对应于逻辑“0”的电压电平处。从第一编程操作开始的时间点(即，t1)到第二编程操作结束的时间点“t7”，源极线维持在对应于逻辑“1”的电压电平处。
图11是示出根据本发明构思的另一示例实施例的编程方法的定时图。图11的实施例大体上类似于图10的实施例。然而，位线和/或源极线的电压电平可以在第一编程操作和第二编程操作之间(即，在t3和t4之间)的时间间隔中改变。
在将逻辑“0”编程到目标单元的情况下，在第一编程操作和第二编程操作之间的时间间隔中，位线可以维持在比对应于逻辑“1”的电压电平(即，与接地或参考电压对比的高电压电平)低ΔV1一样多的电压电平处。可以在存储单元的磁化特性不改变的范围内确定减量ΔV1。原因是磁化特性不应由于电压电平的降低而改变，这是因为已经在第一编程操作中编程逻辑“1”。
在将逻辑“1”编程到目标单元的情况下，在第一编程操作和第二编程操作之间的时间间隔中，源极线可以维持在比对应于逻辑“1”的电压电平(即，与接地或参考电压对比的高电压电平)低ΔV2一样多的电压电平处。同样地，可以在存储单元的磁化特性不改变的范围内调节减量ΔV2。例如，减量ΔV1可以与减量ΔV2相同或不同。例如，减量ΔV1和ΔV2可以通过各种因素确定，例如位线的寄生电容分量的大小和源极线的寄生电容分量的大小。
当在第一编程操作和第二编程操作之间的时间间隔内在给定范围内位线的电压电平或源极线的电压电平降低时，除了降低存储器设备100的写入错误率WER之外，还可以降低存储器设备100的功耗。
图12是示出根据本发明构思的示例实施例的图1中所示的存储器设备100的示例配置的图。存储器设备100可以包括存储单元MC、列解码器130、写入驱动器与感测放大器140、以及脉冲宽度控制电路165。列解码器130和写入驱动器与感测放大器140的配置通过示例的方式说明，并且列解码器130和写入驱动器与感测放大器140的操作基本上类似于上述操作。因此，为了简洁起见，将省略重复的描述。
脉冲宽度控制电路165可以被配置为控制写入驱动器与感测放大器140。脉冲宽度控制电路165可以基于从控制逻辑160(参考图1)接收的各种控制信号进行操作。例如，脉冲宽度控制电路165可以是在控制逻辑160内实现的单独的电路。在其他实施例中，脉冲宽度控制电路165可以是在写入驱动器与感测放大器140内实现的单独的电路。在另外的其他实施例中，脉冲宽度控制电路165可以是独立于控制逻辑160和写入驱动器与感测放大器140的单独的电路。
在一些实施例中，脉冲宽度控制电路165被配置为控制写入驱动器与感测放大器140，并将在下面进行描述。脉冲宽度控制电路165可以生成写入驱动器控制信号WDC。写入驱动器控制信号WDC可用于控制写入驱动器与感测放大器140的晶体管。例如，写入驱动器控制信号WDC可以包括第一位线控制信号BLC1、第二位线控制信号BLC2、第一源极线控制信号SLC1和第二源极线控制信号SLC2。
在将逻辑“1”或逻辑“0”编程到存储单元MC的情况下，连接到第一位线BL1和第一源极线SL1的晶体管T6和T5接通。可以通过选择性地切换写入驱动器与感测放大器140的晶体管T1至T4来维持如图10和图11所示的这样的电压电平。这将参考图13和图14进行描述。
图13是示出根据本发明构思的示例实施例的、图12中所示的存储器设备100的编程操作的定时图。详细地，图13示出了用于控制列解码器130的第一位线选择信号BLS1和第一源极线选择信号SLS1、以及用于控制写入驱动器与感测放大器140的位线控制信号BLC1和BLC2以及源极线控制信号SLC1和SLC2。图13还示出了根据选择信号和控制信号而确定的第一位线BL1和第一源极线SL1的电压电平。图13中示出了与编程逻辑“0”的操作相关联的波形。出于说明的目的，将一起参考图12和图13给出描述。
在“t0”处，可以选择第一位线BL1和第一源极线SL1。例如，列解码器130的晶体管T5和T6可以分别通过第一源极线选择信号SLS1和第一位线选择信号BLS1来接通。
在“t0”处，用于接通第三晶体管T3的第一位线控制信号BLC1被输入到第三晶体管T3。这样，第二电压V2可以被提供给第一位线BL1，并且第一位线BL1的电压电平可以相对缓慢地增加。之后，在“t1”处，第一位线BL1的电压可以达到目标电平。例如，可以维持第一位线BL1的电压电平，直到第二编程操作结束的时间点(即，t5)。
在“t0”处，用于接通第二晶体管T2的第二源极线控制信号SLC2被输入到第二晶体管T2，因此接地电压Vss被提供给第一源极线SL1。结果，接地电压Vss被提供给第一源极线SL1。从第一编程操作开始到第二编程操作结束，第一源极线SL1的电压电平可以维持在接地电压Vss处。
为了对存储单元MC执行第一编程操作，在“t0”处开始驱动第一字线WL1。可以在第一字线WL1的电压电平和第一位线BL1的电压电平是对应于逻辑“1”的电压电平(即，与接地电压电平对比的高电压电平)的时间间隔中(即，在t1和t2之间)执行第一编程操作。之后，在行解码器120(参考图1)的控制下，第一字线WL1的电压电平从第一编程操作结束的时间点(即，t2)开始减小。
为了对存储单元MC执行第二编程操作，在“t3”处开始驱动第一字线WL1。可以在第一字线WL1的电压电平和第一位线BL1的电压电平是对应于逻辑“1”的电压电平(即，与接地电压电平对比的高电压电平)的时间间隔中(即，在t4和t5之间)执行第二编程操作。之后，在行解码器120(参考图1)的控制下，第一字线WL1的电压电平从第二编程操作结束的时间点(即，t5)开始减小。
图14是示出根据本发明构思的示例实施例的、图12中所示的存储器设备100的操作的定时图。详细地，图14示出了用于控制列解码器130的第一位线选择信号BLS1和第一源极线选择信号SLS1、以及用于控制写入驱动器与感测放大器140的位线控制信号BLC1和BLC2以及源极线控制信号SLC1和SLC2。此外，图14还示出了根据选择信号和控制信号而确定的第一位线BL1和第一源极线SL1的电压电平。图14中示出了与编程逻辑“1”的操作相关联的波形。为了更好地理解，将一起参考图12给出描述。
在“t0”处，可以选择第一位线BL1和第一源极线SL1。例如，列解码器130的晶体管T5和T6可以分别通过第一源极线选择信号SLS1和第一位线选择信号BLS1来接通。
在“t0”处，用于接通第四晶体管T4的第二位线控制信号BLC2被输入到第四晶体管T4。结果，接地电压Vss被提供给第一位线BL1。从第一编程操作开始到第二编程操作结束，第一源极线SL1的电平电压可以维持在第一电压V1处。
在“t0”处，用于接通第一晶体管T1的第一源极线控制信号SLC1被输入到第一晶体管T1。这样，第一电压V1可以被提供给第一源极线SL1，并且第一源极线SL1的电压电平可以相对缓慢地增加。之后，在“t1”处，第一源极线SL1的电压可以达到目标电平。例如，可以保持第一源极线SL1的电压电平，直到第二编程操作结束的时间点(即，t5)。
之后，为了执行第一编程操作和第二编程操作，可以以与参考图13描述的方式基本相似的方式驱动第一字线WL1。因此，为了简洁起见，将省略重复的描述。
图13和图14中所示的选择信号BLS1和SLS1以及控制信号BLC1、BLC2、SLC1和SLC2的波形是示例。也就是说，为了生成图13和图14中所示的第一字线WL1、第一位线BL1和第一源极线SL1的波形，可以在各种电平、在各种时间以及以各种组合驱动选择信号BLS1和SLS1以及控制信号BLC1、BLC2、SLC1和SLC2。
图15是示出根据本发明构思的实施例的、与写入电压相关联的写入错误率WER的示图。水平轴表示写入电压(即，位线电压或源极线电压)，并且垂直轴表示对数尺度(logscale)的写入错误率WER。出于说明的目的，将一起参考图9和图10给出描述。
由编号1识别的示图指示当仅对正常单元执行一次编程操作时的写入错误率。由编号2识别的示图指示仅对缺陷单元执行一次编程操作时的写入错误率。从由编号1识别的示图可以理解，写入错误率随着写入电压增加而降低。然而，观察到无论在对缺陷单元执行编程操作时写入电压可能增加多少，写入错误率都会收敛于特定值(例如，10-4)附近。
由编号3识别的示图指示当基于图9所示的定时图对正常单元执行编程操作时的写入错误率。由编号4识别的示图指示当基于图9所示的定时图对缺陷单元执行编程操作时的写入错误率。如图15所示，观察到在通过使用两个连续脉冲执行编程操作的情况下，写入错误率显著降低(详细地，10-4的平方)。也就是说，即使对缺陷单元执行编程操作，写入错误率也会收敛于特定值(例如，10-8)附近。
由编号5识别的示图指示当基于图10所示的定时图对正常单元执行编程操作时的写入错误率。由编号6识别的示图指示当基于图10所示的定时图对缺陷单元执行编程操作时的写入错误率。
观察到对应于由编号5识别的示图的写入错误率低于对应于由编号3识别的示图的写入错误率。原因是对位线充电所需时间的一部分可以替代地用作第二编程操作中的编程时间。详细地，基于图9所示的定时图的第二编程操作的时间间隔(t6-t5)可以用作基于图10所示的定时图的第二编程操作的附加编程时间。
此外，观察到对应于由编号6识别的示图的写入错误率低于对应于由编号4识别的示图的写入错误率。也就是说，即使对缺陷单元执行编程操作，也可以进一步降低写入错误率，从而改善存储器设备100的可靠性。作为间接效果，可以认为在制造存储器设备100的过程中提高了产量。
图16是示出根据本发明构思的实施例的、存储器设备的示例配置的图。存储器设备200包括存储单元阵列210、行解码器220、列解码器230、写入驱动器与感测放大器240、数据缓冲器250、控制逻辑260、地址缓冲器270、时钟缓冲器280和分频器(divider)290。图16所示的组件与图1的具有相似附图标记的组件具有基本上相同的配置和/或功能。因此，为了简洁起见，将省略重复的描述。
存储器设备200基于从存储器设备200的外部接收的时钟信号CLK和命令信号CMD来操作。然而，存储器设备200可通过将时钟信号CLK分频(divide)来产生时钟信号CLKd，并且可以基于时钟信号CLKd来控制用于编程操作的脉冲(或电压)。将参考图18和图19详细描述这样的示例操作。
地址缓冲器270可以从存储器设备200的外部接收和存储(或缓冲)地址ADDR。此外，地址缓冲器270可以接收并存储与激活命令相关联的存储体(bank)地址和行地址RA、与写入命令或读取命令相关联的列地址CA、与预充电命令相关联的存储体地址、用于设置模式寄存器的OP代码等。地址缓冲器270可以将行地址RA提供给行解码器220，并且可以将列地址CA提供给列解码器230。
时钟缓冲器280可以从存储器设备200的外部接收并缓冲时钟信号CLK。例如，控制逻辑260可以使用时钟信号CLK来生成列控制信号C_CTRL和行控制信号R_CTRL。
分频器290可以从时钟缓冲器280接收时钟信号CLK，并且可以生成分频的时钟信号CLKd。也就是说，时钟信号CLKd的频率可以高于时钟信号CLK的频率。分频器290可以用各种逻辑元件实现。时钟信号CLKd可以被提供给行解码器220以及写入驱动器与感测放大器240。
图17是根据本发明构思的示例实施例的、与图16的存储器设备200的编程操作相关联的定时图。出于说明的目的，将一起参考图16和图17给出描述。在一个实施例中，图17的定时图是基于双倍数据速率(DDR)接口标准的，但是本发明构思的实施例不限于此。
当从主机(未示出)接收到写入请求时，由行地址RA被其提供到的行解码器220选择字线WL。激活信号ACT被提供给选择的字线WL。之后，当过去参考时间(例如，tRCD)时的“t1”处，列地址CA和写入命令WR被提供给列解码器230。当从“t1”经过tAA时的“t2”处，写入数据D1、D2等被提供给写入驱动器与感测放大器240。
图18是示出根据本发明构思的示例实施例的编程方法的图。详细地，图18示出了如何使用时钟信号CLKd来驱动字线WL、位线BL和源极线SL。将参考图16和图18描述将逻辑“0”被编程到目标单元的示例，其中图18的定时图由实线标记。
列解码器230在时钟信号CLKd的第一脉冲的上升沿(即，t0)处开始驱动字线WL。由于字线WL的寄生电容分量，字线WL的电压电平可能缓慢增加。列解码器230在时钟信号CLKd的第二脉冲的上升沿(即，t2)处停止驱动字线WL。
写入驱动器与感测放大器240在时钟信号CLKd的第一脉冲的上升沿(即，t0)处开始驱动位线BL。也就是说，写入驱动器与感测放大器240将电压(例如，图12的V2)施加到位线BL。写入驱动器与感测放大器240将接地电压(例如，图12的Vss)施加到源极线SL。写入驱动器与感测放大器240在时钟信号CLKd的第二脉冲的上升沿(即，t2)处停止驱动位线BL。
可以在字线WL的电压和位线BL的电压对应于逻辑“1”(即，与接地电压电平对比的高电压电平)的时间间隔中(即，在t1和t2之间)执行第一编程操作。当在“t2”处完成第一编程操作之后，字线WL的电压和位线BL的电压收敛于对应于逻辑“0”的电压，即与高电压电平对比的接地电压电平。
列解码器230在时钟信号CLKd的第二脉冲的下降沿(即，t3)处开始驱动字线WL，并且在时钟信号CLKd的第三脉冲的下降沿(即，t5)处停止驱动字线WL。写入驱动器与感测放大器240在时钟信号CLKd的第二脉冲的下降沿(即，t3)处开始驱动位线BL，并且在时钟信号CLKd的第三脉冲的下降沿(即，t5)处停止驱动位线BL。
可以在字线WL的电压和位线BL的电压对应于逻辑“1”(即，与接地电压电平对比的高电压电平)的时间间隔中(即，在t4和t5之间)执行第二编程操作。当在“t5”处完成第二编程操作之后，字线WL的电压和位线BL的电压收敛于对应于逻辑“0”的电压，即与高电压电平对比的接地电压电平。
图18的实施例类似于图9的实施例。然而，执行第一编程操作的时间间隔和执行第二编程操作的时间间隔比参考图9描述的时间间隔长。即使在从第一编程操作结束到第二编程操作开始的时间间隔中位线BL的电压没有维持在对应于逻辑“1”的电压处，编程时间也可以通过上述时钟分频方案而增加。
在一个实施例中，行解码器220可以包括用于通过使用时钟CLKd生成图18的字线(WL)电压的第一脉冲宽度控制电路(未示出)。此外，写入驱动器与感测放大器240可以包括用于通过使用时钟CLKd生成图18的位线(BL)电压和源极线(SL)电压的第二脉冲宽度控制电路(未示出)。第一脉冲宽度控制电路和第二脉冲宽度控制电路中的每一个可以通过使用各种元件(例如，根据本发明构思的一些示例实施例，触发器(flip-flop)和逻辑门)来实现。
为了说明简洁以及为了便于描述，时钟信号CLK的第一脉冲的上升沿，分频的时钟信号CLKd的第一脉冲的上升沿，以及字线WL、位线BL和源极线SL被驱动的时间点在图18中被示为与“t0”相同。实际上，根据信号处理、传送和驱动的等待时间(latency)可能使这些事件的定时彼此偏斜(skew)。
图19是示出根据本发明构思的示例实施例的编程方法的图。图19的实施例大致类似于图18的实施例。然而，在第一编程操作结束和第二编程操作开始之间的时间间隔中，位线BL的电压和源极线SL的电压被维持在对应于逻辑“1”的电压电平(即，与接地电压电平对比的高电压电平)处。
在一个实施例中，行解码器220可以包括用于通过使用时钟信号CLKd生成图18的字线(WL)电压的脉冲宽度控制电路(未示出)。可以通过使用各种元件(例如，根据本发明构思的一些示例实施例的触发器和逻辑门)实现脉冲宽度控制电路。然而，因为在两个编程操作中位线BL的电压和源极线SL的电压被维持在它们的电压电平处，所以与行解码器220不同，写入驱动器与感测放大器240可以不包括脉冲宽度控制电路。
在图19的实施例中，参考上述实施例描述了编程逻辑“1”或逻辑“0”以降低写入错误率WER的操作，因此，为了简洁起见，将省略重复的描述。
图20是示出根据本发明构思的示例实施例的、包括用存储器设备实现的存储装置1400和/或工作存储器1300的电子系统1000的图。
电子系统1000可以包括至少一个处理器1100、通信模块1200、工作存储器1300、存储装置1400、用户接口1500和总线1600。例如，电子系统1000可以是电子设备，例如，台式计算机、膝上型计算机、平板计算机、智能电话、可穿戴设备、视频游戏机、工作站、服务器和电动车辆。
处理器1100可以控制电子系统1000的整体操作。处理器1100可以处理各种算术运算和/或逻辑运算。为此，处理器1100可以包括专用集成电路(ASIC)、现场可编程门阵列(FPGA)、专用微处理器、微处理器等。例如，处理器1100可以包括一个或多个处理器核，并且可以用通用处理器、专用处理器或应用处理器来实现。
通信模块1200可以与电子系统1000的外部设备/系统通信。例如，通信模块1200可以是独立于处理器1100制造的功能块、电路或半导体芯片。替选地，在处理器1100用应用处理器实现的情况下，通信模块1200的至少一部分的功能可以合并在应用处理器1100中。
例如，通信模块1200可以支持各种无线通信协议(例如，长期演进(LTE)、全球微波接入互操作性(WiMax)、全球移动通信系统(GSM)、码分多址(CDMA)、蓝牙、近场通信(NFC)、无线保真(Wi-Fi)和射频识别(RFID))中的至少一个、和/或各种有线通信协议(例如，传输控制协议/因特网协议(TCP/IP)、通用串行总线(USB)和火线(Firewire))中的至少一个。
工作存储器1300可以存储要用于电子系统1000的操作的数据。例如，工作存储器1300可以临时存储由处理器1100处理的或将要处理的数据。例如，工作存储器1300可以包括易失性存储器(例如，动态随机存取存储器(DRAM)或同步DRAM(SDRAM))、和/或非易失性存储器(例如，相变RAM(PRAM)、磁阻RAM(MRAM)、电阻RAM(ReRAM)或铁电RAM(FRAM))。
存储装置1400可以包括一个或多个存储器设备和控制器。无论电源如何，存储装置1400的存储器设备都可以保留数据。例如，存储装置1400可以包括非易失性存储器，诸如闪存、PRAM、MRAM、ReRAM、或FRAM。例如，存储装置1400可以包括存储介质，诸如固态驱动器(SSD)、可移除存储装置或嵌入式存储装置。
用户接口1500可以在用户和电子系统1000之间执行通信仲裁(arbitration)。例如，用户接口1500可以包括输入接口，例如，键盘、鼠标、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器和振动传感器。例如，用户接口1500可以包括输出接口，例如，液晶显示(LCD)设备、发光二极管(LED)显示设备、有机LED(OLED)显示设备、有源矩阵OLED(AMOLED)显示器设备、扬声器和电机。
总线1600可以提供电子系统1000的组件之间的通信路径。电子系统1000的组件可以基于总线1600的总线格式彼此交换数据。例如，总线格式可以包括各种接口协议(例如，USB、小型计算机系统接口(SCSI)、外围组件互连快速(PCIe)、移动PCIe(M-PCIe)、高级技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行连接SCSI(SAS)、集成驱动电子设备(IDE)、增强型IDE(EIDE)、非易失性存储器快速(NVMe)和通用闪存存储(UFS))中的一种或多种。
根据一个或多个上述实施例，工作存储器1300和存储装置1400可以被配置为执行至少两个连续编程操作，以降低写入错误率。另外，工作存储器1300和存储装置1400可以被配置为在第一编程操作和第二编程操作之间将位线电压或源极线电压维持在基本恒定的电平处。结果，通过将传统上用于使位线或源极线电压斜升的时间用于执行编程操作，可以降低写入错误率。
根据本发明构思的示例实施例，可以提供一种用于显著降低磁存储器设备的写入错误率的编程方法。结果，可以改进存储器设备的可靠性。
另外，根据本发明构思的示例实施例，因为关于缺陷存储单元的写入错误率降低，所以可以获得类似于以下的效果：制造的半导体器件的量增加(即，产量增加)。
尽管已经参考本发明构思的示例性实施例描述了本发明构思，但是对于本领域普通技术人员清楚的是，在不脱离在所附权利要求中阐述的本发明构思的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种存储器设备，包括：
包括目标单元的存储单元阵列；
行解码器，被配置为在第一编程操作和第二编程操作中用第一驱动电压驱动连接到目标单元的字线；以及
写入驱动器与感测放大器，被配置为在第一编程操作开始和第二编程操作结束之间连续地用第二驱动电压驱动连接到目标单元的位线或用第三驱动电压驱动连接到目标单元的源极线。
2.根据权利要求1所述的存储器设备，其中，所述第二驱动电压具有对应于逻辑“1”的电压电平，并且第三驱动电压具有对应于逻辑“0”的电压电平，以用于将逻辑“0”编程到目标单元，以及
其中，所述第二驱动电压具有对应于逻辑“0”的电压电平，并且第三驱动电压具有对应于逻辑“1”的电压电平，以用于将逻辑“1”编程到目标单元。
3.根据权利要求2所述的存储器设备，其中，在第一编程操作开始与第二编程操作结束之间第二驱动电压或第三驱动电压被维持在基本恒定的电平处。
4.根据权利要求2所述的存储器设备，其中，在第一编程操作和第二编程操作中第二驱动电压具有第一电平，以及
其中，在第一编程操作结束与第二编程操作开始之间第二驱动电压具有低于第一电平的第二电平。
5.根据权利要求4所述的存储器设备，其中，在根据第一编程操作的结果确定的目标单元的编程状态不改变的范围内设置第二电平。
6.根据权利要求2所述的存储器设备，其中，所述对应于逻辑“0”的电压电平是接地电压。
7.根据权利要求2所述的存储器设备，其中，所述第二驱动电压的电平与第三驱动电压的电平基本相同。
8.根据权利要求1所述的存储器设备，还包括：
列解码器，被配置为选择连接到目标单元的位线和源极线。
9.根据权利要求1所述的存储器设备，其中，所述目标单元包括：
磁隧道结元件，具有连接到位线的第一端；以及
单元晶体管，具有连接到磁隧道结元件的第二端的第一端、以及连接到源极线的第二端。
10.根据权利要求9所述的存储器设备，其中，所述磁隧道结元件包括：
自由层，其磁化方向变化；以及
钉扎层，其磁化方向被钉扎。
11.一种用于编程可变电阻存储单元的方法，所述方法包括：
通过对可变电阻存储单元连续地执行的、但在时间上分开的第一编程操作和第二编程操作，持续维持位线电压和源极线电压。
12.根据权利要求11所述的方法，其中，所述位线电压具有对应于逻辑“1”的电压电平，并且源极线电压具有对应于逻辑“0”的电压电平，以用于将逻辑“0”编程到可变电阻存储单元，以及
其中，所述位线电压具有对应于逻辑“0”的电压电平，并且源极线电压具有对应于逻辑“1”的电压电平，以用于将逻辑“1”编程到可变电阻存储单元。
13.根据权利要求11所述的方法，其中，通过第一编程操作和第二编程操作维持位线电压和源极线电压包括：
在第一编程操作和第二编程操作中将位线电压维持在基本相同的电平处；以及
在第一编程操作和第二编程操作中将源极线电压维持在基本相同的电平处。
14.根据权利要求11所述的方法，其中，将在第一编程操作和第二编程操作之间的间隔期间的位线电压维持在低于第一编程操作中的位线电压的电平处，以及
其中，将在第一编程操作和第二编程操作之间的间隔期间的源极线电压维持在与第一编程操作中的源极线电压基本相同的电平处。
15.根据权利要求11所述的方法，其中，所述可变电阻存储单元包括：
磁隧道结元件，具有连接到位线的第一端；以及
单元晶体管，具有连接到磁隧道结元件的第二端的第一端、以及连接到源极线的第二端。
16.一种存储器设备，包括：
控制逻辑，被配置为基于时钟信号和命令生成行控制信号和列控制信号；
分频器，被配置为使时钟信号分频；
包括目标单元的存储单元阵列；
行解码器，被配置为在第一编程操作和第二编程操作中基于行控制信号和分频的时钟信号来用第一驱动电压驱动连接到目标单元的字线；以及
写入驱动器与感测放大器，被配置为在第一编程操作和第二编程操作中基于列控制信号和分频的时钟信号来用第二驱动电压驱动连接到目标单元的位线或用第三驱动电压驱动连接到目标单元的源极线。
17.根据权利要求16所述的存储器设备，其中，在第一编程操作结束与第二编程操作开始之间，写入驱动器与感测放大器还被配置为用第二驱动电压驱动位线或用第三驱动电压驱动源极线。
18.根据权利要求16所述的存储器设备，其中，所述第一编程操作的开始对应于分频的时钟信号的第一脉冲的上升沿，
其中，所述第一编程操作的结束对应于分频的时钟信号的第二脉冲的上升沿，
其中，所述第二编程操作的开始对应于分频的时钟信号的第二脉冲的下降沿，以及
其中，所述第二编程操作的结束对应于分频的时钟信号的第三脉冲的下降沿。
19.根据权利要求16所述的存储器设备，其中，所述目标单元包括：
磁隧道结元件，具有连接到位线的第一端；以及
单元晶体管，具有连接到磁隧道结元件的第二端的第一端、以及连接到源极线的第二端。
20.根据权利要求19所述的存储器设备，其中，所述磁隧道结元件包括：
自由层，其磁化方向变化；以及
钉扎层，其磁化方向被钉扎。
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