CN110634834B - 半导体结构 - Google Patents
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Abstract
本发明提供了一种半导体结构,包括一基底、一第一井区、一场氧化层、一第一导线以及一第二导线。基底具有一第一导电型。第一井区形成在基底中,并具有一第二导电型。场氧化层设于第一井区上。第一导线形成在场氧化层上,并直接接触场氧化层。第二导线形成在场氧化层上,并直接接触场氧化层。第一及第二导线在空间上彼此分隔。
Description
技术领域
本发明有关于一种半导体结构。
背景技术
一般而言,集成电路通常包括许多电子元件。电子元件包括主动元件及被动元件。主动元件包括晶体管。另外,被动元件包括电阻、电容及电感。在现有的集成电路中,利用金属线连接多个独立的电子元件,但却造成电路所需的面积增加。另外,在封装时,需要一条导线连接两元件,因而造成成本增加。
发明内容
本发明提供一种半导体结构,包括一基底、一第一井区、一场氧化层、一第一导线以及一第二导线。基底具有一第一导电型。第一井区形成在基底中,并具有一第二导电型。场氧化层设于第一井区上。第一导线形成在场氧化层上,并直接接触场氧化层。第二导线形成在场氧化层上,并直接接触场氧化层。第一及第二导线在空间上彼此分隔。
附图说明
图1为本发明的半导体结构的示意图。
图2为本发明的场氧化层与导线的一可能俯视图。
图3A及图3B为本发明的场氧化层与导线的另一可能俯视图。
图4A及图4B为本发明的场氧化层与导线的另一可能俯视图。
图5为本发明的场氧化层与导线的另一可能俯视图。
图6A为本发明的半导体结构的另一可能示意图。
图6B为图6A的半导体结构的一可能等效电路示意图。
图7A为本发明的半导体结构的另一可能示意图。
图7B为图7A的半导体结构的一可能等效电路示意图。
图8A为本发明的半导体结构的另一可能示意图。
图8B为图8A的半导体结构的一可能等效电路示意图。
附图符号说明:
100、600、700、800:半导体结构;
110、610、711、811:基底;
130、620、630、720、730、732、820、830、832:井区;
150、650、750、850:场氧化层;
160、660、690、760、790、860、890:绝缘层;
171、172、210、230、310、320、330、350、410、420、430、440、450、460、470、480、510、520、530、540、671、672、771、772、871~874:导线;
S1~S3:表面;
211~215、231~235、331~335、411~413、421~423、431~434、441~444:弯曲部分;
221~224、241~244、341~344、414、415、424、425、435~437、445~447:连接部分;
ST1~ST14:起始端;
ED1~ED14:结束端;
G1~G8:间隔;
621、631、721、722、731、821、822、831:掺杂区;
681~686、781~788、880~889:走线;
V1~V16:贯孔;
R1~R7:电阻;
D1、D2:二极管;
HV:高电压;
GND:低电压;
712、812:外延层;
773、873:栅极;
Q1、Q2:晶体管。
具体实施方式
为以下针对本发明一些实施例的半导体结构及其制造方法作详细说明。应了解的是,以下之叙述提供许多不同的实施例或例子,用以实施本发明一些实施例的不同样态。以下所述特定的元件及排列方式仅为简单清楚描述本发明一些实施例。当然,这些仅用以举例而非本发明的限定。此外,在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明一些实施例,不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者,当述及一第一材料层位于一第二材料层上或之上时,包括第一材料层与第二材料层直接接触的情形。或者,亦可能间隔有一或更多其他材料层的情形,在此情形中,第一材料层与第二材料层之间可能不直接接触。
图1为本发明的半导体结构的示意图。如图所示,半导体结构100包括一基底110、一井区130、一场氧化层150、一绝缘层160以及导线171、172。基底110具有一第一导电型。在一可能实施例中,基底110为一硅基底或绝缘层上覆硅(silicon oninsulator;SOI)基底或其它适当的半导体基底。
井区130形成在基底110之中,并具有一第二导电型。在一些实施例中,井区130可藉由离子注入步骤形成。例如,当第二导电型为N型时,可于预定形成井区130的区域注入磷离子或砷离子以形成井区130。然而,当第二导电型为P型时,可于预定形成井区130的区域注入硼离子或铟离子以形成井区130。在一可能实施例中,井区130为一高压井区。在另一可能实施例中,第二导电型与第一导电型相异。举例而言,当第一导电型为P型,第二导电型为N型。然而,当第一导电型为N型,第二导电型为P型。在其它实施例中,第一导电型相同于第二导电型。在此例中,井区130的掺杂浓度高于基底110的掺杂浓度。
场氧化层150设于井区130上。在本实施例中,场氧化层150延伸进入井区130。在一可能实施例中,场氧化层150为一矩形结构,往一直线路径向延伸。在另一可能实施例中,场氧化层150为一环形结构。
导线171及172形成在场氧化层150上。如图所示,导线171及172直接接触场氧化层150。导线171及172材料为SiCr、金属或Poly。在本实施例中,导线171及172在空间上彼此分隔(spaced apart)。如图所示,导线171的下表面S1及导线172的下表面S2直接接触场氧化层150的上表面S3。在一可能实施例中,导线171不重叠导线172。在本实施例中,导线171及172分别作为两被动元件。本发明并不限定导线171及172的形状。导线171的形状可能相同或不同于导线172的形状。在一可能实施例中,导线171作为一电感元件。在此例中,导线171沿着一螺旋状路径延伸。
另外,本发明并不限定导线171及172的长度。导线171的长度可能相同或不同于导线172的长度。在其它实施例中,导线171的宽度可能相同或不同于导线172的宽度。在一些实施例中,导线171及172的至少一个作为一电阻元件。在此例中,藉由控制导线的长度或宽度,便可控制导线的阻值。在其它实施例中,导线171及172的至少一个作为一电感元件。在此例中,藉由控制导线的长度或宽度,便可控制导线的感值。本发明并不限定导线的数量。在其它实施例中,半导体结构100具有更多的导线。在此例中,每一导线直接接触场氧化层150,并且所有导线在空间上彼此分隔。
绝缘层160形成于井区130、场氧化层150、导线171及172之上,并电性隔离导线171及172。绝缘层160的材料包括氧化物、氮化物、氮氧化物、低介电常数材料、其它任何适合的绝缘材料、或上述的组合,且可藉由化学气相沉积步骤形成。
图2为本发明的场氧化层与导线的一可能俯视图。在图2中,场氧化层150为一矩形。在本实施例中,导线210从一起始端ST1开始,沿一弯曲路径延伸,并结束于一结束端ED1。如图所示,导线210具有弯曲部分211~215以及连接部分221~224。弯曲部分211~215的形状均相同。在本实施例中,弯曲部分211~215的形状均为U型,但并非用以限制本发明。另外,本发明并不限定弯曲部分的数量。在其它实施例中,导线210可能具有更多或更少的弯曲部分。
如图所示,弯曲部分211与212之间具有一间隔G1。弯曲部分212与213之间具有一间隔G2。弯曲部分213与214之间具有一间隔G3。弯曲部分214与215之间具有一间隔G4。在本实施例中,间隔G1~G4的宽度彼此相等,但并非用以限制本发明。在其它实施例中,间隔G1~G4的至少一个的宽度不等于间隔G1~G4的另一个的宽度。
连接部分221连接弯曲部分211与212。连接部分222连接弯曲部分212与213。连接部分223连接弯曲部分213与214。连接部分224连接弯曲部分214与215。本发明并不限定连接部分221~224的形状。在一可能实施例中,连接部分221~224均为直线型(strip-shaped)或是弯曲型结构。在其它实施例中,连接部分221~224的一个的形状相同或不同于连接部分221~224的另一个的形状。
同样地,导线230从一起始端ST2,开始沿一弯曲路径延伸,并结束于一结束端ED2。如图所示,导线230具有弯曲部分231~235以及连接部分241~244。弯曲部分231~235的形状均相同。在本实施例中,弯曲部分231~235的形状均为U型,但并非用以限制本发明。在其它实施例中,弯曲部分231~235的形状可能不同于弯曲部分211~215的形状。另外,本发明并不限定弯曲部分的数量。在其它实施例中,导线230可能具有更多或更少的弯曲部分。
弯曲部分231与232之间具有一间隔G5。弯曲部分232与233之间具有一间隔G6。弯曲部分233与234之间具有一间隔G7。弯曲部分234与235之间具有一间隔G8。在本实施例中,间隔G5~G8的宽度彼此相等,但并非用以限制本发明。在其它实施例中,间隔G5~G8的至少一个的宽度不等于间隔G5~G8的另一个的宽度。在一些实施例中,间隔G5~G8的至少一个的宽度等于间隔G1~G4的至少一个的宽度。
连接部分241连接弯曲部分231与232。连接部分242连接弯曲部分232与233。连接部分243连接弯曲部分233与234。连接部分244连接弯曲部分234与235。本发明并不限定连接部分241~244的形状。在一可能实施例中,连接部分241~244均为直线型或是弯曲型结构。在其它实施例中,连接部分241~244的一个的形状相同或不同于连接部分241~244的另一个的形状。
在本实施例中,导线210的弯曲部分的数量相同于导线230的弯曲部分的数量,但并非用以限制本发明。在其它实施例中,导线210的弯曲部分的数量可能多于或少于导线230的弯曲部分的数量。在一些实施例中,藉由控制导线210及230的长度及宽度,便可调整导线210及230的阻值。在一可能实施例中,导线210的阻值相同或不同于导线230的阻值。在本实施例中,导线210的长度大于导线230的长度。因此,导线210的阻值高于导线230的阻值。在一可能实施例中,导线210及230的阻值位于1MΩ~70MΩ之间。
图3A为本发明的场氧化层与导线的另一可能俯视图。在本实施例中,场氧化层150为一环形结构。导线310及320位于场氧化层150之上,并直接接触场氧化层150。如图所示,导线310从一起始端ST3开始延一弯曲路径延伸,并结束于一结束端ED3。导线320从一起始端ST4开始延一弯曲路径延伸,并结束于一结束端ED4。如图所示,导线310与320在空间上彼此分隔。本发明并不限定导线310及320的长度。在本实施例中,导线310的长度及宽度等于导线320的长度及宽度。因此,导线310的阻值等于导线320的阻值。另外,导线310的布局形状相似于导线320的布局形状。
图3B为本发明的场氧化层与导线的另一可能俯视图。图3B相似图3A,不同之处在于,导线330的形状不同于导线350的形状。在本实施例中,导线330从一起始端ST5开始,沿一锯齿状路径延伸至一结束端ED5,而导线350从一起始端ST6开始,沿一弯曲路径延伸至一结束端ED6。
导线330具有直线部分331~335以及连接部分341~344。直线部分331~335的长度均不相同,但并非用以限制本发明。在其它实施例中,直线部分331~335的至少一个的长度等于直线部分331~335的另一个的长度。
连接部分341连接直线部分331及332。连接部分342连接直线部分332及333。连接部分343连接直线部分333及334。连接部分344连接直线部分334及335。在本实施例中,连接部分341~344均为直线,但并非用以限制本发明。在其它实施例中,连接部分341~344的至少一个的形状可能不同于连接部分341~344的另一个的形状。在一可能实施例中,连接部分341~344的形状可能为C形或U形。由于导线350的形状与图3A的导线320的形状相似,故不再赘述。在本实施例中,导线330与350在空间上彼此分隔。
图4A为本发明的场氧化层与导线的另一可能俯视图。在本实施例中,场氧化层150上具有导线410、420、430及440。导线410、420、430及440的下表面直接接触场氧化层150的上表面。如图所示,导线410、420、430及440在空间上彼此分隔。另外,导线410、420、430及440互不重叠。
在本实施例中,导线410从一起始端ST11开始,沿一弯曲路径延伸至一结束端ED11。导线410具有弯曲部分411~413以及连接部分414、415。连接部分414连接弯曲部分411及412。连接部分415连接弯曲部分412及413。
导线420从一起始端ST12开始,沿一弯曲路径延伸至一结束端ED12。导线420具有弯曲部分421~423以及连接部分424、425。连接部分424连接弯曲部分421及422。连接部分425连接弯曲部分422及423。
导线430从一起始端ST13开始,沿一直线路径延伸至一结束端ED13。导线430具有直线部分431~434以及连接部分435~437。连接部分435连接直线部分431及432。连接部分436连接直线部分432及433。连接部分437连接直线部分433及434。在一可能实施例中,直线部分431~434的长度均相同,但并非用以限制本发明。在其它实施例中,直线部分431~434的至少一个的长度不同于直线部分431~434的另一个的长度。
导线440从一起始端ST14开始,沿一直线路径延伸至一结束端ED14。导线440具有直线部分441~444以及连接部分445~447。连接部分445连接直线部分441及442。连接部分446连接直线部分442及443。连接部分447连接直线部分443及444。在一可能实施例中,直线部分441~444的长度均相同,但并非用以限制本发明。在其它实施例中,直线部分441~444的至少一个的长度不同于直线部分441~444的另一个的长度。
在本实施例中,导线410的形状相同于导线420的形状。导线430的形状相同于导线440的形状。然而,导线410的形状不同于导线430的形状。在其它实施例中,导线410、420、430及440的至少一个的形状不同于另一者。藉由控制导线410、420、430及440的长度及宽度,便可调整导线410、420、430及440的阻值。因此,导线410、420、430及440可作为四个电阻元件。
图4B为本发明的场氧化层与导线的另一可能俯视图。在本实施例中,导线450、460、470及480的形状均相同。如图所示,导线450、460、470及480的每一个具有复数弯曲部分,但并非用以限制本发明。在其它实施例中,导线450、460、470及480的至少一个仅具有单一弯曲部分。在一些实施例中,图3B的导线330可取代图4B中的导线450、460、470及480的至少一个。
图5为本发明的场氧化层与导线的另一可能俯视图。在本实施例中,导线510、520、530及540形成于场氧化层150之上。导线510从一起始端ST7开始,沿一弯曲路径延伸至一结束端ED7。导线520从一起始端ST8开始,沿一弯曲路径延伸至一结束端ED8。导线530从一起始端ST9开始,沿一直线路径延伸至一结束端ED9。导线540从一起始端ST10开始,沿一直线路径延伸至一结束端ED10。在本实施例中,导线510的长度大于导线530的长度,故导线510的阻值高于导线530的阻值。另外,导线510的长度等于导线520的长度,故导线510的阻值等于导线520的阻值。
图6A为本发明的半导体结构的另一示意图。如图所示,半导体结构600包括一基底610、井区620、630、掺杂区621、631、一场氧化层650、一绝缘层660以及导线671、672。基底610具有一第一导电型。在一可能实施例中,基底610为一硅基底或绝缘层上覆硅(siliconon insulator;SOI)基底或其它适当的半导体基底。
井区620形成在基底610之中,并具有第一导电型。在一可能实施例中,井区620的掺杂浓度高于基底610的掺杂浓度。在本实施例中,井区620接触井区630,但并非用以限制本发明。在其它实施例中,井区620与630在空间上彼此分隔(spacedapart)。井区620可藉由离子注入步骤形成。例如,当第一导电型为P型时,可于预定形成井区620的区域注入硼离子或铟离子以形成井区620。然而,当第一导电型为N型时,可于预定形成井区620的区域注入磷离子或砷离子以形成井区620。
井区630形成在基底610之中,并具有一第二导电型。在本实施例中,第二导电型与第一导电型相异。举例而言,第一导电型为P型,第二导电型为N型。在其它实施例中,第一导电型为N型,第二导电型为P型。在一些实施例中,井区630为一高压井区。井区630可藉由离子注入步骤形成。例如,当第二导电型为N型时,可于预定形成井区630的区域注入磷离子或砷离子以形成井区630。然而,当第二导电型为P型时,可于预定形成井区630的区域注入硼离子或铟离子以形成井区630。
掺杂区621形成在井区620之中,并具有第一导电型。在一可能实施例中,掺杂区621可藉由离子注入步骤形成。在本实施例中,掺杂区621的掺杂浓度高于井区620的掺杂浓度。在一可能实施例中,掺杂区621作为一二极管的阳极。
掺杂区631形成在井区630之中,并具有第二导电型。在一可能实施例中,掺杂区631可藉由离子注入步骤形成。在本实施例中,掺杂区631的掺杂浓度高于井区630的掺杂浓度。在一可能实施例中,掺杂区631作为该二极管的阴极。
场氧化层650设于井区630上,并位于掺杂区621与631之间。在本实施例中,场氧化层650延伸进入井区630。如图所示,场氧化层650与掺杂区631在空间上彼此分隔,但并非用以限制本发明。在其它实施例中,场氧化层650可能直接接触掺杂区631。在一些实施例中,场氧化层650沿一环形路径延伸,用以环绕掺杂区631。
导线671与672形成在场氧化层650上。如图所示,导线671及672直接接触场氧化层650。在本实施例中,导线171及172在空间上彼此分隔(spaced apart)。由于导线671及672的特性与图1的导线171及172的特性相同,故不再赘述。另外,图2、图3A、图3B、图4A、图4B及图5所示的导线均可应用于图6A中。
绝缘层660形成于井区620、630、场氧化层650、导线671及672之上,并电性隔离导线671及672。绝缘层660的特性与图1的绝缘层160相似,故不再赘述。在本实施例中,半导体结构600更包括走线681~686以及一绝缘层690。
走线681~686形成于绝缘层660之上。如图所示,走线681透过贯孔V1电连接掺杂区621,用以作为一二极管的阳极接触。走线682透过贯孔V2电连接导线671的一起始端,用以作为一第一被动元件的一第一接触端。走线683透过贯孔V3电连接导线671的一结束端,用以作为第一被动元件的一第二接触端。走线684透过贯孔V4电连接导线672的一起始端,用以作为一第二被动元件的一第一接触端。走线685透过贯孔V5电连接导线672的一结束端,用以作为第二被动元件的一第二接触端。走线686透过贯孔V6电连接掺杂区631,用以作为二极管的一阴极接触。
绝缘层690形成于绝缘层660之上,用以电性隔离走线681~686。由于绝缘层690的特性与绝缘层660相似,故不再赘述。图6B为图6A的一可能等效电路示意图。在本实施例中,导线671及672分别作为电阻R1与R2,并且掺杂区621及631分别作为二极管D1的阳极及阴极。
假设,走线684接收一高电压HV并且走线681接收一低电压GND。当走线682电连接走线681并且走线683电连接走线684时,电阻R1串联于高电压HV与低电压GND之间。当走线685电连接走线686时,电阻R2与二极管D1串联于高电压HV与低电压GND之间。
图7A为本发明的半导体结构的另一示意图。如图所示,半导体结构700包括一基底711、一外延层712、井区720、730、732、掺杂区721、722、731、一场氧化层750、一栅极773以及导线771、772。基底711具有一第一导电型。由于基底711的特性与图1的基底110相似,故不再赘述。外延层712设置在基底711之中,并具有第一导电型。在其它实施例中,外延层712可省略。
井区720、730、732形成于外延层712中。在本实施例中,井区720与730在空间上彼此分隔,并且井区732位于井区730之中。在一可能实施例中,透过外延成长形成外延层712之后,可在外延层712内依序进行掺杂工艺(例如,离子注入)及热扩散等工艺,使井区720与730延伸于外延层712内。在其它实施例中,井区730为一深高压井区(deep high voltagewell)。
在本实施例中,井区730及732具有第二导电型,而井区720具有第一导电型。在一些实施例中,井区720、730及732可藉由离子注入步骤形成。以井区732为例,当第二导电型为N型时,可于预定形成井区732之区域注入磷离子或砷离子以形成井区732。然而,当第二导电型为P型时,可于预定形成井区732之区域注入硼离子或铟离子以形成井区732。
掺杂区731形成在井区732之中,并具有第二导电型。掺杂区721与722形成在井区720之中。掺杂区721位于掺杂区722与731之间。在本实施例中,掺杂区722具有第一导电型,而掺杂区721具有第二导电型。在一可能实施例中,掺杂区721、722及731可藉由离子注入步骤形成。以掺杂区731为例,当第二导电型为N型时,可于预定形成掺杂区731的区域注入磷离子或砷离子以形成掺杂区731。然而,当第二导电型为P型时,可于预定形成掺杂区731之区域注入硼离子或铟离子以形成掺杂区731。在本实施例中,掺杂区731与721的掺杂浓度高于井区732的掺杂浓度,并且掺杂区722的掺杂浓度高于井区720的掺杂浓度。
场氧化层750设于基底711上,并位于掺杂区721与731之间。在本实施例中,场氧化层750延伸进入井区732。场氧化层750与掺杂区731可在空间上彼此分隔,但并非用以限制本发明。在其它实施例中,场氧化层750可能直接接触掺杂区731。在一些实施例中,场氧化层750为一环形结构,并围绕掺杂区731。
栅极773设置在基底711之上,位于掺杂区721与场氧化层750之间,并重叠部分场氧化层750。在本实施例中,栅极773与导线771及772由同一道工艺所形成,并且栅极773与导线771及772在空间上彼此分隔。在一可能实施例中,栅极773与导线771及772的材料相同。在本实施例中,栅极773与掺杂区721及731构成一晶体管,其中掺杂区731作为该晶体管的漏极(drain),掺杂区721作为该晶体管的源极(source)。另外,掺杂区722可作为该晶体管的基极(bulk)。
导线771与772形成在场氧化层750上。如图所示,导线771及772直接接触场氧化层750。在本实施例中,导线771及772在空间上彼此分隔(spaced apart)。由于导线771及772的特性与图1的导线171及172的特性相同,故不再赘述。另外,图2、图3A、图3B、图4A、图4B及图5所示的导线均可形成于图7A场氧化层750之上。
绝缘层760形成于井区720、掺杂区721、722、栅极773、场氧化层750、导线771、772、井区732及掺杂区731之上,并电性隔离栅极773、导线771及772。绝缘层760的特性与图1的绝缘层160相似,故不再赘述。
在本实施例中,半导体结构700更包括走线781~788以及一绝缘层790。走线781透过贯孔V7电连接掺杂区722,用以作为一基极接触。走线782透过贯孔V8电连接掺杂区721,用以作为一源极接触。走线783透过贯孔V9电连接栅极733,用以作为一栅极接触。走线784透过贯孔V10电连接导线771的一端,用以作为一第一被动元件的一第一接触端。走线785透过贯孔V11电连接导线771的另一端,用以作为第一被动元件的一第二接触端。走线786透过贯孔V12电连接导线772的一端,用以作为一第二被动元件的一第一接触端。走线787透过贯孔V13电连接导线772的另一端,用以作为第二被动元件的一第二接触端。走线788透过贯孔V14电连接掺杂区731,用以作为一漏极接触。
绝缘层790形成于绝缘层760之上,用以电性隔离走线781~788。由于绝缘层790的特性与图1的绝缘层160相似,故不再赘述。图7B为图7A的半导体结构的一可能等效电路图。在本实施例中,掺杂区722作为晶体管Q1的基极、掺杂区721作为晶体管Q1的源极、栅极773作为晶体管Q1的栅极,掺杂区731作为晶体管Q1的漏极。在一可能实施例中,晶体管Q1为一高压元件,可承受700V以上的高压。另外,导线771作为电阻R4,并且导线772作为电阻R3。
假设,走线781与782接收一低电压GND,并走线788接收一高电压HV。在此例中,当走线787耦接走线788并且走线786电连接走线783时,电阻R3便耦接在晶体管Q1的漏极与栅极之间。当走线784耦接走线783并且走线785耦接走线782时,电阻R4便耦接在晶体管Q1的栅极与源极之间。
图8A为本发明的半导体结构的另一示意图。图8A相似图7A,不同之处在于,图8A的半导体结构800多了一导线874。在本实施例中,三导线形成在场氧化层850之上。本发明并不限定导线的数量。在其它实施例中,半导体结构800更有更多的导线。如图所示,导线874的一端透过贯孔V15电连接至走线880。同样地,导线874的另一端透过贯孔V16电连接至走线889。藉由控制导线871、872及874的长度或宽度,便可调整导线871、872及874的阻值。在一可能实施例中,导线871、872及874的至少一个具有低阻值,如15MΩ。在此例中,导线871、872及874的另一个具有高阻值,如60MΩ。
图8B为图8A所示的半导体结构的一可能等效电路图。在本实施例中,导线871作为电阻R5,导线872作为电阻R6,导线873作为电阻R7。另外,图8A的掺杂区822作为晶体管Q2的基极、掺杂区821作为晶体管Q2的源极、栅极873作为晶体管Q2的栅极,掺杂区831作为晶体管Q2的漏极。在一可能实施例中,晶体管Q2为一高压元件,可承受700V以上的高压。假设,走线881及882接收一低电压GND,并且走线888接收一高电压HV。
在此例中,当走线885接收高电压HV并且走线884耦接走线883时,电阻R5耦接在晶体管Q2的漏极与栅极之间。在一可能实施例中,电阻R5的阻值约为60MΩ。当走线886耦接走线883并且走线887接收低电压GND时,电阻R6耦接在晶体管Q2的栅极与源极之间。当走线889耦接走线888并且走线880耦接走线883时,电阻R7耦接在晶体管Q2的漏极与栅极之间。在一可能实施例中,电阻R7的阻值约为15MΩ。在一可能实施例中,二极管D2为一外部元件,其耦接在走线883与走线882之间。在其它实施例中,二极管D2可整合在半导体结构800之中。
除非另作定义,在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中的技术人员的一般理解。此外,除非明白表示,词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致,而不应解释为理想状态或过分正式的语态。
虽然本发明已以较佳实施例揭露如上,然其并非用以限定本发明,任何所属技术领域中的技术人员,在不脱离本发明的精神和范围内,当可作些许的更动与润饰。举例来,本发明实施例所系统、装置或是方法可以硬件、软件或硬件以及软件的组合的实体实施例加以实现。因此本发明的保护范围当视申请专利范围所界定的为准。
Claims (15)
1.一种半导体结构,其特征在于,包括:
一基底,具有一第一导电型;
一第一井区,形成在该基底中,并具有一第二导电型;
一场氧化层,设于该第一井区上;
一第一导线,形成在该场氧化层上,并直接接触该场氧化层,该第一导线具有一第一起始端以及一第一结束端;
一第二导线,形成在该场氧化层上,并直接接触该场氧化层,该第二导线具有一第二起始端以及一第二结束端;
一绝缘层,形成于该第一井区、该场氧化层、该第一导线及该第二导线之上;
一第一走线,透过一第一贯孔电连接该第一起始端,用以作为一第一被动元件的一第一接触端;
一第二走线,透过一第二贯孔电连接该第一结束端,用以作为该第一被动元件的一第二接触端;
一第三走线,透过一第三贯孔电连接该第二起始端,用以作为一第二被动元件的一第一接触端;以及
一第四走线,透过一第四贯孔电连接该第二结束端,用以作为该第二被动元件的一第二接触端,其中该第一及第二导线在空间上彼此分隔。
2.如权利要求1所述的半导体结构,其特征在于,该第一导线的长度不同于该第二导线的长度。
3.如权利要求1所述的半导体结构,其特征在于,该第一导线的宽度不同于该第二导线的宽度。
4.如权利要求1所述的半导体结构,其特征在于,该第一及第二导线的下表面直接接触该场氧化层的上表面。
5.如权利要求1所述的半导体结构,其特征在于,该第一导电型相同于该第二导电型,该第一井区的掺杂浓度高于该基底的掺杂浓度。
6.如权利要求1所述的半导体结构,其特征在于,更包括:
一第三导线,形成在该场氧化层之上,其中该第三导线与该第一及第二导线在空间上彼此分隔。
7.如权利要求1所述的半导体结构,其特征在于,更包括:
一第二井区,形成在该基底之中,并具有该第一导电型;
一第一掺杂区,形成在该第一井区之中,并具有该第二导电型;以及
一第二掺杂区,形成在该第二井区之中,并具有该第一导电型,其中该场氧化层分隔该第一及第二掺杂区。
8.如权利要求7所述的半导体结构,其特征在于,该场氧化层环绕该第一掺杂区。
9.如权利要求7所述的半导体结构,其特征在于,更包括:
一第三掺杂区,形成在该第二井区之中,并具有该第二导电型;以及
一栅极,设置于该基底之上,并位于该场氧化层与该第三掺杂区之间,并重叠部分该场氧化层。
10.如权利要求7所述的半导体结构,其特征在于,该第一导电型为N型,该第二导电型为P型。
11.如权利要求7所述的半导体结构,其特征在于,该第一导电型为P型,该第二导电型为N型。
12.如权利要求1所述的半导体结构,其特征在于,该第一及第二导线的至少一个沿一螺旋状路径延伸。
13.如权利要求1所述的半导体结构,其特征在于,该第一及第二导线材料为SiCr、金属或是Poly。
14.如权利要求1所述的半导体结构,其特征在于,该第一导线的阻值低于该第二导线的阻值。
15.如权利要求1所述的半导体结构,其特征在于,该第一导线未重叠该第二导线。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
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CN110634834A CN110634834A (zh) | 2019-12-31 |
CN110634834B true CN110634834B (zh) | 2021-10-08 |
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ID=68967434
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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CN (1) | CN110634834B (zh) |
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