CN110619136A

CN110619136A - 优化引线键合封装芯片的电压降的方法及应用

Info

Publication number: CN110619136A
Application number: CN201910512728.5A
Authority: CN
Inventors: 吴帅帅; 何瑞洲; 郑立青; 杨睿; 张宇
Original assignee: Eye Core Technology (shanghai) Co Ltd
Current assignee: Eye Core Technology (shanghai) Co Ltd
Priority date: 2019-06-13
Filing date: 2019-06-13
Publication date: 2019-12-27
Anticipated expiration: 2039-06-13
Also published as: CN110619136B

Abstract

本发明公开了优化引线键合封装芯片的电压降的方法及应用，涉及集成电路芯片技术领域。所方法包括步骤：在芯片边界IO区域预布n组电源IO单元和/或电地IO单元，获取需要优化电压降的区域，设置电源电地接收单元并将其放置在需要优化电压降的区域，计算需要删除最高层金属线和孔数据的区域并删除相关内容，对每个电源电地接收单元，选取距离最近且电源属性相同的一组电源IO单元或电地IO单元，与基板电源或电地组成一组用封装金属线连接。本发明利用封装金属线把芯片基板电源或电地，经过芯片边界的IO单元，直接传递到芯片内部需要优化电压降的区域，减少了电源或电地传输到芯片内部过程中电压的消耗，同时还可以增强局部电源。

Description

优化引线键合封装芯片的电压降的方法及应用

技术领域

本发明涉及集成电路芯片技术领域。

背景技术

针对引线键合(wirebond)封装结构的芯片，芯片的电源通常通过芯片内部布线金属线从边界IO(input/output输入输出)单元传输到芯片内部区域。由于芯片内部布线金属线电阻比较大，传输过程中会消耗部分电压，同时在传输过程中芯片内部单元对电压的不断消耗，芯片的集成度越高传输过程对电压消耗越大，传输过程中电压逐渐降低，从而导致对芯片内部的基本单元供电不足，影响到芯片的性能。而随着深亚米技术的发展，芯片的生产的工艺尺寸越来越小，芯片晶体管的集成度越来越高，金属线电阻越来越大，单位面积的基本单元的功耗消耗越来越大，导致芯片内部的电压降越来越大。由于电压降的大小直接影响到芯片所能达到的最高频率，对芯片性能的影响也变得越来越大，因此对芯片电压降优化技术也变得越来关键。

当前，针对芯片电压降的优化方法主要是在布局布线阶段实现，主要有三种方法：1)芯片布局布线过程中通过降低芯片的基本单元利用率的方式降低单位面积电源的消耗，实现电源向芯片内部传输过程中减少电压消耗的目的；2)芯片布局布线过程中通过减小高漏电单元的使用，降低单个基本单元的电源消耗能力，实现电源向芯片内部传输过程中减少电压消耗的目的；3)芯片布局布线过程中在芯片电压降较大的区域增加电源线的方式，增强局部的供电能力，实现电源传输过程中减少电压降的消耗的目的。方法1)和2)是通过减少单位面积电源消耗的方式达到减少电源传输过程中的电压消耗的目的，方法3)是通过增加局部供电能力的方式减少局部区域的电压降。

上述方法存在如下缺陷：方法1)降低了芯片利用率，导致芯片的面积增大，增大了成本；方法2)不适用于时序比较敏感的路径，用此方法会降低芯片的性能；方法3)通过增加电源线增强局部的供电能力，但随着工艺尺寸的减少，首先金属绕线的密度会增加，可供增加电源线的空间越来越少，甚至没有绕线空间，其次增加绕线也可能影响到此处的关键时序路径，同时工作量较大，而且通过增加电源绕线优化电压降的效果微乎其微。

发明内容

本发明的目的在于：克服现有技术的不足，提供了一种优化引线键合封装芯片的电压降的方法及应用。本发明利用封装金属线把芯片基板电源或电地，经过芯片边界的IO单元，直接传递到芯片内部需要优化电压降的区域，由于封装金属线电阻小并且不经过芯片内部单元消耗，大大减少了电源或电地传输到芯片内部过程中电压的消耗，同时还可以增强局部电源。

为实现上述目标，本发明提供了如下技术方案：

一种优化引线键合封装芯片的电压降的方法，包括步骤：

芯片布局布线时，在芯片边界IO区域预布n组电源IO单元和/或电地IO单元，其中n为大于等于1的整数；每组电源IO单元和电地IO单元均包括电源属性相同的两个IO单元，每组内的两个IO单元相邻摆放且通过芯片内部布线最高层金属线连接；

布局布线完成后，获取需要优化电压降的区域信息；

设置n个电源电地接收单元并将其放置在需要优化电压降的区域；

根据前述电源电地接收单元的位置，计算需要删除最高层金属线和孔数据的区域并删除该区域内与此处电源电地接收单元电源属性不同的最高层金属线和所有与最高层金属线相关的孔数据；

对每个电源电地接收单元，选取距离最近且电源属性相同的一组电源IO单元或电地IO单元，与基板电源或电地组成一组；每组电源IO单元或电地IO单元的两个IO单元，一个通过封装金属线连接电源电地接收单元，另一个通过封装金属线连接基板电源或电地。

进一步，所述电源电地接收单元仅包含芯片布线最高层金属线，所述电源电地接收单元的形状为八边形。

进一步，增加所述电源电地接收单元的宽度至能够设置多个焊点，使得被增宽的电源电地接收单元能够作为桥接点将电源输送到其它新增电源电地接收单元。

进一步，获取需要优化电压降的区域信息的步骤包括：

采集布局布线后的版图数据；

通过选取的电压降分析工具分析芯片内部电压降不满足预设要求的基本单元；

根据前述基本单元在芯片内部的分布情况，确定芯片内部需要优化的区域信息和对应的需要优化的电源属性。

进一步，计算需要删除最高层金属线和孔数据的区域并删除该区域内与此处电源电地接收单元电源属性不同的最高层金属线和所有与最高层金属线相关的孔数据的步骤包括：

采集前述电源电地接收单元放置在芯片内部的坐标位置{{x1，y1}，{x2，y2}}和需要优化的电源属性；

根据芯片布线最高层金属线间的最小间距值z，获取需要删除最高层金属线的区域范围A{{x1-z，y1-z}，{x2+z，y2+z}}；

删除A区域内所有与此处电源电地接收单元电源属性不同的金属线和所有与最高层金属线相关的孔数据。

进一步，所述封装金属线为铜线或铝线。

本发明还提供了一种优化引线键合封装芯片的电压降的装置，包括如下结构：

至少一组电源IO单元和/或电地IO单元，其用以在芯片布局布线时预布在芯片边界IO区域；每组电源IO单元和电地IO单元均包括电源属性相同的两个IO单元，每组内的两个IO单元相邻摆放且通过芯片内部布线最高层金属线连接；

与前述电源IO单元或电地IO单元对应设置的电源电地接收单元，用以放置在需要优化电压降的目标区域；以及对于每个电源电地接收单元，在删除规定区域内所有与该电源电地接收单元电源属性不同的金属线和所有与最高层金属线相关的孔数据后，将该电源电地接收单元与距离最近且电源属性相同的一组电源IO单元或电地IO单元，和基板电源或电地组成一组；每组电源IO单元或电地IO单元的两个IO单元，一个通过封装金属线连接电源电地接收单元，另一个通过封装金属线连接基板电源或电地。

进一步，所述封装金属线为铜线或铝线。

本发明还提供了一种基于引线键合封装的芯片，包括封装基板和安装于前述封装基板表面上的集成电路芯片，通过前述优化引线键合封装芯片的电压降的方法进行芯片封装。

本发明由于采用以上技术方案，与现有技术相比，作为举例，具有以下的优点和积极效果：利用封装金属线把芯片基板电源或电地，经过芯片边界的IO单元，直接传递到芯片内部需要优化电压降的区域，由于封装金属线电阻小并且不经过芯片内部单元消耗，大大减少了电源或电地传输到芯片内部过程中电压的消耗，同时这种传输方式不经过芯片内部，传输过程中不会有基本单元消耗电源电压，传输到需要修复区域的电压接近标准电压，直接给附近基本单元供电，可以增强局部电源。另一方面，设计简单，操作便利，节约设计时间，相比其他针对电压降违例点去逐个修复的电压降修复方案，本发明中的每个电源电地接收单元可以直接优化一片区域下的所有基本单元，无需逐个点优化修复。

附图说明

图1为本发明实施例提供的优化引线键合封装芯片的电压降的方法流程图。

图2为本发明实施例提供的优化引线键合封装芯片的电压降的装置的电路结构图(取n＝4)。

图3为本发明实施例提供的将电源电地接收单元作为桥接点的电路示例图。

附图标记说明：

1，2，5，6 为电地IO单元；

3，4，7，8 为电源IO单元；

9，10，11，12，11’，21 为电源电地接收单元；

13，14，15，16 为封装金属线；

17，18，19，20 为芯片内部布线最高层金属线。

具体实施方式

以下结合附图和具体实施例对本发明公开的优化引线键合封装芯片的电压降的方法及应用作进一步详细说明。应当注意的是，下述实施例中描述的技术特征或者技术特征的组合不应当被认为是孤立的，它们可以被相互组合从而达到更好的技术效果。在下述实施例的附图中，各附图所出现的相同标号代表相同的特征或者部件，可应用于不同实施例中。因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

需说明的是，本说明书所附图中所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定发明可实施的限定条件，任何结构的修饰、比例关系的改变或大小的调整，在不影响发明所能产生的功效及所能达成的目的下，均应落在发明所揭示的技术内容所能涵盖的范围内。本发明的优选实施方式的范围包括另外的实现，其中可以不按所述的或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

实施例

参见图1所示，提供了一种优化引线键合封装芯片的电压降的方法，包括如下步骤：

S100，芯片布局布线时，在芯片边界IO区域预布n组电源(VDD)IO单元和/或电地(VSS)IO单元。其中，n为大于等于1的整数。作为举例而非限制，比如n可以为4，设置时根据需要可以包括3组电源(VDD)IO单元和1组电地(VSS)IO单元，或者包括2组电源(VDD)IO单元和2组电地(VSS)IO单元，或者包括4组电源(VDD)IO单元，或者包括4组电地(VSS)IO单元。

每组电源(VDD)IO单元和电地(VSS)IO单元均包括电源属性相同的两个IO单元，即每组电源(VDD)IO单元包括两个电源(VDD)IO单元——第一电源IO单元和第二电源IO单元，每组电地(VSS)IO单元包括两个电地(VSS)IO单元——第一电地IO单元和第二电地IO单元。

每组内的两个IO单元相邻摆放且通过芯片内部布线最高层金属线连接。即第一电源IO单元和第二电源IO单元通过芯片内部布线最高层金属线连接，第一电地IO单元和第二电地IO单元通过芯片内部布线最高层金属线连接。

S200，布局布线完成后，获取需要优化电压降的区域信息。

在完成芯片的布局布线后，获取芯片内容需要优化电压降的区域。

优选的，本实施例中，获取需要优化电压降的区域信息的步骤如下：

采集布局布线后的版图数据；

所述电压降分析工具，可以是专用的独立分析工具也可以是集成在电路设计工具中的工具，作为举例而非限制，比如cadence公司提供的用于芯片设计中电压降分析的voltus工具，或者ansys公司提供的redhawk工具。

S300，设置n个电源电地接收单元并将其放置在需要优化电压降的区域。

本实施例中，所述电源电地接收单元仅包含芯片布线最高层金属线，所述电源电地接收单元的形状优选为八边形。

所述电源电地接收单元可以通过定制获得。显然，本领域技术人员应知晓，在制作该源电地接收单元时，其设计需满足工艺厂家要求的金属层物理设计规则。

S400，根据前述电源电地接收单元的位置，计算需要删除最高层金属线和孔数据的区域并删除该区域内与此处电源电地接收单元电源属性不同的最高层金属线和所有与最高层金属线相关的孔数据。

具体实施时，作为典型方式的举例而非限制，步骤可以如下：

从芯片工艺厂商获取设计规则，根据设计规则中限定的芯片布线最高层金属线间的最小间距值z，获取需要删除最高层金属线的区域范围A{{x1-z，y1-z}，{x2+z，y2+z}}；

S500，对每个电源电地接收单元，选取距离最近且电源属性相同的一组电源IO单元或电地IO单元，与基板电源或电地组成一组，用封装金属线把三者连接起来。连接时，每组电源IO单元或电地IO单元的两个IO单元，一个通过封装金属线连接电源电地接收单元，另一个通过封装金属线连接基板电源或电地。

针对前述n个摆放在芯片内部的电源电地接收单元，选择距离最近且电源属性相同的电源IO单元或电地IO单元(前述预布的电源IO单元和电地IO单元)，然后把每组两个IO单元用封装金属线分别连向电源电地接收单元，以及基板电源或基板电地。即，每组电源IO单元的第一电源IO单元连接距离最近的电源电地接收单元，第二电源IO单元连接对应的基板电源；每组电地IO单元的第一电地IO单元连接距离最近的电源电地接收单元，第二电地IO单元连接对应的基板电地。

下面以结合图2，以n＝4，设置2组电源(VDD)IO单元和2组电地(VSS)IO单元详细描述本实施例。

参见图2所示，在芯片布局布线阶段，在芯片边界IO区域预布2组电源(VDD)IO单元和2组电地(VSS)IO单元。每组电源IO单元包括两个电源IO单元——第一电源IO单元和第二电源IO单元，每组电地IO单元包括两个电地IO单元——第一电地IO单元和第二电地IO单元。即，总共包括四个电源IO单元3、4、7、8和四个电地IO单元1、2、5、6。

组内的第一电源IO单元4和第二电源IO单元3通过芯片内部布线最高层金属线18连接，第一电源IO单元7和第二电源IO单元8通过芯片内部布线最高层金属线20连接，第一电地IO单元2和第二电地IO单元1通过芯片内部布线最高层金属线17连接，第一电地IO单元5和第二电地IO单元6通过芯片内部布线最高层金属线19连接。

对应于4组电源IO单元和电地IO单元，设置4个电源电地接收单元9、10、11、12，所述电源电地接收单元9、10、11、12放置在芯片内部需要优化电压降的区域，比如图2中所述的位置。

对每个电源电地接收单元9、10、11、12，选取距离最近且电源属性相同的一组电源IO单元或者电地IO单元，与基板电源或电地组成一组，用封装金属线13、14、15、16把三者连接起来。

具体的，比如右边组电源IO单元的第一电源IO单元4通过封装金属线14连接距离最近的电源电地接收单元10，第二电源IO单元3通过封装金属线14连接对应的基板电源；再比如上边组电地IO单元的第一电地IO单元2通过封装金属线13连接距离最近的电源电地接收单元9，第二电地IO单元1通过封装金属线13连接对应的基板电地。

本实施例中，优选的，所述封装金属线为铜线或铝线。

本发明公开的上述技术方案，结合芯片布局布线阶段和封装连线阶段，利用封装金属线把芯片基板电源或电地，经过芯片边界的IO单元，直接传递到芯片内部需要优化电压降的区域的电源电地接收单元，并能够由电源电地接收单元直接向附近的基本单元供电。一方面，封装金属线电阻小，在电源或电地的传输过程中几乎不消耗电源电压。另一方面，上述传输方式未经过芯片内部，传输过程中不会有基本单元消耗电源电压，传输到需要修复区域的电压接近标准电压，可直接给附近基本单元供电。解决了电压降问题，提高了芯片的性能。

本实施例的另一实施方式中，还可以增加所述电源电地接收单元的宽度至能够完成多个焊点，使得被增宽的电源电地接收单元能够作为桥接点将电源输送到其它新增电源电地接收单元。

参见图3所示，比如将图2中的电源电地接收单元11的宽度增加到可以完成两个焊点。图2中，电源电地接收单元11的宽度B是按照一个焊点设计的，则每增加一个焊点，需要的宽度B乘以2，并加上设计规则规定的保护值，该保护值可以由工艺厂商提供。

被增宽的电源电地接收单元11’能够作为桥接点将电源输送到其它新增电源电地接收单元，即通过路线电地IO单元——电源电地接收单元11’——新增电源电地接收单元21过桥的方式把电源送到21处。

上述桥接方式尤其适用于，新增电源电地接收单元21所在的区域(比如左下区域)没有多余空间设置新的相应IO单元，和/或附近对应已有IO单元处引线过去时连接角度不满足设计要求。采用上述方案后，可以节省边界IO的数量，扩大电源电地接收单元的可选区域。

当然，上述方式作为举例而非限制，根据新增电源电地接收单元所在的区域，进行增宽的电源电地接收单元可以是已布电源电地接收单元中的任意一个或多个。

本发明的另一实施例，还提供了一种优化引线键合封装芯片的电压降的装置。所述装置包括如下结构：

至少一组电源IO单元和/或电地IO单元，其用以在芯片布局布线时预布在芯片边界IO区域。

每组电源IO单元和电地IO单元均包括电源属性相同的两个IO单元，每组内的两个IO单元相邻摆放且通过芯片内部布线最高层金属线连接。

与前述电源IO单元或电地IO单元对应设置的电源电地接收单元。

电源电地接收单元用以放置在需要优化电压降的目标区域；以及对于每个电源电地接收单元，在删除规定区域内所有与该电源电地接收单元电源属性不同的金属线和所有与最高层金属线相关的孔数据后，将该电源电地接收单元与距离最近且电源属性相同的一组电源IO单元或电地IO单元，和基板电源或电地组成一组；每组电源IO单元或电地IO单元的两个IO单元，一个通过封装金属线连接电源电地接收单元，另一个通过封装金属线连接基板电源或电地。

优选的，所述电源电地接收单元仅包含芯片布线最高层金属线，所述电源电地接收单元的形状为八边形。

所述封装金属线为铜线或铝线。

其它技术特征参见在前实施例的描述，在此不再赘述。

本发明的另一实施例，还提供了一种基于引线键合封装的芯片。

所述芯片包括封装基板和安装于前述封装基板表面上的集成电路芯片，芯片的封装方法包括如下步骤：

首先，芯片布局布线时，在芯片边界IO区域预布n组电源IO单元和/或电地IO单元，其中n为大于等于1的整数。每组电源IO单元和电地IO单元均包括电源属性相同的两个IO单元，每组内的两个IO单元相邻摆放且通过芯片内部布线最高层金属线连接，即每组电源IO单元包括两个电源IO单元——第一电源IO单元和第二电源IO单元，每组电地IO单元包括两个电地IO单元——第一电地IO单元和第二电地IO单元。每组内的两个IO单元相邻摆放且通过芯片内部布线最高层金属线连接。即第一电源IO单元和第二电源IO单元通过芯片内部布线最高层金属线连接，第一电地IO单元和第二电地IO单元通过芯片内部布线最高层金属线连接。

在完成芯片的布局布线后，采集布局布线后的版图数据；通过选取的电压降分析工具分析芯片内部电压降不满足预设要求的基本单元；根据前述基本单元在芯片内部的分布情况，确定芯片内部需要优化的区域信息和对应的需要优化的电源属性。

然后，设置n个电源电地接收单元并将其放置在需要优化电压降的区域。本实施例中，所述电源电地接收单元仅包含芯片布线最高层金属线，所述电源电地接收单元的形状优选为八边形。所述电源电地接收单元可以通过定制获得。显然，本领域技术人员应知晓，在制作该源电地接收单元时，其设计需满足工艺厂家要求的金属层物理设计规则。

此后，根据前述电源电地接收单元的位置，计算需要删除最高层金属线和孔数据的区域并删除该区域内与此处电源电地接收单元电源属性不同的最高层金属线和所有与最高层金属线相关的孔数据。具体实施时，作为举例而非限制，步骤可以如下：采集前述电源电地接收单元放置在芯片内部的坐标位置{{x1，y1}，{x2，y2}}和需要优化的电源属性；从芯片工艺厂商获取设计规则，根据设计规则中限定的芯片布线最高层金属线间的最小间距值z，获取需要删除最高层金属线的区域范围A{{x1-z，y1-z}，{x2+z，y2+z}}；删除A区域内所有与此处电源电地接收单元电源属性不同的金属线和所有与最高层金属线相关的孔数据。

最后，进入芯片封装阶段。对每个电源电地接收单元，选取距离最近且电源属性相同的一组电源IO单元或电地IO单元，与基板电源或电地组成一组，用封装金属线把三者连接起来。连接时，每组电源IO单元或电地IO单元的两个IO单元，一个通过封装金属线连接电源电地接收单元，另一个通过封装金属线连接基板电源或电地。

所述封装金属线为铜线或铝线。

其它技术特征参见在前实施例的描述，在此不再赘述。

在上面的描述中，本发明的公开内容并不旨在将其自身限于这些方面。而是，在本公开内容的目标保护范围内，各组件可以以任意数目选择性地且操作性地进行合并。另外，像“包括”、“囊括”以及“具有”的术语应当默认被解释为包括性的或开放性的，而不是排他性的或封闭性，除非其被明确限定为相反的含义。所有技术、科技或其他方面的术语都符合本领域技术人员所理解的含义，除非其被限定为相反的含义。在词典里找到的公共术语应当在相关技术文档的背景下不被太理想化或太不实际地解释，除非本公开内容明确将其限定成那样。本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims

1.一种优化引线键合封装芯片的电压降的方法，其特征在于包括步骤：

布局布线完成后，获取需要优化电压降的区域信息；

2.根据权利要求1所述的方法，其特征在于：所述电源电地接收单元仅包含芯片布线最高层金属线，所述电源电地接收单元的形状为八边形。

3.根据权利要求2所述的方法，其特征在于：增加所述电源电地接收单元的宽度至能够设置多个焊点，使得被增宽的电源电地接收单元能够作为桥接点将电源输送到其它新增电源电地接收单元。

4.根据权利要求1所述的方法，其特征在于：获取需要优化电压降的区域信息的步骤包括，

采集布局布线后的版图数据；

5.根据权利要求1所述的方法，其特征在于：计算需要删除最高层金属线和孔数据的区域并删除该区域内与此处电源电地接收单元电源属性不同的最高层金属线和所有与最高层金属线相关的孔数据的步骤包括，

删除A区域内所有与此处电源电地接收单元电源属性不同的最高层金属线和所有与最高层金属线相关的孔数据。

6.根据权利要求1所述的方法，其特征在于：所述封装金属线为铜线或铝线。

7.一种优化引线键合封装芯片的电压降的装置，其特征在于包括：至少一组电源IO单元和/或电地IO单元，其用以在芯片布局布线时预布在芯片边界IO区域；每组电源IO单元和电地IO单元均包括电源属性相同的两个IO单元，每组内的两个IO单元相邻摆放且通过芯片内部布线最高层金属线连接；

8.根据权利要求7所述的方法，其特征在于：所述电源电地接收单元仅包含芯片布线最高层金属线，所述电源电地接收单元的形状为八边形。

9.根据权利要求7所述的方法，其特征在于：所述封装金属线为铜线或铝线。

10.一种基于引线键合封装的芯片，包括封装基板和安装于前述封装基板表面上的集成电路芯片，其特征在于：通过权利要求1-6中任一项所述的方法进行芯片封装。