CN110600472A - 集成电路器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种集成电路器件以及制造集成电路器件的方法，其中该集成电路器件包括：鳍型有源区，在衬底上沿着平行于衬底的顶表面的第一方向延伸；栅极结构，在鳍型有源区上延伸，并且沿着平行于衬底的顶表面且不同于第一方向的第二方向延伸；以及源极/漏极区，在从栅极结构的一侧延伸到鳍型有源区中的凹入区域中，源极/漏极区包括：在凹入区域的内壁上的上半导体层，具有第一杂质浓度，并且包括间隙；以及间隙填充半导体层，其填充间隙并且具有大于第一杂质浓度的第二杂质浓度。

Description

集成电路器件及其制造方法
技术领域
本发明构思涉及一种集成电路器件及其制造方法，更具体地，涉及包括鳍型有源区的集成电路器件及其制造方法。
背景技术
随着电子产品的减小和/或小型化，对于更高集成的集成电路器件的需求不断增长。由于集成电路器件的按比例缩小，晶体管的短沟道效应发生，由此使集成电路器件的可靠性退化。为了减少短沟道效应，已提出包括鳍型有源区的集成电路器件。然而，随着设计规则减小，鳍型有源区、栅极线和源极/漏极区的尺寸也减小。
发明内容
本发明构思提供一种集成电路器件，其具有减小的尺寸和/或改善的电特性。
本发明构思提供一种制造集成电路器件的方法，其具有减小的尺寸和/或改善的电特性。
根据本发明构思的一方面，提供一种集成电路器件，该集成电路器件包括：鳍型有源区，在衬底上沿着平行于衬底的顶表面的第一方向延伸；栅极结构，在鳍型有源区上延伸并且沿着平行于衬底的顶表面且不同于第一方向的第二方向延伸；以及源极/漏极区，在从栅极结构的一侧延伸到鳍型有源区中的凹入区域中，源极/漏极区包括：上半导体层，在凹入区域的内壁上，具有第一杂质浓度，上半导体层包括间隙；以及间隙填充半导体层，在间隙中，具有大于第一杂质浓度的第二杂质浓度。
根据本发明构思的另一方面，提供一种集成电路器件，该集成电路器件包括：鳍型有源区，在衬底上沿着平行于衬底的顶表面的第一方向延伸；第一和第二栅极结构，在鳍型有源区上延伸并且沿着平行于衬底的顶表面且不同于第一方向的第二方向延伸；以及源极/漏极区，在第一栅极结构与第二栅极结构之间延伸到鳍型有源区中的凹入区域中，源极/漏极区包括：上半导体层，在凹入区域的内壁上，具有第一杂质浓度，上半导体层包括沿着垂直于衬底的顶表面的第三方向延伸的间隙；间隙填充半导体层，在间隙中，具有大于第一杂质浓度的第二杂质浓度。
根据本发明构思的另一方面，提供一种集成电路器件，该集成电路器件包括：鳍型有源区，在衬底上沿着平行于衬底的顶表面的第一方向延伸；多个栅极结构，在鳍型有源区上延伸并且沿着平行于衬底的顶表面且不同于第一方向的第二方向延伸；以及源极/漏极区，在两个彼此相邻的栅极结构之间延伸到鳍型有源区中的凹入区域中，源极/漏极区包括：在凹入区域的内壁上的上半导体层，上半导体层包括间隙；以及在间隙中的间隙填充半导体层，其中间隙填充半导体层的顶表面被上半导体层覆盖。
根据本发明构思的另一方面，提供一种制造集成电路器件的方法，该方法包括：在衬底上形成沿着第一方向延伸的鳍型有源区；去除鳍型有源区的一部分以形成延伸到鳍型有源区中的凹入区域；在凹入区域的内壁上形成上半导体层，该上半导体层包括间隙并且掺杂有第一杂质浓度的第一杂质；以及在上半导体层上形成间隙填充半导体层，该间隙填充半导体层填充间隙并且掺杂有第二杂质浓度的第一杂质，第二杂质浓度高于第一杂质浓度。
附图说明
从以下结合附图的详细描述，本发明构思的实施方式将被更清楚地理解，在附图中：
图1为示出根据示例实施方式的集成电路器件的布局图；
图2为沿着图1中的线A-A'截取的截面图；
图3为沿着图1中的线B-B'截取的截面图；
图4为沿着图1中的线C-C'截取的截面图；
图5为图2中的区域CX1的放大图；
图6和图7为根据示例实施方式的集成电路器件的截面图；
图8和图9为根据示例实施方式的集成电路器件的截面图；
图10至图12为根据示例实施方式的集成电路器件的截面图；
图13至图15为根据示例实施方式的集成电路器件的截面图；
图16为根据示例实施方式的集成电路器件的截面图；
图17为根据示例实施方式的集成电路器件的截面图；
图18为根据示例实施方式的集成电路器件的截面图；
图19为示出根据示例实施方式的集成电路的布局图；
图20为沿着图19中的线D-D'和E-E'截取的截面图；
图21为沿着图19中的线F-F'截取的截面图；
图22和图23为根据示例实施方式的集成电路器件的截面图；
图24至图31为示出根据示例实施方式的制造集成电路器件的方法的截面图；
图32为示出根据示例实施方式的集成电路器件的源极/漏极区中包括的第一杂质的浓度的曲线图；以及
图33为根据示例实施方式的集成电路器件的截止电流I_off关于导通电流I_eff的曲线图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的示例实施方式。
图1为示出根据示例实施方式的集成电路器件100的布局图。图2为沿着图1中的线A-A'截取的截面图，图3为沿着图1中的线B-B'截取的截面图，图4为沿着图1中的线C-C'截取的截面图。图5为图2中的区域CX1的放大图。图1仅示出集成电路器件100的一些部件，例如，鳍型有源区FA和栅极结构GS的阵列。
参照图1至图5，鳍型有源区FA可从衬底110的顶表面110F1突出。鳍型有源区FA可以沿着平行于衬底110的顶表面110F1的第一方向(图1中的X方向)延伸。在衬底110上，可以设置覆盖鳍型有源区FA的两个侧壁的下部的器件隔离层112。
在示例实施方式中，衬底110可包括IV族半导体例如Si或Ge、IV-IV族化合物半导体例如SiGe或SiC、或者III-V化合物半导体例如GaAs、InAs或InP。衬底110可包括导电区，例如，掺有杂质的阱或者掺有杂质的结构。鳍型有源区FA可以是构成NMOS晶体管的有源区或者可以是构成PMOS晶体管的有源区。
沿着平行于衬底110的顶表面110F1的第二方向(图1中的Y方向)延伸的栅极结构GS可以设置在鳍型有源区FA和器件隔离层112上。例如，如图1所示，第一栅极结构GS1和第二栅极结构GS2可以彼此间隔开，沿着第二方向延伸，并且与沿着第一方向延伸的鳍型有源区FA相交。
栅极结构GS可包括栅电极122、栅极绝缘层124、栅极覆盖层126和/或栅极间隔物128。
栅电极122可包括掺杂多晶硅、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或其组合。例如，栅电极122可包括Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN或其组合，但不限于此。根据示例实施方式，栅电极122可包括含功函数金属的层和间隙填充金属膜。含功函数金属的层可包括从Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中选择的至少一种金属。间隙填充金属膜可以是W膜或Al膜。根据示例实施方式，栅电极122可包括TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构或TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构，但不限于此。
栅极绝缘层124可设置为在栅电极122的底表面和侧壁上沿着第二方向延伸。栅极绝缘层124可以在栅电极122与鳍型有源区FA之间以及栅电极122与器件隔离层112的顶表面之间。栅极绝缘层124可以包括硅氧化物膜、硅氮氧化物膜、具有比硅氧化物膜的介电常数高的介电常数的高k膜或其组合。高k膜可以包括金属氧化物或金属氮氧化物。例如，可用作栅极绝缘层124的高k膜可包括但不限于HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其组合。
栅极覆盖层126可设置在栅电极122上。栅极覆盖层126覆盖栅电极122的顶表面，并且可以沿着第二方向(图1中的Y方向)延伸。根据示例实施方式，栅极覆盖层126可包括硅氮化物或硅氮氧化物。
栅极间隔物128可设置在栅电极122的两个侧壁上以及栅极覆盖层126的两个侧壁上。栅极间隔物128可沿着栅电极122延伸的方向在栅电极122的两个侧壁上延伸，栅极绝缘层124可以在栅电极122与栅极间隔物128之间。在示例实施方式中，栅极间隔物128可包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氧氮化物(SiOxNy)、硅碳氮化物(SiCxNy)、硅氧碳氮化物(SiOxCyNz)或其组合。
在示例实施方式中，栅极间隔物128可以包括包含不同材料的多个层。图2示出其中栅极间隔物128包括单层的示例。或者，栅极间隔物128可包括顺序堆叠在栅电极122的侧壁上的第一间隔物层(未示出)、第二间隔物层(未示出)和第三间隔物层(未示出)。在示例实施方式中，第一间隔物层和第三间隔物层可包括硅氮化物、硅氧化物或硅氮氧化物。第二间隔物层可包括具有比第一间隔物层的介电常数低的介电常数的绝缘材料。在一些实施方式中，第二间隔物层可包括气隙。
源极/漏极区130可设置在栅极结构GS的两侧的鳍型有源区FA处。源极/漏极区130可填充延伸到在栅极结构GS的两侧的鳍型有源区FA中的凹入区域RS的内部。凹入区域RS的底部高度LVR可高于衬底110的顶表面110F1的高度LV1，凹入区域RS的底部高度LVR可高于接触器件隔离层112的一部分栅极结构GS的底表面高度LV2。如图3所示，源极/漏极区130可具有沿着第二方向(Y方向)具有倾斜侧壁130F1的多边形形状。
在示例实施方式中，源极/漏极区130可包括上半导体层132、间隙填充半导体层134、和/或下半导体层136。下半导体层136可共形地设置在凹入区域RS的内壁上，上半导体层132可填充下半导体层136之上的凹入区域RS，间隙填充半导体层134可填充设置在上半导体层132的中心部分中的间隙G1。
在示例实施方式中，上半导体层132可包括外延半导体层，第一杂质以第一杂质浓度被掺杂至该外延半导体层。上半导体层132可包括，但是不限于，掺杂的Si膜、掺杂的Ge膜、掺杂的SiC膜、掺杂的SiGe膜或者掺杂的InGaAs膜。在示例实施方式中，在鳍型有源区FA是用于NMOS晶体管的有源区时，上半导体层132可包括掺杂有第一杂质的SiC或者掺杂有第一杂质的Si，第一杂质可以是磷(P)、砷(As)、锑(Sb)等。在其他实施方式中，在鳍型有源区FA是用于PMOS晶体管的有源区时，源极/漏极区130可包括掺杂有第一杂质的SiGe，第一杂质可以是硼(B)、锗(Ga)等。在示例实施方式中，第一杂质浓度可以在从大约1E20原子/cm3至大约1E22原子/cm3的范围内，但是不限于此。
在示例实施方式中，间隙填充半导体层134可包括外延半导体层，第一杂质以高于第一杂质浓度的第二杂质浓度被掺杂至该外延半导体层。间隙填充半导体层134可包括，但不限于，掺杂的Si膜、掺杂的Ge膜、掺杂的SiC膜、掺杂的SiGe膜或者掺杂的InGaAs膜。在示例实施方式中，第二杂质可以在第一杂质浓度的大约110％至大约150％的范围内，但是不限于此。
在示例实施方式中，下半导体层136可包括外延半导体层，第一杂质以低于第一杂质浓度的第三杂质浓度被掺杂到该外延半导体层。下半导体层136可包括，但不限于，掺杂的Si膜、掺杂的Ge膜、掺杂的SiC膜、掺杂的SiGe膜或者掺杂的InGaAs膜。在示例实施方式中，第三杂质浓度可以在从大约1E20原子/cm3至大约5E21原子/cm3的范围内，但是不限于此。
如图5所示，间隙G1可以沿着第三方向(Z方向)在上半导体层132的中心部分中延伸，间隙填充半导体层134可以沿着第三方向延伸并填充间隙G1的内部。如图3所示，间隙填充半导体层134可以在第一方向(X方向)上具有倒角的多边形截面，但是本发明构思不限于此。
如图5所示，间隙G1的底部高度LVG可以高于凹入区域RS的底部高度LVR，因此间隙填充半导体层134的底部可以处于比上半导体层132的底表面高的高度。间隙填充半导体层134的顶表面高度LVGT可低于上半导体层132的最上表面高度，间隙填充半导体层134的顶表面可以被上半导体层132覆盖。虽然图5示出上半导体层132的最上表面132T处于与鳍型有源区FA的顶表面FT的垂直高度LV3相同的高度，但本发明构思不限于此。
在示例实施方式中，间隙填充半导体层134的整个表面可以被上半导体层132基本上围绕，或者与上半导体层132接触。因此，间隙填充半导体层134可以不与凹入区域RS的内壁接触，或者可以不暴露于源极/漏极区130的外侧。
在示例实施方式中，间隙填充半导体层134可以在第一方向(X方向)上具有第一宽度W11并且在第三方向(Z方向)上具有第一高度H11。在示例实施方式中，第一宽度W11可以在从大约0.5nm至大约10nm的范围内，第一高度H11可以在从大约5nm至大约100nm的范围内。然而，本发明构思不限于此。间隙填充半导体层134的第一高度H11与第一宽度W11的比率可以从大约2至大约10，但是不限于此。
在示例制造工艺中，在用于在凹入区域RS内形成上半导体层132的外延工艺中，工艺条件可以被调整以形成沿着第三方向(Z方向)延伸相对长并且在第一方向(X方向)上具有相对窄的宽度(例如，相应于第一宽度W11的宽度)的间隙G1。在这种情形下，用于形成上半导体层132的源材料可以被困(trap)在或者积聚(pile up)在间隙G1内。源材料当中的第一杂质的源材料的蒸发可以被抑制，第一杂质的源材料可以在间隙G1内被凝结至相对高的浓度。结果，可以形成填充间隙G1内部的间隙填充半导体层134。如上所述，间隙填充半导体层134中包含的第一杂质的第二杂质浓度可以从上半导体层132中包含的第一杂质的第一杂质浓度的大约110％至大约150％，但是不限于此。
在示例实施方式中，间隙G1可以在上半导体层132的中心部分沿着第三方向延伸，因此填充间隙G1内部的间隙填充半导体层134可以重叠凹入区域RS的中心线RSCL，凹入区域RS的中心线RSCL在第一方向(X方向)上将凹入区域RS二等分(bisect)并且沿着第三方向(Z方向)延伸。
如图5所示，凹入区域RS可包括第一侧壁RSS1、第二侧壁RSS2和底部RSB。第一侧壁RSS1和第二侧壁RSS2沿着第一方向X彼此间隔开，并且可基本上垂直于衬底110的顶表面110F1或者以一角度倾斜。间隙填充半导体层134可包括面对凹入区域RS的第一侧壁RSS1的第一侧壁134S1和面对凹入区域RS的第二侧壁RSS2的第二侧壁134S2。凹入区域RS的第一侧壁RSS1与间隙填充半导体层134的第一侧壁134S1之间在第一方向(X方向)上的第一距离D11可以与间隙填充半导体层134的第二侧壁RSS2与间隙填充半导体层134的第二侧壁134S2之间在第一方向(X方向)上的第二距离D12基本相同。
在一示例制造工艺中，在凹入区域RS内形成上半导体层132的外延工艺中，工艺条件可被选择，使得上半导体层132从凹入区域RS的侧壁RSS1和RSS2生长的速率等于或大于上半导体层132从凹入区域RS的底部RSB生长的速率(例如，硅衬底的(110)面的生长速率等于或大于硅衬底的(001)面的生长速率)。在这种情况下，具有相对小的宽度(例如，第一宽度W11)和/或相对更大的高宽比(例如，第一高度H11与第一宽度W11的比率)的间隙G1可以被设置在上半导体层132中。此外，从凹入区域RS的第一侧壁RSS1到间隙G1的距离(例如，第一距离D11)可以与从凹入区域RS的第二侧壁RSS2到间隙G1的距离(例如，第二距离D12)基本相同。在这种情况下，间隙G1可以被设置在与凹入区域RS的中心线RSCL重叠的位置，填充间隙G1的内部的间隙填充半导体层134也可以被设置在重叠凹入区域RS的中心线RSCL的位置。
第一蚀刻停止层142可以设置在栅极结构GS、源极/漏极区130和器件隔离层112的侧壁上。第一蚀刻停止层142可以共形地设置在源极/漏极区130的侧壁上。第一蚀刻停止层142可包括硅氮化物。栅极间绝缘层144设置在栅极结构GS和与其相邻的另一栅极结构GS之间，并且可以覆盖源极/漏极区130和器件隔离层112。栅极间绝缘层144可以包括硅氮化物、硅氧化物或者硅氮氧化物。
第二蚀刻停止层152可以设置在栅极结构GS和栅极间绝缘层144上。第二蚀刻停止层152可以包括硅氮化物。第一层间绝缘膜154可以设置在第二蚀刻停止层152上。第一层间绝缘膜154可以包括硅氧化物膜、TEOS膜或者具有从大约2.2至大约2.4的非常低的介电常数的超低K(ULK)膜。ULK膜可包括SiOC膜或SiCOH膜。
通常，由于集成电路器件的按比例缩小趋势，栅极结构GS的宽度和源极/漏极区130的宽度减小并且源极/漏极区130的体积减小。然而，随着源极/漏极区130的体积减小，源极/漏极区130的电阻增加，或者连接至源极/漏极区130的接触(未示出)的电阻增加，集成电路器件的按比例缩小受到限制。
然而，根据以上所述的集成电路器件100，间隙填充半导体层134可以填充上半导体层132的间隙G1的内部，间隙填充半导体层134的第二杂质浓度可以大于上半导体层132的第一杂质浓度。因此，即使当源极/漏极区130的尺寸小时，源极/漏极区130也可以具有相对低的电阻，因此集成电路器件100可表现出优良的性能。
集成电路器件100的源极/漏极区130的杂质浓度和集成电路器件100的电性能将在下面参照图32和图33被描述。
图32是示出关于在图5的源极/漏极区130中在扫描点SP1和SP2之间沿着扫描线SL的位置的第一杂质浓度的曲线图。在图32中，第一实验示例EX11、第二实验示例EX12和第三实验示例EX13分别示出关于参照图1至图5描述的集成电路器件100中包括的多个源极/漏极区130的第一杂质浓度。
参照图32，可以看出，间隙填充半导体层134的杂质浓度显著高于上半导体层132的杂质浓度。其原因可以是，在用于形成上半导体层132的工艺中，用于形成上半导体层132的源材料可以被困在或积聚在间隙G1中，源材料当中的第一杂质可以被凝结至相对高的浓度，以形成填充间隙G1的内部的间隙填充半导体层134。
图33为根据示例实施方式的集成电路器件100的截止电流I_off关于导通电流I_eff的曲线图。在图33中，第四实验示例EX21和第五实验示例EX22示出使用以上参照图1至图5描述的集成电路器件100的工作电流曲线图，比较示例CO1示出利用其中间隙G1没有设置在上半导体层132中并且没有形成间隙填充半导体层134的集成电路器件的工作电流曲线图。例如，根据比较示例的集成电路器件可以包括具有与图20和图21所示的第一源极/漏极区230的结构类似的结构的源极/漏极区。
参照图33，在相同的截止电流I_off处比较时，第四实验示例EX21和第五实验示例EX22表现出比比较示例CO1的导通电流I_eff大的导通电流I_eff。换言之，根据示例实施方式的集成电路器件100包括间隙填充半导体层134，该间隙填充半导体层134具有比上半导体层132的杂质浓度大的杂质浓度，因此集成电路器件100表现出改善的电性能。
图6和图7为根据示例实施方式的集成电路器件100A的截面图。图6示出沿着图1的线A-A'截取的截面图。图7示出沿着图1的线B-B'截取的截面图。在图6和图7中，与图1至图5中的附图标记相同的附图标记表示相同的部件。图6和图7的集成电路器件类似于以上参照图1至图5描述的集成电路器件100，除了在图6和图7的集成电路器件100A中省去了下半导体层136之外。
参照图6和图7，源极/漏极区130A可包括直接设置在凹入区域RS的内壁上的上半导体层132A，上半导体层132A可接触鳍型有源区FA。沿着第三方向(Z方向)延伸的间隙G1可设置在上半导体层132A的中心部分中，间隙填充半导体层134可填充间隙G1的内部。
至少一个面缺陷PL，其从上半导体层132A的顶表面以特定角度倾斜并且朝向上半导体层132A的内部延伸，可设置在上半导体层132A的两侧。如图6所示，所述至少一个面缺陷PL可仅在上半导体层132A内延伸并且可以不与间隙填充半导体层134结合(engage)。或者，所述至少一个面缺陷PL可比图6中所示的延伸得长并且与间隙填充半导体层134结合。
在示例实施方式中，所述至少一个面缺陷PL可以是堆垛层错。例如，在用于形成上半导体层132的外延工艺中，在利用沿着凹入区域RS的侧壁方向表现出相对高的生长速率的生长条件(例如，与硅衬底的(110)面的相对高的生长速率相应的生长条件)时，可以形成沿着第三方向延伸的间隙G1。在这样的生长条件下，设置在凹入区域RS的最上表面上的栅极间隔物128可能在上半导体层132的与栅极间隔物128相邻的部分中引起堆垛层错，因此可以形成至少一个面缺陷PL。
图8和图9为根据示例实施方式的集成电路器件100B的截面图。图8示出沿着图1的线A-A'截取的截面图，图9示出沿着图1的线B-B'截取的截面图。在图8和图9中，与图1至图6中的附图标记相同的附图标记表示相同的部件。
参照图8和图9，源极/漏极区130B可进一步包括覆盖半导体层138。覆盖半导体层138可以共形地设置为覆盖上半导体层132的整个表面。第一蚀刻停止层142可以设置在覆盖半导体层138上，上半导体层132可以不接触第一蚀刻停止层142。
在示例实施方式中，覆盖半导体层138可以不用杂质掺杂，或者可以包括外延半导体层，第一杂质以第四杂质浓度被掺杂到该外延半导体层。第四杂质浓度可以小于上半导体层132中包含的第一杂质的第一杂质浓度。例如，第四杂质浓度可以在从大约1E19原子/cm3至大约1E21原子/cm3的范围内，但是不限于此。覆盖半导体层138可以包括，但是不限于，掺杂的Si膜、掺杂的Ge膜、掺杂的SiC膜、掺杂的SiGe膜或者掺杂的InGaAs膜。
图10至图12为根据示例实施方式的集成电路器件10C的截面图。图10示出沿着图1的线A-A'截取的截面图，图11示出沿着图1的线B-B'截取的截面图。图12示出图10中的区域CX2的放大图。在图10至图12中，与图1至图9中的附图标记相同的附图标记表示相同的部件。
参照图10至图12，源极/漏极区130C可进一步包括设置在下半导体层136C与上半导体层132之间的中间半导体层139。
中间半导体层139可部分地填充的凹入区域RS的在下半导体层136C上的底部。上半导体层132设置在下半导体层136C和中间半导体层139上，并且可填充凹入区域RS的内部。如图11所示，上半导体层132的上侧壁可接触下半导体层136C，上半导体层132的下侧壁和底部可接触中间半导体层139。
中间半导体层139可包括外延半导体层，第一杂质以第五杂质浓度被掺杂至该外延半导体层。第五杂质浓度可小于上半导体层132中包含的第一杂质的第一杂质浓度。例如，第五杂质浓度可以在从大约1E20原子/cm3至大约5E21原子/cm3的范围内，但是不限于此。中间半导体层139可包括，但是不限于，掺杂的Si膜、掺杂的Ge膜、掺杂的SiC膜、掺杂的SiGe膜或者掺杂的InGaAs膜。
下半导体层136C可以不用杂质掺杂或者可以包括外延半导体层，第一杂质以第三杂质浓度被掺杂至该外延半导体层。第三杂质浓度可以小于上半导体层132中包含的第一杂质的第一杂质浓度。例如，第三杂质浓度可以在从大约1E19原子/cm3至大约5E21原子/cm3的范围内，但是不限于此。下半导体层136C可以不用杂质掺杂并且可以包括外延半导体层，杂质以相对低的浓度被掺杂至该外延半导体层，因此下半导体层136C可以用作减少或者防止电流从源极/漏极区130C泄漏至鳍型有源区FA的阻挡层。
间隙G1的底部高度LVGC可以高于以上参照图1至图5描述的集成电路器件100中的间隙G1的底部高度LVG，但是本发明构思不限于此。间隙填充半导体层134在第三方向(Z方向)上的第一高度H11C可以小于以上参照图1至图5描述的集成电路器件100中的间隙填充半导体层134在第三方向(Z方向)上的第一高度H11，但是本发明构思不限于此。
图13至图15为根据示例实施方式的集成电路器件100D的截面图。图13示出沿着图1的线A-A'截取的截面，图14示出沿着图1的线B-B'截取的截面。图15示出图13中的区域CX3的放大图。在图13至图15中，与图1至图12中的附图标记相同的附图标记表示相同的部件。
参照图13至图15，源极/漏极区130D可以包括在第一方向(X方向)上具有倒角的多边形形状和倾斜的侧壁130F1D的上半导体层132D。例如，上半导体层132D可构成升高的源极/漏极区的一部分，上半导体层132D的顶表面132DT的垂直高度LVS可高于鳍型有源区FA的顶表面FT的垂直高度LV3。另一方面，上半导体层132D的顶表面132DT的垂直高度LVS可以低于栅电极122的顶表面的高度LV4。
如图15所示，在用于形成凹入区域RS的蚀刻工艺中，位于栅极间隔物128下面的鳍型有源区FA的一部分可以被进一步去除并且沿着横向方向扩展，凹入区域RS可垂直地重叠栅极间隔物128的一部分。在凹入区域RS的内壁上邻近栅极间隔物128设置的下半导体层136的一部分可以具有倒角的顶表面。
根据以上描述的集成电路器件100D，源极/漏极区130D可以在相对窄的空间内具有相对大的体积，因此集成电路器件100D可表现出改善的电特性。
图16为根据示例实施方式的集成电路器件100E的截面图。图16是与图13中的区域CX3对应的区域的放大图。在图16中，与图1至图15中的附图标记相同的附图标记表示相同的部件。
参照图16，源极/漏极区130E包括上半导体层132E，上半导体层132E可具有包括倾斜表面132F1的顶表面132ET。上半导体层132E的倾斜表面132F1可以相对于衬底110的顶表面110F1以从大约40度至大约60度的角度倾斜，上半导体层132E的顶表面132ET的一部分可以是平坦的并且被圆化。上半导体层132E的顶表面132ET可以位于比鳍型有源区FA的顶表面FT的垂直高度LV3高的高度，上半导体层132E可具有相对大的体积。例如，上半导体层132E可以具有比以上参照图1至图5描述的集成电路器件100中的上半导体层132的体积大的体积。此外，在具有相对大的体积的上半导体层132E中的间隙填充半导体层134E在第三方向(Z方向)上的第一高度H11E可以也相对较大。
根据上述集成电路器件100E，源极/漏极区130E和/或间隙填充半导体层134E可以在相对窄的空间中具有相对大的体积，因此集成电路器件100E可以表现出改善的电特性。
图17为根据示例实施方式的集成电路器件100F的截面图。图17是与图13中的区域CX3对应的区域的放大图。在图17中，与图1至图16中的附图标记相同的附图标记表示相同的部件。
参照图17，源极/漏极区130F包括上半导体层132F，上半导体层132F可具有包括突出部分132P1的顶表面132FT。例如，突出部分132P1可设置在邻近栅极间隔物128的上半导体层132F的两端。在突出部分132P中的上半导体层132F的顶表面132FT的高度可以高于鳍型有源区FA的顶表面FT的垂直高度LV3。
根据以上描述的集成电路器件100F，源极/漏极区130F可以在相对窄的空间内具有相对大的体积，因此集成电路器件100F可以表现出改善的电特性。
图18为根据示例实施方式的集成电路器件100G的截面图。图18是与图13中的区域CX3对应的区域的放大图。在图18中，与图1至图17中的附图标记相同的附图标记表示相同的部件。
参照图18，源极/漏极区130G包括上半导体层132G，上半导体层132G可具有包括倾斜表面132F2的顶表面132GT。上半导体层132G的倾斜表面132F2可以相对于衬底110的顶表面110F1以从大约40度至大约60度的角度倾斜，上半导体层132G的倾斜表面132F2的高度可以沿着远离栅极间隔物128的方向逐渐降低。上半导体层132G的顶表面132GT可以位于比鳍型有源区FA的顶表面FT的垂直高度LV3低的高度。此外，间隙填充半导体层134G在第三方向(Z方向)上的第一高度H11G可以小于以上参照图1至图5描述的集成电路器件100中的间隙填充半导体层134的第一高度H11。
图19为示出根据示例实施方式的集成电路器件200的布局图。图20为沿着图19中的线D-D'和E-E'截取的截面图，图21为沿着图19中的线F-F'截取的截面图。在图19至图21中，与图1至图18中的附图标记相同的附图标记表示相同的部件。
参照图19至图21，衬底110包括第一有源区RX1、第二有源区RX2和深沟槽区DTA。第一有源区RX1和第二有源区RX2可以彼此分离，深沟槽区DTA可以在第一有源区RX1和第二有源区RX2之间。
在示例实施方式中，第一有源区RX1可以是用于PMOS晶体管的有源区，第二有源区RX2可以是用于NMOS晶体管的有源区。在其他实施方式中，第一有源区RX1可以是用于具有第一阈值电压的NMOS晶体管的有源区，第二有源区RX2可以是用于具有不同于第一阈值电压的第二阈值电压的NMOS晶体管的有源区。
在示例实施方式中，第一有源区RX1、第二有源区RX2和深沟槽区DTA可构成执行逻辑功能的标准单元。标准单元可包括各种类型的逻辑单元，所述逻辑单元包括多个电路元件如晶体管和电阻器。逻辑单元可构成例如AND、NAND、OR、NOR、异或(XOR)、异或非(XNOR)、反相器(INV)、加法器(ADD)、缓冲器(BUF)、延迟(DLY)、滤波器(FIL)、多路复用器(MXT/MXIT)、或/与/反相器(OAI)、与/或(AO)、与/或/反相器(AOI)、D触发器、复位触发器、主从触发器、锁存器等。
多个第一鳍型有源区F1可以在第一有源区RX1中从衬底110的顶表面110F1突出并且沿着第一方向(X方向)延伸。多个第二鳍型有源区F2可以在第二有源区RX2中从衬底110的顶表面110F1突出并且沿着第一方向(X方向)延伸。第一鳍型有源区F1的两个侧壁和第二鳍型有源区F2的两个侧壁可以被器件隔离层112覆盖。深沟槽DT可以设置在深沟槽区域DTA中从衬底110的顶表面110F1起的特定深度，器件隔离层112可以填充深沟槽DT。
栅极结构GS可以沿着第二方向(Y方向)延伸以与第一鳍型有源区F1和第二鳍型有源区F2相交。以上关于图1至图5给出的描述可以适用于栅极结构GS的详细描述。
在栅极结构GS的两侧延伸到第一鳍型有源区F1中的第一凹入区域RS1可以设置在第一有源区RX1上，第一源极/漏极区230可以设置在第一凹入区域RS1中。在栅极结构GS的两侧延伸到第二鳍型有源区F2中的第二凹入区域RS2可以设置在第二有源区RX2上，第二源极/漏极区130H可以设置在第二凹入区域RS2中。
第一源极/漏极区230可以具有有多个倾斜的侧壁230F1的多边形横截面。如图21所示，连接到第一鳍型有源区F1之一的第一源极/漏极区230的侧壁部分可以连接至连接到与其邻近的第一鳍型有源区F1的第一源极/漏极区230的另一侧壁部分，但是本发明构思不限于此。
第一源极/漏极区230可包括上半导体层232和下半导体层236。下半导体层236可以共形地设置在第一凹入区域RS1的内壁上，上半导体层232可填充第一凹入区域RS1内部的在下半导体层236上的空间。上半导体层232中可以不包括间隙或空隙。
第二源极/漏极区130H可具有有多个倾斜的侧壁130F1H的倒角的多边形横截面。如图21所示，连接到第二鳍型有源区F2之一的第二源极/漏极区130H的侧壁部分可以连接至连接到与其邻近的第二鳍型有源区F2的第二源极/漏极区130H的另一侧壁部分，但是本发明构思不限于此。
第二源极/漏极区130H可包括上半导体层132、间隙填充半导体层134和下半导体层136。下半导体层136可以共形地设置在第二凹入区域RS2的内壁上，上半导体层132可以填充第二凹入区域RS2内部的在下半导体层136上的空间。上半导体层132可以包括在其中心部分处的间隙G1，间隙填充半导体层134可以填充间隙G1。
在示例实施方式中，代替第一源极/漏极区230和/或第二源极/漏极区130H，集成电路器件200可以包括参照图1至图18及其结合描述的源极/漏极区130A、130B、130C、130D、130E、130F和130G。
第一接触结构260可以设置为通过穿透第一蚀刻停止层142和栅极间绝缘层144而接触第一源极/漏极区230。第一接触结构260可包括第一接触插塞262和/或围绕第一接触插塞262的侧表面和底表面的第一导电阻挡264。或者，硅化物层(未示出)可设置在第一导电阻挡264与第一源极/漏极区230之间。
在示例实施方式中，第一接触插塞262可包括钨(W)、钴(CO)、镍(Ni)、钌(Ru)、铜(Cu)、铝(Al)、其硅化物和其合金中的至少一种。在示例实施方式中，第一导电阻挡264可包括钛氮化物、钛、钽氮化物、钽、钌和钌氮化物中的至少一种。
第二接触结构160可设置为通过穿透第一蚀刻停止层142和栅极间绝缘层144而接触第二源极/漏极区130H。第二接触结构160可包括第二接触插塞162和/或围绕第二接触插塞162的侧表面和底表面的第二阻挡164。或者，硅化物层(未示出)可设置在第二阻挡164与第二源极/漏极区130H之间。
第一接触结构260和第二接触结构160的顶表面可以被第二蚀刻停止层152覆盖，但是本发明构思不限于此。通路接触172可以设置在第一接触结构260和第二接触结构160上。通路接触172可穿透第一层间绝缘层154和第二蚀刻停止层152，并且设置在第一接触结构260的顶表面上和第二接触结构160的顶表面上。如图21所示，导电阻挡172B可设置为围绕通路接触172的侧表面和底表面。
栅极接触174可以设置在栅极结构GS上。例如，栅极接触174可以设置为穿透第一层间绝缘膜154、第二蚀刻停止层152和栅极覆盖层126并且接触栅电极122。如图19所示，栅极接触174可设置为在深沟槽区DTA上接触栅极结构GS。然而，本发明构思不限于此，栅极接触174可设置为在第一有源区RX1或者第二有源区RX2上接触栅极结构GS。
图22和图23为根据示例实施方式的集成电路器件200A的截面图。图22为沿着图19中的线D-D'和E-E'截取的截面图，图23为沿着图19中的线F-F'截取的截面图。在图22和图23中，与图1至图21中的附图标记相同的附图标记表示相同的部件。
参照图22和图23，第一接触插塞260A和第二接触插塞160A可以具有沿着第二方向(Y方向)的平坦底表面。例如，第二接触插塞160A可以具有在比第二源极/漏极区130H的一部分的顶表面的高度低的高度处的底表面，并且接触间隙填充半导体层134的顶表面。然而，本发明构思不限于此。
图24至图31为示出根据示例实施方式的制造集成电路器件100的方法的截面图。在图24至图31中，与沿着图1中的线A-A'和B-B'截取的截面图相应的截面图按制造工艺的顺序示出。在图24至图31中，与图1至图13中的附图标记相同的附图标记表示相同的部件。
参照图24，可以蚀刻衬底110的有源区的一部分以形成沿着垂直方向从衬底110的顶表面110F1突出并且沿着第一方向(X方向)延伸的鳍型有源区FA。
可以在衬底110上形成器件隔离层112以覆盖鳍型有源区FA的两个侧壁。虽然没有示出，但是共形地覆盖鳍型有源区FA的侧壁的界面层(未示出)可以进一步形成在器件隔离层112与鳍型有源区FA之间。
参照图25，在衬底110上形成沿着第二方向延伸的牺牲栅极结构DGS。在示例实施方式中，形成堆叠在衬底110上的牺牲栅极绝缘层图案D24、牺牲栅极D22和/或硬掩模图案D26。接下来，通过原子层沉积(ALD)工艺或者化学气相沉积(CVD)工艺形成覆盖硬掩模图案D26、牺牲栅极D22和栅极绝缘层图案D24的绝缘层(未示出)，在绝缘层上进行各向异性蚀刻工艺。结果，可以在硬掩模图案D26、牺牲栅极D22和牺牲栅极绝缘层图案D24的侧壁上形成栅极间隔物128。栅极间隔物128可以包括但不限于硅氮化物层。
参照图26，可以蚀刻鳍型有源区FA的在牺牲栅极结构DGS和栅极间隔物128的两侧的一部分以形成凹入区域RS。在示例实施方式中，用于形成凹入区域RS的工艺可包括干蚀刻工艺、湿蚀刻工艺或者其结合。
在用于形成凹入区域RS的工艺中，在栅极间隔物128下面的鳍型有源区FA的一部分被进一步去除，因此凹入区域RS可沿着横向方向延伸，并且凹入区域RS的一部分可垂直地重叠栅极间隔物128。在这种情况下，可以获得以上参照图13至图18描述的集成电路器件100D、100E、100F和100G。
然后，可以在凹入区域RS的内壁上共形地形成下半导体层136。
下半导体层136可利用在凹入区域RS的内壁和衬底110的顶表面上暴露的鳍型有源区FA的侧壁作为籽晶层的外延工艺形成。外延工艺可以是CVD工艺诸如气相外延(VPE)和超高真空化学气相沉积(UHV-CVD)、分子束外延或者其结合。在外延工艺中，下半导体层136可通过在大约50托至大约400托的工艺压力下使用液体或者气体前驱体作为用于形成下半导体层136的前驱体而形成。
在用于形成下半导体层136的外延工艺中，第一杂质可以被原位掺杂至下半导体层136。下半导体层136可以包括从大约1E20原子/cm3至大约5E21原子/cm3的范围内的第一杂质，但是本发明构思不限于此。
参照图27至图29，可以在凹入区域RS的内壁上形成上半导体层132和被上半导体层132围绕的间隙填充半导体层134。
图27为示出其中上半导体层132的一部分形成在凹入区域RS的内壁上的状态的截面图，图28为示出其中上半导体层132的所述部分和间隙填充半导体层134的一部分形成在凹入区域RS的内壁上的状态的截面图，图29为示出其中上半导体层132和间隙填充半导体层134完全形成的状态的截面图。为便于说明，图27和图28为制造工艺的中间阶段的示意图，在制造工艺的中间阶段中上半导体层132和间隙填充半导体层134的形状不限于图27和图28中所示的形状。
参照图27，上半导体层132可通过利用在凹入区域RS的内壁上暴露的下半导体层136的顶表面作为籽晶层的外延工艺形成。外延工艺可以是CVD工艺诸如VPE和UHV-CVD、分子束外延或者其结合。在外延工艺中，上半导体层132可以在从大约100托至大约400托的工艺压力下通过使用液体或者气体前驱体(precursor)作为用于形成上半导体层132的前驱体而形成。
在用于形成上半导体层132的外延工艺中，第一杂质可以被原位掺杂至上半导体层132。上半导体层132可包括在从大约1E20原子/cm3至大约1E22原子/cm3的范围内的第一杂质，但是本发明构思不限于此。
在示例实施方式中，用于形成上半导体层132的工艺可以在以下工艺条件下进行：在从侧壁RSS1和RSS2(参照图5)朝向凹入区域RS内部的空间的水平方向(例如，X方向)上的生长速率高于在从凹入区域RS的底部RSB(参照图5)朝向凹入区域RS内部的空间的垂直方向(例如，Z方向)上的生长速率。例如，用于形成上半导体层132的工艺可以在其中硅衬底的(110)面的生长速率高于硅衬底的(001)面的生长速率的生长条件下进行。例如，用于形成上半导体层132的工艺可以在从大约100托至大约400托的工艺压力下进行。
随着上半导体层132沿着横向方向或者水平方向以相对高的生长速率形成，可以在上半导体层132的中心部分中设置间隙G1。如在图27的沿着线A-A'的左截面图中示出的，间隙G1可具有沿着第三方向(Z方向)延伸得相对长的截面形状。
参照图28，随着上半导体层132生长，间隙G1的宽度可以逐渐减小，间隙填充半导体层134可形成为从间隙G1的底部分填充间隙G1。
随着上半导体层132沿着横向方向以相对高的生长速率形成，具有相对窄的宽度(例如，第一宽度W11(参照图5))和相对大的高度(例如，第一高度H11(参照图5))的间隙G1可形成在上半导体层132的中心部分。用于形成上半导体层132的液体或者气体前驱体或者源材料可被困在或者积聚在间隙G1内，前驱体或者源材料的蒸发可以被抑制。第一杂质或者源材料的前驱体可以凝结或者固化在间隙G1内，因此可形成间隙填充半导体层134。间隙填充半导体层134可包括第二杂质浓度的第一杂质，第二杂质浓度可大于在上半导体层132中包括的第一杂质的第一杂质浓度。例如，第二杂质浓度可以在第一杂质浓度的大约110％至大约150％的范围内，但是不限于此。
参照图29，上半导体层132可覆盖间隙填充半导体层134的顶表面并且完全填充凹入区域RS的内部。上半导体层132可形成为具有在与鳍型有源区FA的顶表面FT的垂直高度LV3相同的高度处的顶表面(参照图5)。在其他实施方式中，上半导体层132可设置为具有在比鳍型有源区FA的顶表面FT的垂直高度LV3高的高度处的顶表面。
上半导体层132的顶表面和横截面可取决于在用于形成上半导体层132的工艺中使用的前驱体或者源材料的类型、工艺压力、工艺温度、凹入区域RS的宽度和高度等而具有不同的形状。例如，各种工艺条件的组合可以被用于形成以上参照图13至图18描述的集成电路器件100D、100E、100F和100G。
参照图30，可在衬底110上形成覆盖牺牲栅极结构DGS和源极/漏极区130的第一蚀刻停止层142。可以在第一蚀刻停止层142上形成绝缘层(未示出)，可以平坦化该绝缘层，使得硬掩模图案D26的顶表面暴露，由此形成栅极间绝缘层144。
参照图31，在去除硬掩模图案D26(参照图30)、牺牲栅极D22(参照图30)和牺牲栅极绝缘层图案D24(参照图30)之后，可以在一对栅极间隔物128的内壁和鳍型有源区FA上形成栅极绝缘层124。然后，在栅极绝缘层124上形成填充该对栅极间隔物128之间的空间的导电层(未示出)，可以通过回蚀刻该导电层的上部而设置栅电极122。接下来，在栅电极122和栅极间绝缘层144上形成填充该对栅极间隔物128之间的剩余空间的绝缘层(未示出)，去除该绝缘层的上部，使得栅极间绝缘层144的顶表面或者该对栅极间隔物128的顶表面暴露。结果，可形成栅极覆盖层126。因此，可形成包括栅电极122、栅极绝缘层124、栅极覆盖层126和该对栅极间隔物128的栅极结构GS。
在示例实施方式中，用于去除硬掩模图案D26、牺牲栅极D22和牺牲栅极绝缘层图案D24的工艺可包括湿蚀刻工艺。例如，包括HNO3、稀释的氢氟酸(DHF)、NH4OH、四甲基氢氧化铵(TMAH)、KOH或其组合的蚀刻剂可被用来进行湿蚀刻。
接下来，可以在栅极结构GS和栅极间绝缘层144上形成第二蚀刻停止层152和第一层间绝缘膜154。虽然没有示出，但是可以形成穿透第一层间绝缘膜154和第二蚀刻停止层152并且暴露源极/漏极区130的顶表面的接触孔(未示出)，并且可以通过用导电材料填充该接触孔而形成连接到源极/漏极区130的接触(未示出)。
集成电路器件100根据上述制造方法被制造。根据上述制造方法，间隙填充半导体层134可通过在用于形成上半导体层132的工艺期间控制工艺条件而设置在具有相对窄的宽度的间隙G1中。因此，根据上述制造方法制造的集成电路器件100可表现出改善的电特性。
在以上参照图26描述的工艺中，上半导体层132可通过使用在凹入区域RS的内壁上暴露的鳍型有源区FA的顶表面作为籽晶层而不形成下半导体层136来形成。在这种情况下，可以制造以上参照图6和图7描述的集成电路器件100A。
此外，在以上参照图27描述的工艺中，在形成上半导体层132之前，中间半导体层139可通过使用在凹入区域RS的内壁上暴露的下半导体层136的顶表面作为籽晶层而形成。中间半导体层139可以在沿着垂直方向的生长速率高于沿着横向方向的生长速率的工艺条件(例如，硅衬底的(001)面的生长速率高于硅衬底的(110)面的生长速率的工艺条件)下形成。在这种情况下，可设置优先填充凹入区域RS的底部RSB的中间半导体层139(参照图12)，因此可以制造以上参照图10至图12描述的集成电路器件100C。
此外，在以上参照图30描述的工艺中，在形成第一蚀刻停止层142之前，可以在上半导体层132的顶表面上共形地形成覆盖半导体层138。在这种情况下，可以制造以上参照图8和图9描述的集成电路器件100B。
如上所述，示例实施方式已经在附图和说明书中公开。虽然这里使用专用术语描述了实施方式，但是应理解他们仅被用于描述本发明构思，而不限制如在权利要求中限定的本发明构思的范围。因此，本领域普通技术人员将理解，在不背离本发明构思的范围的情况下，各种修改和等同的实施方式是可行的。因此，本发明构思的真正保护范围应该由随附权利要求的技术理念确定。
本申请要求2018年5月23日在韩国知识产权局提交的韩国专利申请第10-2018-0058640号的权益，其公开通过引用全文结合于此。

Claims (25)

1.一种集成电路器件，包括：
鳍型有源区，在衬底上沿着平行于所述衬底的顶表面的第一方向延伸；
栅极结构，在所述鳍型有源区上延伸并且沿着平行于所述衬底的所述顶表面且不同于所述第一方向的第二方向延伸；以及
源极/漏极区，在从所述栅极结构的一侧延伸到所述鳍型有源区中的凹入区域中，所述源极/漏极区包括：
上半导体层，在所述凹入区域的内壁上，具有第一杂质浓度，所述上半导体层包括间隙；以及
间隙填充半导体层，在所述间隙中，具有大于所述第一杂质浓度的第二杂质浓度。
2.根据权利要求1所述的集成电路器件，其中所述间隙在所述上半导体层的中心部分内沿着垂直于所述衬底的所述顶表面的第三方向延伸，以及
所述间隙填充半导体层在所述间隙内部沿着所述第三方向延伸。
3.根据权利要求1所述的集成电路器件，其中所述间隙填充半导体层的侧壁被所述上半导体层围绕。
4.根据权利要求1所述的集成电路器件，其中所述间隙填充半导体层的顶表面和底表面被所述上半导体层覆盖。
5.根据权利要求1所述的集成电路器件，其中所述间隙填充半导体层在所述第一方向上具有第一宽度，并且在垂直于所述衬底的所述顶表面的第三方向上具有第一高度，其中所述第一高度与所述第一宽度的比率在2与10之间。
6.根据权利要求1所述的集成电路器件，其中所述间隙填充半导体层的底表面在比所述上半导体层的底表面高的高度处。
7.根据权利要求1所述的集成电路器件，其中所述上半导体层包括第一杂质浓度的第一杂质，所述第一杂质浓度在从1E20原子/cm3至1E22原子/cm3的范围内，以及
所述间隙填充半导体层包括第二杂质浓度的所述第一杂质，所述第二杂质浓度为所述第一杂质浓度的110％至150％。
8.根据权利要求1所述的集成电路器件，其中所述凹入区域包括在所述第一方向上彼此分离的第一侧壁和第二侧壁，
所述间隙填充半导体层包括面对所述凹入区域的所述第一侧壁的第一侧壁和面对所述凹入区域的所述第二侧壁的第二侧壁，以及
在所述第一方向上从所述凹入区域的所述第一侧壁到所述间隙填充半导体层的所述第一侧壁的第一距离基本上等于在所述第一方向上从所述凹入区域的所述第二侧壁到所述间隙填充半导体层的所述第二侧壁的第二距离。
9.根据权利要求1所述的集成电路器件，其中所述源极/漏极区还包括在所述凹入区域的所述内壁上在所述上半导体层与所述鳍型有源区之间的下半导体层，以及
所述下半导体层具有小于所述第一杂质浓度的第三杂质浓度。
10.根据权利要求1所述的集成电路器件，其中所述源极/漏极区还包括在所述上半导体层的顶表面上并且具有小于所述第一杂质浓度的第四杂质浓度的覆盖半导体层。
11.根据权利要求1所述的集成电路器件，其中所述凹入区域包括在所述第一方向上彼此分离的第一侧壁和第二侧壁以及连接到所述第一侧壁和所述第二侧壁的底部分，以及
所述源极/漏极区还包括：
下半导体层，在所述凹入区域的所述第一侧壁、所述第二侧壁以及所述底部分上；以及
中间半导体层，在所述凹入区域的所述底部分上在所述上半导体层与所述下半导体层之间并且具有小于所述第一杂质浓度的第五杂质浓度。
12.根据权利要求11所述的集成电路器件，其中所述上半导体层的上侧壁接触所述下半导体层，所述上半导体层的下侧壁和底部分接触所述中间半导体层。
13.根据权利要求1所述的集成电路器件，其中所述间隙填充半导体层垂直地重叠所述凹入区域的中心线，所述凹入区域的中心线在所述第一方向上将所述凹入区域二等分。
14.一种集成电路器件，包括：
鳍型有源区，在衬底上沿着平行于所述衬底的顶表面的第一方向延伸；
第一和第二栅极结构，在所述鳍型有源区上延伸并且沿着平行于所述衬底的所述顶表面且不同于所述第一方向的第二方向延伸；以及
源极/漏极区，在所述第一栅极结构与所述第二栅极结构之间延伸到所述鳍型有源区中的凹入区域中，所述源极/漏极区包括：
上半导体层，在所述凹入区域的内壁上，具有第一杂质浓度，所述上半导体层包括沿着垂直于所述衬底的所述顶表面的第三方向延伸的间隙；以及
间隙填充半导体层，在所述间隙中，具有大于所述第一杂质浓度的第二杂质浓度。
15.根据权利要求14所述的集成电路器件，其中所述间隙在所述上半导体层的中心部分中，以及
所述间隙填充半导体层垂直地重叠所述凹入区域的中心线，所述凹入区域的中心线在所述第一方向上将所述凹入区域二等分。
16.根据权利要求14所述的集成电路器件，其中所述间隙填充半导体层在所述间隙内部沿着所述第三方向延伸，
所述间隙填充半导体层的底表面在比所述上半导体层的底表面高的高度处，以及
所述间隙填充半导体层的顶表面被所述上半导体层覆盖。
17.根据权利要求14所述的集成电路器件，其中所述上半导体层包括所述第一杂质浓度的第一杂质，所述第一杂质浓度在从1E20原子/cm3至1E22原子/cm3的范围内，以及
所述间隙填充半导体层包括所述第二杂质浓度的所述第一杂质，所述第二杂质浓度为所述第一杂质浓度的110％至150％。
18.一种集成电路器件，包括：
鳍型有源区，在衬底上沿着平行于所述衬底的顶表面的第一方向延伸；
多个栅极结构，在所述鳍型有源区上延伸并且沿着平行于所述衬底的所述顶表面且不同于所述第一方向的第二方向延伸；以及
源极/漏极区，在两个相邻的栅极结构之间延伸到所述鳍型有源区中的凹入区域中，所述源极/漏极区包括：
上半导体层，在所述凹入区域的内壁上，所述上半导体层包括间隙；以及
间隙填充半导体层，在所述间隙中，
其中所述间隙填充半导体层的顶表面被所述上半导体层覆盖。
19.根据权利要求18所述的集成电路器件，其中所述凹入区域包括在所述第一方向上彼此分离的第一侧壁和第二侧壁，
所述间隙填充半导体层包括面对所述凹入区域的所述第一侧壁的第一侧壁和面对所述凹入区域的所述第二侧壁的第二侧壁，以及
在所述第一方向上从所述凹入区域的所述第一侧壁到所述间隙填充半导体层的所述第一侧壁的第一距离基本上等于在所述第一方向上从所述凹入区域的所述第二侧壁到所述间隙填充半导体层的所述第二侧壁的第二距离。
20.根据权利要求18所述的集成电路器件，其中所述间隙填充半导体层垂直地重叠所述凹入区域的中心线，所述凹入区域的中心线在所述第一方向上将所述凹入区域二等分，以及
所述间隙填充半导体层的所述顶表面在比所述上半导体层的顶表面的高度低的高度处。
21.一种制造集成电路器件的方法，该方法包括：
在衬底上形成沿着第一方向延伸的鳍型有源区；
去除所述鳍型有源区的一部分以形成延伸到所述鳍型有源区中的凹入区域；
在所述凹入区域的内壁上形成上半导体层，所述上半导体层包括间隙并且掺杂有第一杂质浓度的第一杂质；以及
在所述上半导体层上形成间隙填充半导体层，所述间隙填充半导体层填充所述间隙并且掺杂有第二杂质浓度的第一杂质，所述第二杂质浓度高于所述第一杂质浓度。
22.根据权利要求21所述的方法，其中，
在形成所述上半导体层中，所述上半导体层从所述凹入区域的侧壁沿着所述第一方向的生长速率大于所述上半导体层从所述凹入区域的底部沿着垂直于所述衬底的所述顶表面的第三方向的生长速率。
23.根据权利要求21所述的方法，其中，
在形成所述上半导体层中，所述间隙形成在所述上半导体层的中心部分中，并且所述间隙沿着垂直于所述衬底的顶表面的第三方向延伸。
24.根据权利要求21所述的方法，其中，
在形成所述上半导体层中，所述上半导体层覆盖所述间隙填充半导体层的顶表面并且填充所述凹入区域的上部分。
25.根据权利要求21所述的方法，其中形成所述上半导体层和形成所述间隙填充半导体层在从100托至400托的工艺压力下进行。
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